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JP2007326771A - 形成方法および化合物半導体ウェハ - Google Patents

形成方法および化合物半導体ウェハ Download PDF

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Abstract

【課題】Ｓｉナノワイヤバッファ層を備えたシリコン上に化合物半導体層を提供する。
【解決手段】この方法では、絶縁体層１０４は、先端が露出したＳｉナノワイヤ１０６と共に、Ｓｉ基板１０２に覆い被さって形成される。化合物半導体１１０は、Ｓｉナノワイヤの先端１０８に選択的に堆積される。横方向エピタキシャル拡散（ＬＥＯ）プロセスにより、絶縁体に覆い被さる化合物半導体層を形成するために、化合物半導体がコーティングされたＳｉナノワイヤの先端から、化合物半導体が成長する。通常、Ｓｉ基板に覆い被さる絶縁体層は、熱軟化性絶縁体（ＴＳＩ）、二酸化ケイ素、またはＳｉｘＮｙ（ｘ≦３およびｙ≦４）である。化合物半導体は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣでもよい。
【選択図】図１

Description

発明の詳細な説明
〔技術分野〕
本発明は、一般的に集積回路（ＩＣ）の製造方法に関するものであり、特に、下側に置かれるシリコン基板との、熱による格子不整合から、化合物半導体を絶縁するシリコンナノワイヤバッファ層を使用したウェハとその製造方法に関するものである。
〔背景技術〕
ガリウム窒化物（ＧａＮ）は、広い禁制帯幅（３．４ｅＶ）を有する、III／Ｖ族の化合物半導体材料である。ガリウム窒化物は、他の分野と同様に光電子分野に用いられる。III族の他の窒化物と同様に、ガリウム窒化物は電離放射線に対して低感受性であるため、太陽電池に用いるのに有効である。またガリウム窒化物は、青色発光ダイオード（ＬＥＤｓ）およびレーザーの製造にも有効である。従来の間接遷移デバイス（例えばシリコンカーバイド）とは異なり、ガリウム窒化物ＬＥＤは日中用いるのに十分明るい。ガリウム窒化物デバイスは、電力増幅器のような、高電力または高周波デバイスにもまた適用され得る。
ガリウム窒化物ＬＥＤは、従来、有機金属化学気相堆積（ＭＯＣＶＤ）法を用いて、サファイア基板上にガリウム窒化物を堆積することによって製造されている。シリコンカーバイド（ＳｉＣ）基板もまた、格子定数差が比較的小さいので、ガリウム窒化物ＬＥＤの製造に用いられる。しかしながら、これらの基板を形成するのは費用が高く、またこれらをより小さく形成することは、さらに製造コストをつり上げる。例えば、最先端の技術を用いても、サファイアウェハは約４インチにしかできない。費用を最小限に抑えるために、ＧａＮ装置の製造を、より一般的な、シリコンを基礎とするＩＣ製造に統合することが望まれる。これにより、大きいサイズのＳｉウェハを用いるときに生ずる費用メリットが得られる。
１９９８年に示された、最初の分子線エピタキシ（ＭＢＥ）によりガリウム窒化物ＬＥＤがＳｉ上で成長したとき、シリコンは、ＧａＮ成長のための基板材料として、注意を引いた。この研究では、Ｐ型ドーピングがＧａＮにおいても可能であることを示した。それにもかかわらず、最近までＳｉ上にＧａＮを乗せた（ＧａＮ−ｏｎ−Ｓｉ）デバイスの特性は貧弱なものであった。例えば、ＧａＮ−ｏｎ−ＳｉのＸ線ロッキングカーブの半値全幅（ＦＷＨＭ）は１０００ａｒｃ秒であるのに対して、比較可能なＧａＮ−ｏｎ−ＳｉＣデバイスの測定値は、２５０−３００ａｒｃ秒である。Ｓｉ上で成長させた膜のフォトルミネッセンススペクトルのピークは、ブロードである。
ＧａＮ−ｏｎ−Ｓｉデバイス技術に伴う２つの基本的な問題がある。第１に、ＳｉとＧａＮとの間には、殆ど１６％の格子不整合がある。この問題は、ＧａＮの成長に先立ち、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮなどのバッファ層を使用することにより処理することが出来る。バッファ層は、ＧａＮとＳｉとの間の移行領域を提供する。
しかしながら、ＳｉとＧａＮとの間の熱的不整合による、追加のさらに深刻な問題が存在する。ＧａＮとＳｉとの間の熱膨張係数不整合は、約５４％である。熱的不整合の一部分は格子バッファ層が吸収しうるが、エピタキシ成長の間１０００°Ｃより高い温度を使用する必要があり、他のデバイス製造においてウェハの変形を引き起こしうる。ウェハの変形は、ウェハ処理の間に非常に遅いレートで加熱と冷却を行うことにより減少させうるが、このことにより追加のコストが処理にかかり、しかも、熱ストレスおよびウェハ変形の問題を完全に解決するものではない。基板またはバッファ層をマスキングまたはエッチングすることにより、基板にパターンを描くことは、格子不整合および熱的に引き起こされるストレスまたはクラックを減じる効果的な方法である。この技術において、例えばＳｉ３Ｎ４またはＳｉＯ２などのバッファ層は、Ｓｉ基板上に堆積されパターニングされるか、または深い溝がマスクされた材料上に作られる。しかしながら、この方法ではプロセスに追加の製造工程が必要となる。問題を完全に扱うものではないが、他の解決方法では、ドープバッファ層または超格子構造が使用される。
もし、ＧａＮ−ｏｎ−Ｓｉデバイス技術に伴う熱的および格子の不整合問題が、ゆっくりとした加熱および冷却プロセスや複雑なバッファ構造を使用せずに実用的に取り除かれることが出来れば有効である。
〔発明の開示〕
本発明は、Ｓｉウェハ上に厚く高品質な化合物半導体膜（例えばＧａＮ）を形成するために、横方向エピタキシャル拡散（lateral epitaxial overgrowth、ＬＥＯ）プロセスに依存している。また、ナノサイズの核の使用によりストレスを緩和できるということが理論的にそして実験的に示されてきた。ナノサイズの核における三次元のひずみは、島の直径に比例した（そして同程度の大きさで）減衰長で、指数関数的なストレス／ひずみの減衰をもたらすので、ひずみエネルギーは、ある最大値において飽和する。厚く高品質なエピタキシャル化合物半導体（例えばｅｐｉ−ＧａＮ）は、Ｓｉ基板上のＳｉナノワイヤにより、ナノサイズの核技術を用いて、Ｓｉ上に堆積される。Ｓｉ基板はＳｉオンインシュレータ（ＳＯＩ）基板であってもよい。絶縁体（例えばＳｉＯ２またはＳｉｘＮｙ）が、金属有機化学蒸着法（ＭＯＣＶＤ）による成長において、選択性を与えている間、Ｓｉナノワイヤは、ナノサイズのアレイ状の島を成長させている。他の絶縁体材料には、熱軟化性絶縁体（ＴＳＩ）と呼ばれるものがあり、これは、化合物半導体またはＳｉ基板のいずれよりも低いフロー温度を有する。ＭＯＣＶＤプロセスは、Ｓｉナノワイヤ上で選択的に化合物半導体を成長させる。次いで、ＬＥＯプロセスが、Ｓｉ基板上にクラックのない高品質な化合物半導体膜の合体を促すために行われる。
従って、Ｓｉナノワイヤバッファ層を備えたＳｉ上の化合物半導体ウェハを形成する方法が提供される。この方法では、絶縁体層は、先端が露出したＳｉナノワイヤと共に、Ｓｉ基板に覆い被さるように形成される。化合物半導体は、Ｓｉナノワイヤの先端に選択的に堆積される。ＬＥＯプロセスにより、化合物半導体がコートされたＳｉナノワイヤの先端から、絶縁体に覆い被さるように化合物半導体を形成するために、化合物半導体が成長する。典型的には、Ｓｉ基板に覆い被さる絶縁体層は、ＴＳＩ、二酸化ケイ素、または、ＳｉｘＮｙ（ｘ≦３およびｙ≦４）である。化合物半導体は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣであってもよい。
一つの側面において、Ｓｉナノワイヤを備えた絶縁体層は、最初にＳｉ基板に覆い被さるＳｉナノワイヤを形成することにより製造される。絶縁体は、Ｓｉナノワイヤ上に堆積され、化学的機械研磨（ＣＭＰ）が絶縁体上面に対し、Ｓｉナノワイヤの先端まで行われる。次いで、絶縁体上面がＳｉナノワイヤの先端を露出させるためにエッチングされる。別の側面では、Ｓｉナノワイヤの先端は、炭化され、Ｓｉナノワイヤの先端に化合物半導体を選択的に堆積する前に、ＳｉＣが、炭化されたＳｉナノワイヤの先端に覆い被さるように選択的に堆積される。
上記で説明した方法の追加的な詳細、およびＳｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハについて、以下で示す。
〔発明を実施するための最良の形態〕
図１は、Ｓｉナノワイヤバッファ層を備えたシリコン（Ｓｉ）上の化合物半導体ウェハの部分断面図である。ウェハ１００は、Ｓｉ基板１０２を含む。例えば、Ｓｉ基板１０２は、（１１１）結晶方向を持ってもよい。絶縁体層１０４は、Ｓｉ基板１０２に、Ｓｉナノワイヤ１０６とともに覆い被さる。Ｓｉナノワイヤ１０６は、化合物半導体がコーティングされた先端１０８を有する。化合物半導体層１１０は、絶縁体１０４に覆い被さる。本発明では、実用的な応用例としてＳｉ基板を挙げているが、いかなる特定のタイプの基板材料に限られるものではない。
図２は、図１のＳｉナノワイヤの一本の詳細図である。Ｓｉナノワイヤ１０６は、Ｓｉナノチューブ、ナノストラクチャ、またはナノロッドとしても参照されうる。この詳細において、Ｓｉナノワイヤは、化合物半導体材料２００がコートされた形で見られる。Ｓｉナノワイヤ１０６は、約５ナノメートル（ｎｍ）から５００ｎｍの範囲の直径２０２を有し、約０．２マイクロメートル（μｍ）から３μｍの範囲で平均長２０４を有する。一つの側面において、より効果的に熱ストレスを逃がす点で、より長いＳｉナノワイヤが好ましい。
図１に戻り、Ｓｉナノワイヤ１０６は、平方マイクロメートル当たり（μｍ−２）約０．５から１０００の範囲で密度を持つ。密度は基板表面の平方マイクロメートル当たりに覆い被さるＳｉナノワイヤの平均数であることが理解される。一つの側面においては、絶縁体層１０４の材料は、二酸化ケイ素およびＳｉｘＮｙ（ｘ≦３およびｙ≦４）を含む。しかしながら、ウェハは、いかなる特定の絶縁体にも限定されない。化合物半導体層１１０は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣなどの材料であり得る。しかしながら本発明のＳｉナノワイヤバッファ層は、ここに挙げられた材料に限定される必要はない。
別の側面において、絶縁体層１０４は、Ｓｉ基板１０２または化合物半導体１１０の液相温度よりも低い液相温度を持つ熱軟化性絶縁体（ＴＳＩ）であってもよい。典型的には、ＴＳＩ層１０４は、約５００°Ｃから９００°Ｃの範囲でフロー温度を有し、このフロー温度は、固相温度よりも高く、液相温度よりも低い。ＴＳＩ絶縁体層１０４は、フロー温度において機械的にソフトであり、Ｓｉ基板１０２および化合物半導体１１０の間の熱的膨張の違いを分離できるほどソフトであると考えられてもよい。すなわち、ＴＳＩ層１０４は、フロー温度において「ソフトである」と考えられ得る。
熱軟化性絶縁体１０４は、ボロンシリケートガラス（ＢＳＧ）、フォスフォシリケートガラス（ＰＳＧ）、ボロンフォスフォシリケートガラス（ＢＰＳＧ）のようなドープシリケートガラス材料であってもよい。相対的に低いフロー温度を有する他の材料が使われてもよい。もしドープシリケートガラス材料がＢＰＳＧの場合、約２から４原子パーセント（ａｔ％）の範囲のリンと、約３から７ａｔ％の範囲のホウ素を含む。ドープシリケートガラスがＰＳＧであれば、約５から９ａｔ％の範囲でリンを含んでいる。ＢＳＧであれば、ドープシリケートガラスは、約５から８ａｔ％の範囲でホウ素を含んでいる。上記のドーピング比を調整することによって、ＴＳＩ材料のフロー温度を変えることができる。ＴＳＩ材料の追加の詳細は、COMPOUND SEMICONDUCTOR-ON-SILICON WAFER WITH A THERMALLY SOFT INSULATORと題する、Ｈｓｕ他により発明された、シリアル番号11／443144であり、２００６年５月３０日に出願された、Attorney Docket SLA8075の、係属中である親出願であり、本明細書中に参考として援用する出願において、提供されている。
図３は、図１のＳｉナノワイヤの変形例を示す詳細図である。この側面では、Ｓｉナノワイヤの先端１０８は、初期の炭化層３００と、炭化層３００に覆い被さるＳｉＣコーティング３０２と、ＳｉＣコーティング３０２に覆い被さる化合物半導体コーティング２００とを含む。
図４は、Ｓｉナノワイヤバッファ層を有するＳｉ上の化合物半導体ウェハの変形例の部分断面図である。このウェハ１００の詳細は、基板を除いて、上記の図１から図３において説明に示されたものと同じである。この側面では、Ｓｉ基板は、Ｓｉ基板４０２と、基板４０２に覆い被さる酸化物絶縁体４０４と、絶縁体４０４に覆い被さるＳｉ層４０６とを備えた、Ｓｉオンインシュレータ（ＳＯＩ）基板４００である。
〔機能的な記述〕
図５から図７は、Ｓｉナノワイヤバッファ層を備えたＳｉ上の化合物半導体ウェハを完成させるステップを示している。Ｓｉ上のＧａＮを例として、作製工程は以下の通りである。
１）開始ウェハは、Ｓｉ（１１１）である。
２）Ｓｉナノワイヤは、Ｓｉ（１１１）ウェハ上に、エッチングまたはＣＶＤ堆積法を使用することにより準備される。
３）ＴＳＩ、ＳｉＯ２、またはＳｉｘＮｙ絶縁体が堆積され、そして、絶縁体の上面から触媒を取り除くために、ＣＭＰが絶縁体に対して実行される。ＣＭＰは、図５に示されているように、Ｓｉナノワイヤ上で停止する。
４）ウェハは、図６に示されているように、Ｓｉナノワイヤの先端を露出するために数秒間ＨＦに漬けられエッチングされる。
５）ＧａＮは、Ｓｉナノワイヤ上に選択的に堆積され、そして、横方向エピタキシャル拡散（ＬＥＯ）は、図７に示されているように、クラックの無い高品質なＧａＮ厚膜の合体を可能にする。ＬＥＯは、ＣＶＤ堆積プロセスであり、そのプロセスにおいて、島の核領域から選択的に膜が成長する。
図８（ａ）および図８（ｂ）は、エッチングおよびＣＶＤ成長プロセスによりそれぞれ形成されたＳｉナノワイヤを示している。
上で提示されたプロセスの変形例は以下の通りである。
１）開始ウェハは、Ｓｉ（１１１）である。
２）Ｓｉナノワイヤは、Ｓｉ（１１１）ウェハの上にエッチングまたはＣＶＤ堆積法を使用することで準備される。
３）ＴＳＩ、ＳｉＯ２、またはＳｉｘＮｙが堆積され、続いて、Ｓｉナノワイヤ上で止まる、ＣＭＰが、絶縁体上面から触媒を取り除く。
４）ウェハは、Ｓｉナノワイヤの先端を露出するために数秒間、ＨＦに漬けられエッチングされる。
５）Ｓｉナノワイヤは炭化され、そして、ＳｉＣが、Ｓｉナノワイヤ上に選択的に堆積される。
６）ＧａＮは、ＳｉＣがコートされたＳｉナノワイヤ上に選択的に堆積される。ＧａＮ層は、ＬＥＯプロセスを使用することで形成される。
図９は、Ｓｉナノワイヤバッファ層を備えたＳｉ上の化合物半導体ウェハのための方法を示すフローチャートである。この方法では、明瞭化のため、番号が付されたステップのシーケンスとして描かれているが、番号付けは必ずしもステップの順序を決定するというわけではない。これらのステップのいくつかがスキップされてもよいし、並行して実行されてもよいし、またはシーケンスの順序を厳密に保つこと無しに実行されてもよいことが理解されるべきである。
この方法は、Ｓｔｅｐ９００において、開始される。
ステップ９０２において、Ｓｉ基板が形成される。上で述べたように、Ｓｉ基板は、（１１１）結晶方位を持ってもよい。もう一つの側面では、Ｓｉ基板は、ＳＯＩ基板である。
ステップ９０４において、Ｓｉ基板に覆い被さる、Ｓｉナノワイヤの先端が露出した、絶縁体層が形成される。
ステップ９０６において、Ｓｉナノワイヤの先端に選択的に化合物半導体が堆積される。例えば、ＭＯＣＶＤにより、化合物半導体は堆積され得る。化合物半導体は、Ｓｉナノワイヤの先端において、絶縁体表面より形成され易いので、このプロセスは、選択的である。
ステップ９０８において、横方向エピタキシャル拡散（ＬＥＯ）プロセスが使用され、化合物半導体が、化合物半導体がコートされたＳｉナノワイヤの先端から成長する。
ステップ９１０において、絶縁体に覆い被さる化合物半導体層が形成される。化合物半導体層は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣなどの材料から作られていてもよい。
しかしながら、このプロセスは、他の化合物半導体材料にも適用可能である。
１つの側面では、ステップ９０４における、Ｓｉ基板に覆い被さる、先端が露出しているＳｉナノワイヤを備えた、絶縁体層を形成するステップは、以下のサブステップを含んでいる。
ステップ９０４ａにおいて、Ｓｉ基板に覆い被さるＳｉナノワイヤが形成される。例えば、Ｓｉ基板のエッチングか、またはＣＶＤにより、Ｓｉナノワイヤを形成できる。１つの側面では、Ｓｉナノワイヤは、約５ｎｍから５００ｎｍの範囲に直径があり、約０．５から１０００の範囲に平方マイクロメートルあたり（μｍ−２）の密度があり、そして約０．２μｍから３μｍの範囲に平均長を持っている。
ステップ９０４ｂにおいて、Ｓｉナノワイヤに覆い被さるように絶縁体が堆積される。上で述べたように、絶縁体は、二酸化ケイ素またはＳｉｘＮｙ（ｘ≦３およびｙ≦４）でもよく、他の材料であっても可能である。
ステップ９０４ｃにおいて行われる、絶縁体上面のＣＭＰは、Ｓｉナノワイヤの先端で止められる。
ステップ９０４ｄにおいて、Ｓｉナノワイヤの先端を露出させるために絶縁体上面がエッチングされる。例えば、絶縁体上面は、上面をＨＦに浸漬することによって、エッチングされてもよい。
１つの側面として、ステップ９０５ａにおいて、Ｓｉナノワイヤの先端を炭化し、ステップ９０５ｂにおいて、炭化したＳｉナノワイヤの先端に覆い被さるようにＳｉＣが選択的に堆積される。
そして、選択的にＳｉナノワイヤの先端に化合物半導体を堆積させるステップ９０６は、選択的にＳｉＣがコートされたＳｉナノワイヤの先端に化合物半導体を堆積させるステップを含んでいる。
もう一つの側面では、絶縁体を形成するステップ９０４は、Ｓｉナノワイヤに覆い被さるように熱軟化性絶縁体（ＴＳＩ）材料を堆積させるステップを含んでいる。ＴＳＩ材料は、約５００℃から９００℃の範囲にフロー温度を持っており、そこでは、フロー温度が固相温度より高く、液相温度より低い。例えば、熱軟化性絶縁体はＢＳＧ、ＰＳＧ、またはＢＰＳＧなどのドープシリケートガラス材料であってもよい。
Ｓｉナノワイヤバッファ層を有するＳｉ上の化合物半導体基板は、対応する製作方法に沿って提供される。特定の層の順序と材料の例は、本発明を示すために挙げられたものである。本発明はＳｉとＧａＮの材料の文脈において示されたが、その一般原理は他の材料の間の熱膨張不整合に対しても適用可能である。しかしながら、本発明は単にこれらの例に限定されない。本発明の他の変形例および実施例は、当業者の想定しうるものである。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
〔発明の要約〕
Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハが、その製造方法とともに提供される。この方法では、絶縁体層は、先端が露出したＳｉナノワイヤと共に、Ｓｉ基板に覆い被さって形成される。化合物半導体は、Ｓｉナノワイヤの先端に選択的に堆積される。横方向エピタキシャル拡散（ＬＥＯ）プロセスにより、絶縁体に覆い被さる化合物半導体層を形成するために、化合物半導体がコーティングされたＳｉナノワイヤの先端から、化合物半導体が成長する。通常、Ｓｉ基板に覆い被さる絶縁体層は、熱軟化性絶縁体（ＴＳＩ）、二酸化ケイ素、またはＳｉｘＮｙ（ｘ≦３およびｙ≦４）である。化合物半導体は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣでもよい。一つの側面として、Ｓｉナノワイヤの先端への化合物半導体の堆積の前に、Ｓｉナノワイヤの先端が炭化され、炭化されたＳｉナノワイヤの先端に覆い被さるように、ＳｉＣが選択的に堆積されてもよい。
〔産業上の利用可能性〕
格子不整合および熱的不整合を減少させ、化合物半導体をシリコン基板上に形成できるので、Ｓｉ基板上に、ＧａＮなどの化合物半導体を形成する用途に適用できる。
本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハの部分断面図である。 本発明の実施形態を示すものであり、図１のＳｉナノワイヤの一本の詳細図である。 本発明の実施形態を示すものであり、図１のＳｉナノワイヤの変形例を示した詳細図である。 本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハの変形例の部分断面図である。 本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体を完成させる最初のステップを示す図である。 本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体を完成させる次のステップを示す図である。 本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体を完成させる次のステップを示す図である。 本発明の実施形態において形成されるＳｉナノワイヤを示す図であり、（ａ）はエッチングにより形成されたＳｉナノワイヤの図であり、（ｂ）はＣＶＤ成長プロセスにより形成されたＳｉナノワイヤの図である。 本発明の実施形態を示すものであり、Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハの製造方法を示すフローチャートである。
符号の説明
１００ ウェハ
１０２ Ｓｉ基板
１０４ 絶縁体層
１０６ Ｓｉナノワイヤ
１０８ Ｓｉナノワイヤの先端
１１０ 化合物半導体層
２００ 化合物半導体材料
２０２ 直径
２０４ 平均長
３００ 初期炭化層
３０２ ＳｉＣコーティング
４００ Ｓｉオンインシュレータ（ＳＯＩ）基板
４０２ Ｓｉ基板
４０４ 酸化物絶縁体
４０６ Ｓｉ層

Claims (21)

  1. Ｓｉナノワイヤバッファ層を備えたシリコン（Ｓｉ）上の化合物半導体を形成する方法であって、
    Ｓｉ基板を形成する工程と、
    先端が露出したＳｉナノワイヤを備えた、前記Ｓｉ基板に覆い被さる絶縁体層を形成する工程と、
    前記Ｓｉナノワイヤの先端に化合物半導体を選択的に堆積する工程と、
    前記化合物半導体がコートされた前記Ｓｉナノワイヤの先端から化合物半導体を成長させる、横方向エピタキシャル拡散（ＬＥＯ）処理を使用する工程と、
    前記絶縁体に覆い被さる化合物半導体層を形成する工程と
    を含んだ形成方法。
  2. 前記Ｓｉ基板を形成する前記工程は、（１１１）結晶方向を備えたＳｉ基板を形成する工程を含んだ、請求項１に記載の形成方法。
  3. 先端が露出したＳｉナノワイヤを備えた、前記Ｓｉ基板に覆い被さる前記絶縁体層を形成する前記工程は、
    前記Ｓｉ基板に覆い被さるＳｉナノワイヤを形成する工程と、
    前記Ｓｉナノワイヤに覆い被さる前記絶縁体を堆積する工程と、
    Ｓｉナノワイヤの先端で止める、絶縁体上面の化学的機械研磨（ＣＭＰ）を行う工程と、
    Ｓｉナノワイヤの先端を露出させるために絶縁体の上面をエッチングする工程と
    を含んだ、請求項１に記載の形成方法。
  4. 前記Ｓｉナノワイヤを形成する前記工程は、
    前記Ｓｉ基板をエッチングすることと化学気相蒸着（ＣＶＤ）とからなるグループから選択された処理方法を用いてナノワイヤを形成する工程を含んだ、請求項３に記載の形成方法。
  5. 前記絶縁体の上面をエッチングする前記工程は、
    前記上面をＨＦ中に浸漬する工程を含んだ請求項３に記載の形成方法。
  6. 前記Ｓｉ基板に覆い被さる前記絶縁体層を形成する前記工程は、
    二酸化ケイ素およびＳｉｘＮｙ（ｘ≦３およびｙ≦４）からなるグループから選択された材料から絶縁体を形成する工程を含んだ請求項１に記載の形成方法。
  7. 前記Ｓｉナノワイヤの先端を炭化する工程と、
    前記炭化されたＳｉナノワイヤの先端に覆い被さるＳｉＣを選択的に堆積する工程とをさらに含み、
    前記Ｓｉナノワイヤの先端に化合物半導体を選択的に堆積する前記工程は、
    ＳｉＣがコートされた前記Ｓｉナノワイヤの先端に化合物半導体を選択的に堆積する工程を含んだ、請求項１に記載の形成方法。
  8. 前記化合物半導体層を形成する前記工程は、
    ＧａＮ、ＧａＡｓ、ＧａＡｌＮおよびＳｉＣからなるグループから選択された材料から化合物半導体を形成する工程を含んだ、請求項１に記載の形成方法。
  9. 前記Ｓｉ基板を形成する前記工程は、
    Ｓｉオンインシュレータ（ＳＯＩ）基板を形成する工程を含んだ、請求項１に記載の形成方法。
  10. Ｓｉナノワイヤを備えた、前記Ｓｉ基板に覆い被さる前記絶縁体層を形成する前記工程は、
    直径が約５ナノメートル（ｎｍ）から５００ｎｍの範囲で、密度が平方マイクロメートル（μｍ−２）あたり約０．５から１０００で、平均長が約０．２マイクロメートル（μｍ）から３μｍであるＳｉナノワイヤを形成する工程を含んだ、請求項１に記載の形成方法。
  11. 前記絶縁体層を形成する前記工程は、
    前記Ｓｉナノワイヤに覆い被さる、フロー温度が約５００°Ｃから９００°Ｃであり、前記フロー温度は、固相温度よりも高く、液相温度よりも低い、熱軟化性絶縁体（ＴＳＩ）材料を堆積する工程を含んだ請求項１に記載の形成方法。
  12. 前記熱軟化性絶縁体材料を堆積する前記工程は、
    ボロンシリケートガラス（ＢＳＧ）、フォスフォシリケートガラス（ＰＳＧ）、ボロンフォスフォシリケートガラス（ＢＰＳＧ）からなるグループから選択されたドープシリケートガラス材料を形成する工程を含んだ、請求項１１に記載の形成方法。
  13. Ｓｉナノワイヤバッファ層を備えたシリコン上の化合物半導体ウェハであって、
    Ｓｉ基板と、
    化合物半導体がコートされた先端を有するＳｉナノワイヤを備え、前記Ｓｉ基板に覆い被さる絶縁体層と、
    前記絶縁体層に覆い被さる化合物半導体層と
    からなる化合物半導体ウェハ。
  14. 前記Ｓｉ基板は、
    （１１１）結晶方向を有する、請求項１３に記載の化合物半導体ウェハ。
  15. 前記絶縁体層は、
    二酸化ケイ素およびＳｉｘＮｙ（ｘ≦３およびｙ≦４）からなるグループから選択された材料である、請求項１３に記載の化合物半導体ウェハ。
  16. 前記Ｓｉナノワイヤの先端は、
    初期炭化層と、
    前記炭化層に覆い被さるＳｉＣをコートした層と、
    前記ＳｉＣコーティングに覆い被さる化合物半導体コーティングと
    を含んだ、請求項１３に記載の化合物半導体ウェハ。
  17. 前記化合物半導体層は、
    ＧａＮ、ＧａＡｓ、ＧａＡｌＮおよびＳｉＣからなるグループから選択された材料である、請求項１３に記載の化合物半導体ウェハ。
  18. 前記Ｓｉ基板は、
    Ｓｉオンインシュレータ（ＳＯＩ）基板である、請求項１３に記載の化合物半導体ウェハ。
  19. 前記Ｓｉナノワイヤは、
    直径が約５ナノメートル（ｎｍ）から５００ｎｍの範囲で、密度が平方マイクロメートル（μｍ−２）あたり約０．５から１０００で、平均長が約０．２マイクロメートル（μｍ）から３μｍである、請求項１３に記載の化合物半導体ウェハ。
  20. 前記絶縁体は、
    フロー温度が約５００°Ｃから９００°Ｃであり、前記フロー温度は、固相温度よりも高く、液相温度よりも低い、熱軟化性絶縁体（ＴＳＩ）材料である、請求項１３に記載の化合物半導体ウェハ。
  21. 前記熱軟化性絶縁体材料は、
    ボロンシリケートガラス（ＢＳＧ）、フォスフォシリケートガラス（ＰＳＧ）、ボロンフォスフォシリケートガラス（ＢＰＳＧ）からなるグループから選択されたドープシリケートガラス材料である、請求項２０に記載の化合物半導体ウェハ。
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