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KR101762177B1 - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 및 반도체 소자 제조 방법 Download PDF

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KR101762177B1
KR101762177B1 KR1020100130001A KR20100130001A KR101762177B1 KR 101762177 B1 KR101762177 B1 KR 101762177B1 KR 1020100130001 A KR1020100130001 A KR 1020100130001A KR 20100130001 A KR20100130001 A KR 20100130001A KR 101762177 B1 KR101762177 B1 KR 101762177B1
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Abstract

반도체 소자 및 반도체 소자 제조 방법이 개시된다.
개시된 반도체 소자는 예비 시드층과 핵생성층을 포함하고, 상기 예비 시드층이 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함하여 인장 응력을 감소키신다.

Description

반도체 소자 및 반도체 소자 제조 방법{Semiconductor device and method of manufacturing the same}
인장 응력을 감소시켜 크랙 발생을 감소시킨 반도체 소자 및 반도체 소자 제조 방법에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어가 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여, 사파이어 기판을 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다.
실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 그러나, 실리콘 기판에 질화물 박막을 성장시 두 층간의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 불일치로 인해 질화물계 박막에 인장 응력(tensile stress)이 발생하여 크랙이 발생된다. 크랙 발생을 감소시키기 위해 질화물 박막에 압축 응력(compressive stress)을 인가하여 열팽창 계수의 불일치로 인해 발생하는 인장 응력을 보상하는 방법이 사용되고 있다.
질화물 반도체층을 성장시 인장 응력을 감소시켜 크랙 발생을 감소시킨 반도체 소자를 제공한다.
질화물 반도체층을 성장시 인장 응력을 감소시키는 반도체 소자 제조 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 소자는, 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함하는 예비 시드층; 상기 예비 시드층 상에 성장되는 핵생성층; 및 상기 핵생성층 상에 성장되는 질화물 반도체층;을 포함할 수 있다.
상기 제1물질은 Al을 포함할 수 있다.
상기 제2물질은 Mg 또는 Si을 포함할 수 있다.
상기 질화물 반도체층은 갈륨을 함유한 질화물로 형성될 수 있다.
상기 핵생성층은 AlN로 형성될 수 있다.
상기 핵생성층과 질화물 반도체층 사이에 적어도 하나의 버퍼층이 더 구비될 수 있다.
상기 적어도 하나의 버퍼층은 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1)으로 형성될 수 있다.
상기 핵생성층과 질화물 반도체층 사이에 적어도 하나의 마스킹층이 더 구비될 수 있다.
상기 적어도 하나의 마스킹층 상부에 인장 응력을 보상하는 적어도 하나의 중간층이 더 구비될 수 있다.
상기 적어도 하나의 마스킹층은 실리콘 질화물 또는 티타늄 질화물로 형성될 수 있다.
상기 적어도 하나의 중간층은 Alx0Iny0Ga1 -x0- y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2)초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어질 수 있다.
상기 복수 개의 질화물 반도체층 하부에 기판이 더 구비될 수 있다.
상기 기판은 실리콘 기판 또는 실리콘 카바이드 기판을 포함할 수 있다.
상기 핵생성층이 Mg 또는 Si을 더 포함할 수 있다.
상기 핵생성층 상에 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함하는 다른 예비 시드층과, 상기 다른 예비 시드층 상에 성장되는 다른 핵생성층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함하는 예비 시드층을 성장하는 단계; 상기 예비 시드층 상에 핵생성층을 성장하는 단계; 및 상기 핵생성층 상에 질화물 반도체층을 성장하는 단계;를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 예비 시드층에서 압축 응력을 발생시켜 인장 응력을 보상함으로써 질화물 반도체층의 성장시 크랙 발생을 억제할 수 있다. 그럼으로써 질화물 반도체층의 성장 두께를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자에 구비된 예비 시드층을 확대하여 나타낸 것이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다.
도 7 및 도 8은 본 발명의 실시예에 따른 반도체 소자가 발광 소자에 적용된 예를 도시한 것이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 것이다.
도 10은 본 발명의 실시예에 따른 반도체 소자의 일 예를 도시한 것이다.
도 11은 도 10에 도시된 반도체 소자에서 Mg의 주입량에 따른 광의 피크 파장의 변화를 도시한 것이다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 것이다. 도 1에 도시된 반도체 소자(1)는 기판(10)과, 상기 기판(10) 상의 예비 시드층(preseeding layer)(15)과, 예비 시드층(15) 상의 핵생성층(nucleation layer)(20)을 포함할 수 있다. 그리고, 상기 핵생성층(20) 위에 적어도 하나의 질화물 반도체층(25)이 구비될 수 있다.
상기 기판(10)은 예를 들어 실리콘계 기판일 수 있다. 예를 들어, 상기 기판(10)은 실리콘(Si) 기판 또는 실리콘카바이드(SiC) 기판을 포함할 수 있다. 상기 실리콘 기판은 예를 들어 (111) 면을 사용할 수 있다. 상기 기판(10)은 황산과수, 불산, 탈이온화수 등을 이용하여 클리닝될 수 있다. 클리닝된 기판은 금속 및 유기물 등의 불순물 및 자연산화막이 제거되고, 표면이 수소로 종료(termination)되어 에피 성장에 적합한 상태가 될 수 있다. 한편, 상기 기판(10)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다.
도 2는 예비 시드층(15)을 확대하여 나타낸 것으로, 상기 예비 시드층(15)은 예비 시딩을 위한 제1물질(12)과 마스킹을 위한 제2물질(13)을 포함할 수 있다. 예비 시드층(15)은 핵생성층(20)을 성장시키기 전에 예비적으로 기판(10) 위에 형성될 수 있다. 상기 제1물질 위에는 핵생성층(20)이 성장될 수 있는 한편, 제2물질 위쪽으로는 핵생성층(20)이 성장되지 않을 수 있다. 따라서, 기판과 접촉하는 핵생성층(20)의 면적이 감소될 수 있다. 기판과 핵생성층의 격자 상수 차로 인해 인장 응력(tensile stress)이 발생될 수 있으며, 기판과 핵생성층의 접촉 면적이 감소될 때 핵생성층의 인장 응력이 감소될 수 있다. 이와 같이 핵생성층의 인장 응력이 감소될 때, 상대적으로 압축 응력(도 2의 화살표 참조)을 받을 수 있다.
예를 들어, 제1물질(12)은 Al을 포함할 수 있다. 제2물질(13)은 Mg 또는 Si을 포함할 수 있다. 핵생성층(20)은 예를 들어, AlN 로 형성될 수 있다. 핵생성층은 기판과 질화물 반도체층이 반응하여 생기는 melt-back 현상을 막아 주며 이후 성장될 질화물 반도체층이 잘 웨팅(wetting) 될 수 있게 하는 역할을 할 수 있다.
상기 핵생성층(20)은 예비 시드층(15)에 의해 부분적으로 성장되다가 합체될 수 있다. 상기 핵생성층(20) 상에 적어도 하나의 질화물 반도체층(25)이 구비될 수 있다. 상기 핵생성층(20)에서 인장 응력이 감소되어 그 위에 성장되는 질화물 반도체층(25)은 상대적으로 압축 응력을 받을 수 있다. 그러므로, 질화물 반도체층(25)의 성장시 크랙 없이 성장시킬 수 있는 두께가 증가될 수 있다. 적어도 하나의 질화물 반도체층은 상기 기판(10) 상에 성장시키고자 하는 층으로, 예를 들어 갈륨을 함유하는 질화물로 형성될 수 있다. 상기 질화물 반도체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 예를 들어, 질화물 반도체층은 GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다. 또는, 상기 질화물 반도체층은 알루미늄을 포함하지 않는 질화물로 형성될 수 있다.
도 3을 참조하면, 상기 핵생성층(20)과 질화물 반도체층(25) 사이에 예비 시드층(22)과 핵생성층(24)이 더 구비될 수 있다. 상기 핵생성층(20)이 병합되는 높이를 넘으면 그 위에 다시 예비 시드층(22)을 형성하고, 그 예비 시드층(22) 위에 다시 핵생성층(24)을 성장하는 것도 가능하다. 그럼으로써, 핵생성층(24)의 인장 응력을 억제할 수 있다. 예를 들어, 상기 핵생성층(20)이 합체되기 시작하는 높이는 10nm 이상이 될 수 있다.
도 4는 다른 실시예에 따른 반도체 소자(100)를 도시한 것으로, 상기 반도체 소자(100)는 기판(110)과, 기판 상의 예비 시드층(115)과, 예비 시드층(115) 상의 핵생성층(120)과, 핵생성층(120) 상의 적어도 하나의 질화물 반도체층을 포함할 수 있다. 상기 예비 시드층(115)은 도 2를 참조하여 설명한 바와 같이 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함할 수 있다. 그리고, 상기 기판(110), 핵생성층(120), 질화물 반도체층은 도 1을 참조하여 설명한 구성 요소들과 실질적으로 동일한 기능과 작용을 하므로 여기서는 그 상세한 설명을 생략하기로 한다. 상기 적어도 하나의 질화물 반도체층은 예를 들어 제1질화물 반도체층(125), 제2질화물 반도체층(130), 제3질화물 반도체층(135)을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 선택적으로 언도핑(undoped) 되거나 도핑될 수 있다. 적어도 하나의 질화물 반도체층 중 마지막 상층에 있는 질화물 반도체층(제3질화물 반도체층)은 n형 또는 p형으로 도핑되고, 나머지 질화물 반도체층은 언도핑될 수 있다.
상기 핵생성층(120)과 제1질화물 반도체층(125) 사이에 적어도 하나의 버퍼층(122)이 더 구비될 수 있다. 상기 적어도 하나의 버퍼층은 예를 들어, AlN, AlGaN, 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다. 상기 적어도 하나의 버퍼층(122)은 기판(110)과 제1질화물 반도체층(125) 사이의 격자 상수의 불일치로 인한 변위(dislocation)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비될 수 있다.
상기 제1질화물 반도체층(125)과 제2 질화물 반도체층(130) 사이에 중간층(127)이 더 구비될 수 있다. 상기 중간층(127)은 제1질화물 반도체층(125)에 의해 발생한 상대적인 인장 응력을 보상할 수 있다. 적어도 하나의 중간층(127)이 AlxGa1-xN(0<x<1)으로 형성될 수 있다.
상기 기판(110)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있으며, 이는 이후에 설명되는 실시예들에 대해서도 동일하게 적용될 수 있다.
상기 반도체 소자(100)는 예비 시드층(115)에 의해 인장 응력 발생을 감소시켜 질화물 반도체층을 성장시 크랙 발생을 줄일 수 있으며, 중간층(127)에 의해 질화물 반도체층에서 발생한 인장 응력을 보상하여 질화물 반도체층의 성장 두께를 증가시킬 수 있다.
도 5는 또 다른 실시예에 따른 반도체 소자(200)를 도시한 것으로, 상기 반도체 소자(200)는 기판(210)과, 기판 상의 예비 시드층(215)과, 예비 시드층(215) 상의 핵생성층(220)과, 핵생성층(220) 상의 적어도 하나의 질화물 반도체층을 포함할 수 있다. 그리고, 이하에서 사용되는 기판, 예비 시드층, 핵생성층, 질화물 반도체층은 도 1과 2를 참조하여 설명한 구성 요소들과 실질적으로 동일한 기능과 작용을 하므로 이하에서는 그 상세한 설명을 생략하기로 한다.
상기 적어도 하나의 질화물 반도체층은 예를 들어 제1질화물 반도체층(222), 제2질화물 반도체층(228), 제3질화물 반도체층(230)을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 선택적으로 언도핑(undoped) 되거나 도핑될 수 있다. 적어도 하나의 질화물 반도체층 중 마지막 상층에 있는 질화물 반도체층(제3질화물 반도체층)은 n형 또는 p형으로 도핑되고, 나머지 질화물 반도체층은 언도핑될 수 있다.
상기 제1질화물 반도체층(222)과 제2질화물 반도체층(228) 사이에 마스킹층(225)이 더 구비될 수 있다. 상기 마스킹층(225)은 실리콘질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, SiH4(silane)과 암모니아 가스를 이용하여 SiNx 마스킹층을 형성할 수 있다. 상기 마스킹층은 상기 질화물 반도체층이 노출되지 않도록 평면상에서 완전히 덮는 형태가 아닌, 상기 질화물층을 부분적으로 랜덤하게 덮을 수 있는 수준에서 형성된다. 따라서, 상기 마스킹층이 상기 질화물 반도체층을 덮는 정도에 따라 질화물 반도체층이 노출되는 영역이 결정되고, 그 위에서 성장되는 질화물 반도체층의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스킹 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스킹층 상에 성장될 질화물 반도체층의 초기 아일랜드의 밀도는 감소하는 반면 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 이 경우 합체(coalescence)되는 질화물 반도체층의 두께가 증가될 수 있다.
도 6은 또 다른 실시예에 따른 반도체 소자(300)를 도시한 것으로, 상기 반도체 소자(300)는 기판(310)과, 기판 상의 예비 시드층(315)과, 예비 시드층(315) 상의 핵생성층(317)과, 핵생성층(317) 상의 적어도 하나의 질화물 반도체층을 포함할 수 있다. 상기 적어도 하나의 질화물 반도체층은 예를 들어 제1질화물 반도체층(322), 제2질화물 반도체층(327), 제3질화물 반도체층(333), 및 제4질화물 반도체층(335)을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 선택적으로 언도핑(undoped) 되거나 도핑될 수 있다. 적어도 하나의 질화물 반도체층 중 마지막 상층에 있는 질화물 반도체층(제4질화물 반도체층(335))은 n형 또는 p형으로 도핑되고, 나머지 질화물 반도체층은 언도핑될 수 있다.
핵생성층(317)과 상기 제1질화물 반도체층(322) 사이에 버퍼층(320)이 더 구비될 수 있다. 그리고, 상기 제1질화물 반도체층(322)과 제3질화물 반도체층(333) 사이에 적어도 하나의 마스킹층(325)과 적어도 하나의 중간층(330)이 구비될 수 있다. 상기 중간층(330)이 마스킹층(325)보다 위에 구비될 수 있다. 상기 마스킹층(325)과 중간층(330)은 직접 접촉하지 않고 질화물 반도체층을 사이에 두고 떨어져 배치될 수 있다. 또한, 도 6에서는 복수 개의 질화물 반도체층 사이에 마스킹층과 중간층이 한 쌍 구비된 예를 도시하였지만, 복수 개의 질화물 반도체층 사이에 마스킹층과 중간층이 여러 쌍 교대로 배열될 수 있다.
본 실시예에서는 예비 시드층(315)에서 인장 응력을 감소시키고, 마스킹층(325) 이전에 버퍼층(320)과 제1질화물 반도체층(322)의 계면에서 결함밀도를 감소시킬 수 있다. 또한, 마스킹층(325)을 제1질화물 반도체층(322) 상에 형성시켜 결함밀도 감소를 강화할 수 있다. 중간층(330) 이 전에 결함밀도를 충분히 감소시킴으로써 중간층(330)의 사용으로 인해 결함밀도가 증가된다 하더라도 마스킹층(325)에 의한 결함밀도 감소 효과를 유지하거나 적게 할 수 있다. 그리고, 중간층(330)에 의해 인장 응력을 보상하여 크랙의 발생을 감소 또는 방지할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자가 발광 소자에 적용된 예를 도시한 것이다. 도 7에 도시된 반도체 소자(400)는 기판(410)과, 기판(410) 상의 예비 시드층(415)과, 예비 시드층(415) 상의 핵생성층(417)과, 핵생성층(417) 상의 적어도 하나의 질화물 반도체층을 포함할 수 있다. 예를 들어, 상기 핵생성층(417) 상에 제1질화물 반도체층(420)과 제2질화물 반도체층(425)이 구비될 수 있다. 그리고, 상기 제1질화물 반도체층(420)과 제2질화물 반도체층(425) 사이에 활성층(423)이 구비될 수 있다. 상기 제1질화물 반도체층(420)은 제1형으로 도핑될 수 있으며, 예를 들어 n형으로 도핑될 수 있다. 상기 제2질화물 반도체층(420)은 제2형으로 도핑될 수 있으며, 예를 들어 p형으로 도핑될 수 있다. 상기 활성층(423)에서 전자와 정공이 결합하면서 상기 활성층의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 상기 활성층(423)은 예를 들어 다중 양자 우물층을 포함할 수 있다. 한편, 상기 제1질화물 반도체층(420)과 제2질화물 반도체층(425)은 한 층으로 구성되는 것 뿐만 아니라 복수 층 구조를 가지는 것도 가능하며, 각 질화물 반도체층은 언도핑 또는 도핑을 선택적으로 할 수 있다.
도 8은 도 6에 도시된 반도체 소자가 발광 소자에 적용된 예를 도시한 것이다. 도 8에 도시된 반도체 소자(500)는 기판(510)과, 기판(510) 상의 예비 시드층(515)과, 예비 시드층(515) 상의 핵생성층(517)과, 핵생성층(517) 상의 적어도 하나의 질화물 반도체층을 포함할 수 있다. 상기 적어도 하나의 질화물 반도체층은 예를 들어 제1질화물 반도체층(522), 제2질화물 반도체층(527), 제3질화물 반도체층(533), 제4질화물 반도체층(535) 및 제5질화물 반도체층(545)을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 선택적으로 언도핑(undoped) 되거나 도핑될 수 있다. 예를 들어, 상기 제4질화물 반도체층(535)이 n형으로 도핑되고, 제5질화물 반도체층(545)이 p형으로 도핑될 수 있다. 상기 제4질화물 반도체층(535)과 제5질화물 반도체층(545) 사이에 활성층(540)이 구비될 수 있다.
한편, 상기 핵생성층(517)과 상기 제1질화물 반도체층(522) 사이에 버퍼층(520)이 더 구비될 수 있다. 그리고, 상기 제1질화물 반도체층(522)과 제3질화물 반도체층(533) 사이에 적어도 하나의 마스킹층(525)과 적어도 하나의 중간층(530)이 구비될 수 있다. 상기 중간층(530)이 마스킹층(525)보다 위에 구비될 수 있다. 상기 마스킹층(525)과 중간층(530)은 직접 접촉하지 않고 질화물 반도체층을 사이에 두고 떨어져 배치될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 실리콘 기판 또는 실리콘 카바이드 기판에 질화물 반도체층을 성장시 인장 응력을 감소시킴으로써 원하는 두께로 질화물 반도체층을 성장할 수 있다. 그리고, 실리콘 기판 또는 실리콘 카바이드 기판을 사용하여 대구경의 웨이퍼 제작이 가능하게 된다. 본 발명의 실시예에 따른 반도체 소자는 발광 소자(Light emitting diode), 쇼트키 다이오드, 레이저 다이오드, 전계 효과 트랜지스터(Field Effect Transistor) 또는 파워 디바이스(power device) 등에 적용될 수 있다.
다음은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 9a를 참조하면, 기판(610) 상에 예비 시드층(615)을 형성한다. 상기 기판(610)은 실리콘계 기판일 수 있다. 예비 시드층(615)을 형성하기 위해, 리액터(reactor)에 예비 시딩을 위한 제1물질(615a) 소스와 마스킹을 위한 제2물질(615b) 소스를 같이 주입할 수 있다. 예를 들어, 제1물질로 Al이, 제2물질로 Mg 또는 Si이 주입될 수 있다. 예비 시드층(615)이 기판(610) 상에 형성된 후 리엑터에 핵생성을 위한 물질을 넣을 수 있다. 예를 들어 Al과 NH3 게스가 주입될 수 있다. 그러면, 일부의 NH3는 Al과 반응하여 AlN이 형성됨으로써 핵생성층(617)이 되고, 나머지 NH3는 Mg 또는 Si과 반응하여 MgNx 또는 SiNx를 형성할 수 있다. MgNx 또는 SiNx는 Ⅲ족 메탈기의 접착력이 낮아서 AlN 박막이 성장되지 않는다.
그런데, 기판에 비해 핵생성층의 격자 상수가 작은 경우 기판 상에 성장되는 핵생성층은 인장 응력을 받게 된다. 이러한 인장 응력은 핵생성층 위에 성장되는 질화물 반도체층이 고온에서 성장되고, 상온으로 냉각시 크랙을 일으키는 원인이 될 수 있다. 따라서, 인장 응력을 감소시킴으로써 크랙 발생을 감소시키거나 방지할 수 있다. 여기서, 상기 기판(610)과 핵생성층(617)이 접촉하는 면적이 적은 경우 인장 응력이 감소될 수 있다. 따라서, 예비 시드층(615)에서 핵생성층이 부분적으로 성장되도록 하여 기판과 핵생성층의 접촉 면적을 줄임으로써 핵생성층의 인장 응력이 감소되도록 할 수 있다.
한편, 핵생성층(617)을 형성하기 위해 Al과 NH3 게스를 주입시 상기 제2물질, 예를 들어 Mg 또는 Si을 같이 넣는 것도 가능하다. 그럼으로써 계속적으로 인장 응력을 감소시키면서 핵생성층을 성장할 수 있다.
상기 핵생성층(617)은 제1물질(615) 위로 성장하다가 합체되어 박막을 형성할 수 있다. 다음, 도 9b에 도시된 바와 같이 상기 핵생성층(617) 위에 질화물 반도체층(620)을 성장할 수 있다. 또는, 상기 핵생성층(617)이 합체되어 박막으로 형성된 경우 핵생성층(617) 위에 다시 다른 예비 시드층(도 3의 22 참조)을 형성하고, 상기 다른 예비 시드층 위에 핵생성층(도 3의 24 참조)을 성장할 수 있다. 또는, 상기 핵생성층(617)이 합체되어 박막으로 형성된 경우 다시 핵생성을 위한 물질과 마스킹을 위한 제2물질을 같이 주입하여 핵생성층을 성장을 하는 것도 가능하다. 예를 들어, 상기 핵생성층(617)이 대략 10nm 이상 성장되면 합체되어 박막으로 형성될 수 있고, 그 후에 제2물질을 더 주입하여 핵생성층을 계속 성장키실 수 있다. 즉, 핵생성층의 성장 도중에 제2물질을 주입하는 단계를 더 포함하여 핵생성층의 성장시 인장 응력을 더욱 감소시킬 수 있다.
도 10은 실리콘(Si) 기판 위에 Al-Mg 예비 시드층을 구비하고, 예비 시드층 위에 150nm 두께의 AlN 층과 500nm 두께의 GaN층을 구비한 예를 도시한 것이다. 도 10에 도시된 반도체 소자에서 예비 시드층의 Mg 주입량을 변화시킬 때 반도체 소자에 광을 조사한 후 반사되어 나오는 광의 피크 파장의 변화를 도 11에 도시하였다. 마그네슘을 주입하지 않은 경우를 기준으로 볼 때, 마그네슘을 주입할 때 피크 파장이 감소되었다. 피크 파장이 감소되는 것은 인장 응력이 감소된 것을 나타낼 수 있다. 이러한 결과로부터 예비 시드층이 마스킹을 위한 물질을 함유할 때 인장 응력이 감소됨을 알 수 있다. 이와 같이 핵생성층의 인장 응력을 감소시킴으로써 크랙없이 성장시킬 수 있는 질화물 반도체층의 두께를 증가시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
1,100,200,300,400,500...반도체 소자, 10,110,210,310,410,510,610...기판
15,115,215,315,415,515,615...예비 시드층
20,120,220,317,417,517,615...핵생성층
25,125,130,135,222,228,230,322,327,333,335...질화물 반도체층

Claims (29)

  1. 예비 시딩을 위한 제1물질과 마스킹을 위한 제2물질을 포함하는 예비 시드층;
    상기 예비 시드층 상에 성장되는 핵생성층;
    상기 핵생성층 상에 성장되는 질화물 반도체층;
    상기 핵생성층과 상기 질화물 반도체층 사이에 적어도 하나의 마스킹층; 및
    상기 적어도 하나의 마스킹층 상부에 인장 응력을 보상하고, Alx0Iny0Ga1-x0-y0N (0≤x0,y0≤1,x0+y0≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2)초격자로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 적어도 하나의 중간층;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1물질은 Al을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2물질은 Mg 또는 Si을 포함하는 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    질화물 반도체층은 갈륨을 함유한 질화물로 형성된 반도체 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 핵생성층은 AlN로 형성된 반도체 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 핵생성층과 질화물 반도체층 사이에 적어도 하나의 버퍼층이 더 구비되는 반도체 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 버퍼층은 AlxInyGa1-x-yN (0≤x,y≤1, x+y≤1)으로 형성된 반도체 소자.
  8. 삭제
  9. 삭제
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 적어도 하나의 마스킹층은 실리콘 질화물 또는 티타늄 질화물로 성장된 반도체 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 핵생성층이 Mg 또는 Si을 더 포함하는 반도체 소자.
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