本発明は、表示装置に関し、特に、TFT液晶表示装置に適用して有効な技術に関するものである。
従来、画像や映像を表示する表示装置には、TFT液晶表示装置がある。前記TFT液晶表示装置は、たとえば、ガラス基板上にTFT素子をマトリクス状に配置したTFT基板と、カラーフィルタなどを設けた対向基板の一対の基板で液晶材料を挟持した液晶表示パネルを有する表示装置である。
前記TFT液晶表示装置は、高精細なカラー表示が可能な表示装置として、たとえば、PC(Personal Computer)のディスプレイやテレビなどに広く採用されている。
前記TFT基板は、ガラス基板上にTFT素子や画素電極をマトリクス状に配置している。前記TFT素子は、一般に、ゲート電極,ドレイン電極,ソース電極,ゲート絶縁膜(層間絶縁膜),および半導体層からなり、ガラス基板上への積層順序や、半導体層の材料などの違いにより数種類の構成に分類される。
また、前記TFT基板は、複数本の走査信号線と、絶縁膜を介して前記走査信号線と交差する複数本の映像信号線が配置されている。そして、前記TFT素子のゲート電極は前記走査信号線に接続されている。そのため、前記走査信号線はゲート信号線とも呼ばれる。また、前記TFT素子のドレイン電極は前記映像信号線に接続されている。そのため、前記映像信号線はドレイン信号線とも呼ばれる。
前記TFT素子の構成の1つとして、たとえば、前記半導体層が配線状の形状を有し、かつ、ゲート電極(ゲート信号線)と交差するように配置されている構成のものがある(たとえば、特許文献1を参照。)。
前記特許文献1に記載されたような構成のTFT素子では、たとえば、前記半導体層上に第1層間絶縁膜を介在させてゲート信号線(走査信号線)が設けられている。また、前記ゲート信号線上には第2層間絶縁膜を介在させてドレイン信号線(映像信号線)やソース電極などが設けられている。このとき、前記ドレイン信号線およびソース電極は、スルーホールで前記半導体層に接続されている。また、前記文献1に記載されたような構成のTFT素子において、前記半導体層には、たとえば、ポリシリコン(P-Si)が用いられている。
前記文献1に記載されたような構成のTFT素子を前記ガラス基板上に形成するときには、たとえば、まず、ガラス基板上に保護膜を成膜する。次に、前記保護膜上に前記半導体層や導電層を形成する。次に、前記半導体層や導電層の上に第1層間絶縁膜を成膜する。次に、前記第1層間絶縁膜上にゲート信号線などの導電層を形成する。その後は、第2層間絶縁膜の成膜、ドレイン信号線やソース電極の形成、第3層間絶縁膜の成膜、画素電極の形成といった工程が続く。
このうち、前記ゲート信号線を形成する工程では、まず、第1層間絶縁膜上にゲート信号線形成用の導電膜を成膜する。そして、前記導電膜上に、パターン形成用のエッチングレジストを形成した後、前記導電膜の不要な部分を除去してゲート信号線を形成する。前記エッチングレジストを形成する工程は、従来、前記導電膜上に感光性のレジスト材料を塗布し、マスクを用いて露光した後、現像していた。
前記液晶表示装置は、近年、大画面化が進んでおり、TFT基板および対向基板に用いられるガラス基板が大型化している。そのため、前記ガラス基板上に導電膜や絶縁膜を成膜したときに、膜厚のばらつきが生じやすくなっている。
また、前記ガラス基板の大型化にともない、たとえば、前記半導体層やゲート信号線などを形成したときに、基板上の各領域における幅にばらつきが生じやすくなっている。
前記従来のエッチングレジストを形成する工程は、マスクを用いて露光しているが、このマスクはあらかじめ設計されたマスク寸法を用いている。このため、たとえば、ゲート信号線形成用の導電膜を成膜したときに、この導電膜の膜厚にばらつきがある場合でも、ゲート信号線は、常に一定の幅で形成されるようになっている。つまり、従来の露光方法で前記ゲート信号線形成用の導電膜上にエッチングレジストを形成するときには、たとえば、下層の半導体層の幅や、第1層間絶縁膜の膜厚にばらつきがある場合でも、あらかじめ設計されたマスク寸法にしたがってレジストパターンが形成される。その結果、前記基板上の各ゲート信号線は、下層の半導体層の幅や、第1層間絶縁膜の膜厚に関わらず、ほぼ一定の幅で形成される。
しかしながら、前記基板上の各ゲート信号線がほぼ一定の幅で形成されると、下層の半導体層の幅や第1層間絶縁膜の膜厚のばらつきに応じて、各TFT素子のトランジスタ特性、特に書き込み電流値にばらつきが生じる。そのため、前記液晶表示装置に、各TFT素子のトランジスタ特性のばらつきによる画質むらが発生するという問題があった。
このような問題に対し、従来の液晶表示装置では、たとえば、前記第1層間絶縁膜を厚くすることで、各TFT素子のトランジスタ特性(書き込み電流値)のばらつきを許容範囲内におさめていた。
しかしながら、このように前記第1層間絶縁膜を厚くする方法では、第1層間絶縁膜の成膜時間が長くなるとともに、材料費が増加する。そのため、液晶表示装置(液晶表示パネル)の製造コストが増加するという問題があった。
本発明の目的は、表示領域内に複数個のTFT素子がマトリクス状に配置された表示装置の画質むらを低減することが可能な技術を提供することにある。
本発明の他の目的は、表示領域内に複数個のTFT素子が配置された表示装置の画質むらを低減し、かつ、低コストで製造することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
(1)表示領域内に複数個のTFT素子がマトリクス状に配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域内のある箇所に配置された第1のTFT素子は、半導体層の幅が、前記表示領域内の前記ある箇所とは別の箇所に配置された第2のTFT素子の半導体層の幅よりも広く、かつ、前記第1のTFT素子の層間絶縁膜の膜厚が前記第2のTFT素子の層間絶縁膜の膜厚よりも薄く、前記第1のTFT素子のゲート電極の幅は、前記第2のTFT素子のゲート電極の幅よりも狭い表示装置である。
(2)前記(1)において、前記第1のTFT素子と前記第2のTFT素子は、各ゲート電極に同一の電圧値を印加し、かつ、各ドレイン電極に同一の電圧値を印加したときに、任意の時刻における前記ドレイン電極とソース電極の間を流れる電流の方向と値が等しい表示装置である。
(3)前記(1)または(2)において、前記表示領域の対角に配置された2つのTFT素子の距離をLsub、該2つのTFT素子のゲート電極の幅の誤差定数をσとし、前記第1のTFT素子と第2のTFT素子の対角線方向の距離をL12、前記第1のTFT素子のゲート電極の幅をGWL1、前記第2のTFT素子のゲート電極の幅をGWL2とすると、前記第1のTFT素子のゲート電極の幅GWL1と前記第2のTFT素子のゲート電極の幅GWL2が、下記数式(1)で表される関係を有する表示装置である。
(4)四角形の表示領域内に、複数本の第1配線と、絶縁膜を介して前記第1配線と交差する複数本の第2配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第1配線の中央における前記層間絶縁膜の膜厚をt1、該最外側の第1配線が前記表示領域の最外側の第2配線と交差する箇所における前記層間絶縁膜の膜厚をt2、該第2配線が前記表示領域の反対側の最外側の第1配線と交差する箇所における前記層間絶縁膜の膜厚をt3とし、前記層間絶縁膜の膜厚がt1の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw1およびs1、前記層間絶縁膜の膜厚がt2の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw2およびs2、前記層間絶縁膜の膜厚がt3の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw3およびs3とすると、前記層間絶縁膜の膜厚の関係がt1>t2>t3、前記半導体層の幅の関係がw1<w2<w3であり、かつ、前記ゲート電極の幅の関係がs1>s2>s3である表示装置である。
(5)四角形の表示領域内に、複数本の第1配線と、絶縁膜を介して前記第1配線と交差する複数本の第2配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第2配線の中央における前記層間絶縁膜の膜厚をt1、該最外側の第2配線が前記表示領域の最外側に配置された第1配線と交差する箇所における前記層間絶縁膜の膜厚をt2、該第1配線が前記表示領域の反対側の最外側に配置された第2配線と交差する箇所における前記層間絶縁膜の膜厚をt3とし、前記層間絶縁膜の膜厚がt1の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw1およびs1、前記層間絶縁膜の膜厚がt2の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw2およびs2、前記層間絶縁膜の膜厚がt3の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw3およびs3とすると、前記層間絶縁膜の膜厚の関係がt1>t2>t3、前記半導体層の幅の関係がw1<w2<w3であり、かつ、前記ゲート電極の幅の関係がs1>s2>s3である表示装置である。
(6)四角形の表示領域内に、複数本の第1配線と、絶縁膜を介して前記第1配線と交差する複数本の第2配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第1配線および第2配線が交差する角部における前記層間絶縁膜の膜厚をt1、該角部から延長された第1配線が前記表示領域の反対側の最外側に配置された第2配線と交差する箇所における前記層間絶縁膜の膜厚をt2、前記表示領域の前記角部と対角の位置の箇所における前記層間絶縁膜の膜厚をt3とし、前記層間絶縁膜の膜厚がt1の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw1およびs1、前記層間絶縁膜の膜厚がt2の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw2およびs2、前記層間絶縁膜の膜厚がt3の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw3およびs3とすると、前記層間絶縁膜の膜厚の関係がt1>t2>t3、前記半導体層の幅の関係がw1<w2<w3であり、かつ、前記ゲート電極の幅の関係がs1>s2>s3である表示装置である。
(7)四角形の表示領域内に、複数本の第1配線と、絶縁膜を介して前記第1配線と交差する複数本の第2配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の中心部における前記層間絶縁膜の膜厚をt1、該中心部を通る第2配線が前記表示領域の最外側に第1配線と交差する箇所における前記層間絶縁膜の膜厚をt2、前記表示領域の角部における前記層間絶縁膜の膜厚をt3とし、前記層間絶縁膜の膜厚がt1の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw1およびs1、前記層間絶縁膜の膜厚がt2の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw2およびs2、前記層間絶縁膜の膜厚がt3の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれw3およびs3とすると、前記層間絶縁膜の膜厚の関係がt1>t2>t3、前記半導体層の幅の関係がw1<w2<w3であり、かつ、前記ゲート電極の幅の関係がs1>s2>s3である表示装置である。
(8)前記(1)から(7)のいずれかにおいて、前記表示パネルは、一対の基板で液晶材料を挟持した液晶表示パネルである表示装置である。
本発明の表示装置は、前記手段(1)のように、半導体層の幅が広く、かつ層間絶縁膜の膜厚が薄いTFT素子は、ゲート電極の幅が広い。そして、半導体層の幅が狭く、かつ層間絶縁膜の膜厚が厚いTFT素子は、ゲート電極の幅が狭い。このとき、各TFT素子のゲート電極の幅を、たとえば、前記手段(2)のようにし、表示パネル上の各画素のTFT素子の書き込み電流値が等しくなるようにする。このようにすることで、各TFT素子の半導体素子の幅および層間絶縁膜(ゲート絶縁膜)の膜厚にばらつきがあっても、各TFT素子の書き込み電流値を均一化することができ、画質むらを低減できる。
また、前記層間絶縁膜が薄くても、膜厚のばらつきが各TFT素子の書き込み電流値に与える影響を極めて小さくすることができる。そのため、前記層間絶縁膜の薄型化による成膜時間の短縮および材料コストの低減が可能となり、表示装置(表示パネル)の製造コストの低減が可能となる。
また、前記ゲート信号線は、通常、エッチングにより形成される。そのため、表示パネル上の各ゲート信号線にはエッチング量にばらつきが生じることがある。そこで、前記手段(3)のように表示パネル上で生じるゲート信号線の幅の誤差定数σに基づき、前記第1のTFT素子のゲート信号線の幅GWL1と前記第2のTFT素子のゲート信号線の幅GWL2が、前記数式(1)で表される関係を満たすようにする。このようにすることで、ゲート信号線のエッチング量のばらつきによる書き込み電流値の変動も防ぐことができる。
また、前記手段(1)から手段(3)のような構成を有する表示装置において、前記複数本の第1配線および前記複数本の第2配線が配置された基板は、たとえば、マザーガラスと呼ばれる大型のガラス基板から複数枚の前記基板を切り出して形成される。その場合、たとえば、前記層間絶縁膜を成膜すると、前記マザーガラス上における前記基板の位置によって、層間絶縁膜の膜厚の分布が異なる。このときの前記層間絶縁膜の膜厚、前記半導体層の幅、および前記ゲート電極の幅の関係は、たとえば、前記手段(4)から手段(7)のような4つのパターンに大別することができる。
また、前記手段(1)から手段(7)は、半導体層とゲート電極が交差している基板を備える表示装置であれば、どのような表示装置にも適用できるが、特に、液晶表示装置に適用することが好ましい。前記液晶表示装置は、前記手段(8)のように一対の基板で液晶材料を挟持した液晶表示パネルを備える表示装置であり、一方の基板に、TFT素子などのスイッチング素子が設けられている。そのため、前記スイッチング素子が設けられた基板を前記手段(1)から手段(7)のいずれかのような構成にすることで、製造コストを低コストに抑えるとともに、液晶表示装置の画質むらを低減することができる。
なお、前記手段(1)から手段(7)における前記ゲート電極は、TFT素子(トランジスタ)のゲートに信号電圧を加える機能を担うものである。そのため、たとえば、アクティブ・マトリクス型の表示装置のように、複数本のゲート信号線(走査信号線)と複数本のドレイン信号線(映像信号線)がマトリクス状に配置されている場合は、前記ゲート信号線を前記ゲート電極とし、前記層間絶縁膜の膜厚および前記半導体層の幅に応じて、前記ゲート信号線の幅を変えてもよい。
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
本発明の表示装置では、表示パネルの表示領域内に配置された複数個のTFT素子に関して、半導体層の幅が広く、かつ、層間絶縁膜の膜厚が薄いTFT素子は、ゲート信号線(ゲート電極)の幅を広くする。そして、半導体層の幅が狭く、かつ層間絶縁膜の膜厚が厚いTFT素子は、ゲート信号線(ゲート電極)の幅を狭くする。このようにすることで、各TFT素子の書き込み電流値を一定にし、画質むらを防ぐ。また、ゲート信号線の幅で各TFT素子の書き込み電流値を一定にすることで層間絶縁膜(ゲート絶縁膜)の薄型化を可能にし、層間絶縁膜の成膜時間の短縮および材料コストの低減を可能にする。
図1乃至図5は、本発明による実施例1の表示装置の概略構成を示す模式図である。
図1は、液晶表示装置の一構成例を示す分解斜視図である。図2は、TFT基板の概略構成を示す模式平面図である。図3は、TFT基板の1画素の一構成例を示す模式平面図である。図4は、図3のA−A’線断面図である。図5は、図3のB−B’線断面図である。
図1において、1はTFT基板、2は対向基板、3A,3Bは偏光板、4はバックライトユニット、5はフレーム部材である。また、図2乃至図5において、100はガラス基板、101はゲート信号線、102はドレイン信号線、103は保護膜、104は半導体層、105第1導電層(ソース電極)、106は第1層間絶縁膜、107はストレージ線、107aはストレージ線の分岐線、108は第2層間絶縁膜、109は第2導電層(ソース電極)、110は第3層間絶縁膜、111は画素電極、112は対向電極、113は反射膜、TH1,TH2,TH3はそれぞれスルーホールである。
実施例1では、本発明を適用して好ましい表示装置の一例として、液晶表示装置を例に挙げる。前記液晶表示装置は、たとえば、図1に示すように、TFT素子(図示しない)がマトリクス状に配置されたTFT基板1と、TFT基板1と対向する対向基板2と、TFT基板1および対向基板2を挟むように配置された一対の偏光板3A,3Bと、TFT基板1の下方(背面)に配置されるバックライトユニット4と、これらを一体的に保持するフレーム部材(上フレーム)5とを備える。
なお、前記液晶表示装置において、TFT基板1および対向基板2は、液晶表示パネルとして一体になっており、両基板1,2の間に液晶材料が挟持されている。このとき、図1では省略しているが、TFT基板1と対向基板2は、環状のシール材で接着されており、各基板1,2の間には液晶材料が封入されている。
また、偏光板3A,3Bはそれぞれ、たとえば、フィルム状のものであり、TFT基板1および対向基板2に貼り付けられている。また、図1では図示を省略するが、前記液晶表示装置は、前記各構成要素の他に、たとえば、タイミングコントローラなどの回路を有する回路基板や、液晶駆動用のドライバICが実装されたTCP(Tape Carrier Package)またはCOF(Chip On Film)などのフレキシブル回路基板を備えている。本実施例の液晶表示装置では、装置が備える基本的な構成については、従来の液晶表示装置と同じでよいので、詳細な説明は省略する。
TFT基板1は、TFT素子および画素電極を画素単位で配置した基板であり、たとえば、図2に示すように、ガラス基板などの透明基板に、ゲート信号線(走査信号線)101およびドレイン信号線(映像信号線)102がそれぞれ複数本設けられている。このとき、ゲート信号線101とドレイン信号線102は、互いに直交する方向に延在している。そして、2本の隣接するゲート信号線101と2本の隣接するドレイン信号線102で囲まれた領域が1つの画素領域となる。また、図2では省略しているが、各ゲート信号線101の間には、たとえば、蓄積容量を形成するためのストレージ線などが設けられていてもよい。
また、本発明が適用される液晶表示装置において、TFT基板1の1つの画素領域は、たとえば、図3乃至図5に示すような構成になっている。すなわち、ガラス基板100の表面には、まず、保護膜103を介在させて半導体層104、および半導体層104と接続された第1導電層(ソース電極)105が設けられている。半導体層104は、たとえば、ポリシリコン(P-Si)膜である。
また、半導体層104および第1導電層105の上には、第1層間絶縁膜106を介在させてゲート信号線101およびストレージ線107が設けられている。このとき、ゲート信号線101は、図3に示したように、半導体層104のコの字型の部分の平行な2辺を横切るように設けられている。逆に言うと、半導体層104は、ゲート信号線101と交差するようなコの字型の配線状の形状に形成されている。つまり、図3乃至図5に示した構成では、ゲート信号線101がTFT素子のゲート電極として機能する。そして、第1層間絶縁膜106のうち、半導体層104とゲート信号線101の交差領域と重なる部分がTFT素子のゲート絶縁膜として機能する。またこのとき、ストレージ線107は、第1導電層105と重なる分岐線107aを有する。
また、ゲート信号線101およびストレージ線107の上には、第2層間絶縁膜108を介在させてドレイン信号線102および第2導電層(ソース電極)109が設けられている。このとき、ドレイン信号線102は、第1のスルーホールTH1により半導体層104と接続されている。また、第2導電層109は、第2のスルーホールTH2により半導体層104および第1導電層105と接続されている。またこのとき、第2導電層109は、ストレージ線107の分岐線107aと重なる領域を有する。
また、ドレイン信号線102および第2導電層109上には、第3層間絶縁膜110を介在させて画素電極111および対向電極(共通電極とも呼ばれる)112、ならびに反射膜113が設けられている。このとき、画素電極111は、第3のスルーホールTH3により第2導電層109と接続されている。
図6乃至図8は、実施例1の表示装置の特徴を説明するための模式図である。
図6は、TFT基板上の任意の2画素の選択例を示す平面図、図7は、図6のPX1のTFT素子の周辺およびPX2のTFT素子の周辺の構成を並べて示した平面図である。図8は、図7のC−C’線断面図およびD−D’線断面図を並べて示した図である。
実施例1の液晶表示装置では、TFT基板1に、図3乃至図5に示したような構成の画素(TFT素子)がマトリクス状に配置されている。そこで、たとえば、図6に示すように、あるゲート信号線1011とドレイン信号線102が交差する領域に対応する第1の画素PX1と、別のゲート信号線1012とドレイン信号線102が交差する領域に対応する第2の画素PX2を取り上げて、実施例1の液晶表示装置の特徴を説明する。
実施例1の液晶表示装置では、図6に示した第1の画素PX1におけるTFT素子の周辺(第1周辺領域)TR1と、第2の画素PX2におけるTFT素子の周辺(第2周辺領域)TR2は、たとえば、図7および図8に示したような関係になっている。まず、保護膜103上に形成された半導体層104の幅PsiWを比較すると、第1周辺領域TR1の半導体層104の幅PsiW1が、第2周辺領域TR2の半導体層104の幅Psiw2よりも広い(PsiW1>PsiW2)。
次に、半導体層104上に設けられた第1層間絶縁膜106の膜厚GIDを比較すると、第1周辺領域TR1の第1層間絶縁膜106の膜厚GID1が、第2周辺領域TR2の第1層間絶縁膜106の膜厚GID2よりも薄い(GID1<GID2)。
第1周辺領域TR1と第2周辺領域TR2における半導体層104の幅PsiW1,PsiW2、および第1層間絶縁膜106の膜厚GID1,GID2が、このような関係ある場合、第1層間絶縁膜106上に設けられたゲート信号線101の幅GLWは、第1周辺領域TR1のゲート信号線1011の幅GLW1が、第2周辺領域TR2のゲート信号線1012の幅GLW2よりも狭くなっている(GLW1<GLW2)。
またこのとき、第1周辺領域TR1のゲート信号線1011の幅GLW1、および第2周辺領域TR2のゲート信号線1012の幅GLW2は、たとえば、各TFT素子の書き込み電流値が等しくなるようにする。すなわち、各ゲート信号線1011,1012に同一の電圧値を印加し、かつ、ドレイン信号線102に同一の電圧値を印加したときに、任意の時刻における前記ドレイン電極102とソース電極(第1導電層105および第2導電層109)の間を流れる電流の方向と値が等しくなるようにする。
前記半導体層104の幅PsiWのばらつきは、たとえば、半導体層をエッチングする際に生じるばらつきであり、ガラス基板100が大型化するにつれて、そのばらつきは大きくなっている。また、前記第1層間絶縁膜106の膜厚GIDのばらつきは、絶縁膜の成膜過程で生じるばらつきであり、これもガラス基板100が大型化するにつれて、そのばらつきは大きくなっている。そして、従来のような方法でゲート信号線101を形成する場合、通常、各ゲート信号線101の幅GLWが等しくなるように形成している。そのため、半導体層104の幅PsiWや第1層間絶縁膜106の膜厚GIDのばらつきにより、各TFT素子の書き込み電流値にばらつきが生じ、画質むらが発生していた。
一方、実施例1の表示装置では、図7および図8に示したように、半導体層104の幅PsiWや第1層間絶縁膜106の膜厚GIDのばらつきを考慮して、各ゲート信号線101の幅を個別に決定し、各TFT素子の書き込み電流値が一定になるようにする。このようにすることで、表示装置の画質むらを低減することができる。
また、実施例1の表示装置では、各ゲート信号線101の幅を個別に決定し、各TFT素子の書き込み電流値が一定になるようにする。そのため、従来のように、たとえば、第1層間絶縁膜106の膜厚を厚くして、書き込み電流値のばらつきが許容範囲内におさまるようにする必要がなくなる。つまり、実施例1の表示装置では、第1層間絶縁膜106を従来の表示装置より薄くすることができる。その結果、第1層間絶縁膜106の成膜時間の短縮や材料コストの低減が可能となる。
また、図7および図8に示した例では、第1の画素PX1(第1周辺領域TR1)の半導体層104の幅PsiW1のほうが広く、かつ、第1層間絶縁膜106の膜厚GID1のほうが薄くなっているが、第1の画素PX1と第2の画素PX2の関係が逆であってもよいことはもちろんである。
ここまでの説明では、2つの画素PX1,PX2に関して、半導体層104の幅が広く、かつ、第1層間絶縁膜106の膜厚が薄いほうの画素が、ゲート信号線101の幅が広いとしている。しかしながら、前記2つの画素PX1,PX2を選択した場合、半導体層104の幅のばらつきと、第1層間絶縁膜106の膜厚のばらつきには種々の組み合わせがある。つまり、たとえば、半導体層104の幅は異なるが第1層間絶縁膜106の膜厚は等しい場合がある。また、その他にも、たとえば、半導体層104の幅が広く、かつ、第1層間絶縁膜106の膜厚が厚い場合もある。そのため、選択した2つの画素PX1,PX2にゲート信号線1011,1012の配線幅は、半導体層104の幅と第1層間絶縁膜106の膜厚に基づき、各画素のTFT素子の書き込み電流値が等しくなるような幅であればよい。
図9乃至図11は、それぞれTFT基板上の任意の2画素の他の選択例を示す模式平面図である。
実施例1の液晶表示装置で用いるTFT基板1の特徴を説明するにあたって、ここまでの説明では、TFT基板1の2つの画素PX1,PX2の選択例として、図6に示したように、ドレイン信号線102が共通でゲート信号線101が異なり、かつ、ゲート信号線1011,1012が離れている場合を例に挙げた。しかしながら、前述のような半導体層104の幅PsiWや第1層間絶縁膜106の膜厚GIDのばらつきは、TFT基板1の全域にわたって生じる。そのため、図6に示したような場合に限らず、TFT基板1上の任意の2画素PX1,PX2に対して、前述のような関係が成り立つようにする。
つまり、実施例1の液晶表示装置で用いるTFT基板1では、2つの画素PX1,PX2として、たとえば、図9に示すように、ゲート信号線101が共通であり、ドレイン信号線102が異なる画素PX1,PX2を選択した場合でも同様の関係が成り立つようにする。この場合、たとえば、第1の画素PX1(第1周辺領域TR1)の半導体層104の幅PsiW1のほうが広く、かつ、第1層間絶縁膜106の膜厚GID1のほうが薄いとすると、ゲート信号線101は、第1の画素PX1のほうが配線幅が広く、かつ第2の画素PX2に向かうにつれて徐々に配線幅が細くなるようにすればよい。
また、前記2つの画素PX1,PX2として、たとえば、図10に示すように、ゲート信号線101およびドレイン信号線102がともに異なる画素PX1,PX2を選択した場合でも同様の関係が成り立つようにする。またさらに、前記2つの画素PX1,PX2として、たとえば、図11に示すように、ドレイン信号線102が共通でゲート信号線101が異なり、かつ、ドレイン信号線102の延在方向で隣接した画素PX1,PX2を選択した場合でも同様の関係が成り立つようにする。
このように、TFT基板1上の任意の2画素PX1,PX2に対して、前述のような関係が成り立つようにすることで、TFT基板1上のすべてのTFT素子の書き込み電流値を均一化でき、画質むらが低減できる。
しかしながら、前記ゲート信号線101は、一般に、第1層間絶縁膜106上に導電膜を成膜した後、前記導電膜をエッチングして形成する。そのため、前記半導体層104に生じる幅PsiWのばらつきと同様に、エッチング量のばらつきによる幅GIDのばらつきが生じる。そのため、各ゲート信号線101の幅を決定するときには、前記エッチング量のばらつきを考慮して決定することが好ましい。
図12乃至図14は、ゲート信号線の配線幅の決定方法の一例を説明するための模式図である。
図12は、ゲート信号線の信号幅の決定方法の概要を示す平面図である。図13は、図12の画素PX(0,0)および画素PX(X,Y)のゲート信号線を比較する断面図である。図14は、ゲート信号線の幅の規定方法を説明する断面図である。
実施例1のような構成のTFT基板1を形成する場合、ゲート信号線101は、導電膜をエッチングして形成する。そのため、ガラス基板100上の各領域でエッチング量にばらつきが生じることがある。そこで、本願発明者は、たとえば、図12に示すように、TFT基板1の表示領域の対角に位置する2つの画素PX(0,0)および画素PX(X,Y)で、ゲート信号線101の配線幅にどの程度のばらつき(誤差)が生じるか調べてみた。
ゲート信号線101の配線幅のばらつきを調べるに当たって、画素PX(0,0)および画素PX(X,Y)では、図13に示すように、第1層間絶縁膜106の膜厚GIDはほぼ同一になるようにした。また、ゲート信号線101を形成するために成膜した導電膜の膜厚もほぼ同一になるようにした。そして、画素PX(0,0)および画素PX(X,Y)のゲート信号線の配線幅が同一になるようにエッチングレジストを形成し、ゲート信号線101を形成した。
このとき、画素PX(0,0)および画素PX(X,Y)のゲート信号線101は、同じ配線幅になるように形成したにもかかわらず、たとえば、図13に示すように、画素PX(X,Y)のゲート信号線101の配線幅GLW(X,Y)が、画素PX(0,0)のゲート信号線101の配線幅GLW(0,0)よりも広くなった。具体的には、画素PX(0,0)および画素PX(X,Y)の対角方向の距離Lsubが80cmの場合、画素PX(X,Y)のゲート信号線101の配線幅GLW(X,Y)のほうが2.6μm広くなった。つまり、この例では、画素PX(X,Y)のゲート信号線101の配線幅GLW(X,Y)に関して、あらかじめ設計された配線幅GLW(X,Y)’と実際に形成された配線幅GLW(X,Y)の間に2.6μmの誤差が現れたことを意味する。
そこで、このエッチング量のばらつきが、対角線方向に連続的に変化していると仮定すると、図12に示した、対角方向の距離L12[cm]の2つの画素PX1,PX2に関して、画素PX1のゲート信号線101の配線幅GLW1と、画素PX2のゲート信号線101の配線幅GLW2の最大誤差は、下記数式(2)のように表すことができる。
数式(2)において、σは対角方向の距離Lsubの2つの画素PX(0,0),PX(X,Y)における配線幅の誤差である。
つまり、たとえば、図7および図8に示したような第1周辺領域TR1および第2周辺領域TR2において、各ゲート信号線1011,1012の幅GLW1,GLW2を決定する際に、半導体層104の幅PsiWのばらつきおよび第1層間絶縁膜106の膜厚GIDのばらつきに加えて、前記数式(2)で表されるエッチング量のばらつきに起因する誤差を考慮し、第1周辺領域TR1のゲート信号線1011の配線幅GLW1と第2周辺領域TR2のゲート信号線1012の配線幅GLW2が下記数式(1)のような関係を持つように決定することで、各TFT素子の書き込み電流値のばらつきを、より低減することができる。
また、図13に示した例では、ゲート信号線101の断面が矩形形状であり、幅GIDが一義的に決まる。しかしながら、エッチングでゲート信号線101を形成した場合、その断面は、たとえば、図14に示すように、上辺が下辺より狭い台形形状になる。そのため、たとえば、画素PX(0,0)の配線幅を下辺の幅GLWlとして測定した場合、画素PX(X,Y)の配線幅も下辺の幅GLWlを測定して誤差定数σを決定する。また、たとえば、画素PX(0,0)の配線幅を上辺の幅GLWuとして測定した場合、画素PX(X,Y)の配線幅も下辺の幅GLWuを測定して誤差定数σを決定する。
図15は、実施例1の液晶表示装置の製造方法の一例を説明するための模式図であり、TFT基板の半導体層を形成する工程からゲート信号線を形成する工程までの大まかな手順を示すフロー図である。
実施例1の液晶表示装置で用いるTFT基板1は、前述のように、たとえば、半導体層104の幅と第1層間絶縁膜106の膜厚に基づいて、各ゲート信号線101の幅を独立して決定する。また、ゲート信号線101を形成するときには、導電膜をエッチングして形成する。そのため、前記導電膜をエッチングするためのエッチングレジストを形成するときに、従来のようなマスクを用いた露光でパターンを描画するのは非常に困難である。そこで、前記エッチングレジストを形成するときには、たとえば、描画用の数値データに基づいて直接描画(露光)する直描露光機を用いる。前記直描露光機は、たとえば、CADレイアウトデータなどの数値データに基づいてレジスト膜上の各領域を露光するか否かを判定しながらパターンを描画する露光機である。
前記TFT基板1を製造するときには、たとえば、ガラス基板100などの透明基板上に保護膜103を成膜した後、図15に示すように、保護膜103上に半導体層104および第1ソース電極105を形成する(ステップ601)。半導体層104および第1ソース電極105に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
次に、各TFT素子(トランジスタ部分)の半導体層104の幅PsiWを測定し、第1の測定結果として保持する(ステップ602)。ステップ602は、たとえば、顕微鏡を用いた光学観察などで測定し、PCなどの記録媒体を備える装置で第1の測定結果を保持する。また、ステップ602では、すべての半導体層104の幅を測定するのが好ましい。
次に、第1層間絶縁膜106を成膜する(ステップ603)。第1層間絶縁膜106に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
次に、第1層間絶縁膜106の膜厚分布を測定し、第2の測定結果として保持する(ステップ604)。ステップ602は、たとえば、エリプソメータなどで測定し、PCなどの記録媒体を備える装置で第2の測定結果を保持する。また、ステップ602では、第1層間絶縁膜106の全域の膜厚を測定することが好ましい。
次に、保持している第1および第2の測定結果に基づいて、ガラス基板100上のすべてのトランジスタ部分の走査線幅、すなわちTFT素子を形成する領域のゲート信号線101の幅GLWを決定し、前記直描露光機で用いる描画用データの値を更新する(ステップ605)。ステップ605では、ガラス基板100上の任意の2画素PX1,PX2に関して、上述のような関係が成り立つように決定する。
次に、第1層間絶縁膜106上に導電膜を成膜し(ステップ606)、前記導電膜上にレジスト膜を成膜する(ステップ607)。前記導電膜およびレジスト膜に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
次に、前記直描露光機を用い、ステップ605で更新した描画用データに基づいてレジスト膜にパターンを描画(露光)し、現像する(ステップ608)。
次に、ステップ608で形成したエッチングレジストをマスクとして前記導電膜をエッチングし、ゲート信号線101および前記ストレージ線107を形成する(ステップ609)。そして、前記エッチングレジストを除去する(ステップ610)と、各トランジスタ部分の半導体層104の幅および第1層間絶縁膜106の膜厚に基づいた配線幅のゲート信号線101を形成することができる。
その後は、従来のTFT基板の製造方法と同様の手順で行えばよいので、その説明は省略する。
このように、ステップ601からステップ610の手順で半導体層104および第1層間絶縁膜106、ならびにゲート信号線101を形成することで、各TFT素子の書き込み電流値を一定にすることができる。そのため、液晶表示装置の画質むらを低減することができる。
また、このような手順でTFT基板1を製造した場合、半導体層104の幅や第1層間絶縁膜106の膜厚に生じたばらつきに応じてゲート信号線101の幅を変えることで、各TFT素子の書き込み電流値を一定にすることができる。そのため、たとえば、従来のように第1層間絶縁膜106を、前記書き込み電流値のばらつきが画質に影響しないような膜厚まで厚くしなくてもよくなる。そのため、第1層間絶縁膜106の成膜時間の短縮および材料コストの低減が可能となる。
以上説明したように、実施例1の表示装置によれば、TFT基板1に設ける各ゲート信号線101の配線幅を、半導体層104の幅や第1層間絶縁膜106の膜厚に生じたばらつきに応じてそれぞれ個別に決定または変更することにより、各TFT素子の書き込み電流値を均一化できる。そのため、表示装置の画質むらを低減できる。
また、実施例1の表示装置では、第1層間絶縁膜106を従来の表示装置より薄くすることができるので、第1層間絶縁膜106の成膜時間の短縮や材料コストの低減が可能となる。そのため、液晶表示装置の製造コストを低減することが可能となる。
実施例1では、表示装置の表示領域における任意の2箇所(2画素)に対応するTFT素子のゲート絶縁膜(第1層間絶縁膜106)の膜厚および半導体層104の幅と、ゲート信号線101の幅の関係について説明した。
実施例2は、実施例1で説明した関係を前提とし、表示装置の表示領域の、ある特定の3箇所のTFT素子のゲート絶縁膜(第1層間絶縁膜106)の膜厚および半導体層104の幅と、ゲート信号線101の幅の関係について規定した実施例である。
現在、表示装置の表示パネルに用いられる前記TFT基板1や対向基板2などの基板は、たとえば、1枚のマザーガラスから2面の基板を切り出したり、4面の表示パネルを切り出したりして製造されている。
図16は、1枚のマザーガラスから2枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから2枚の基板を切り出す、いわゆる2面取りの場合、図16に示すように、マザーガラス7に2個の、基板として切り出す領域701,702がある。この2個の領域701,702にはそれぞれ、たとえば、図2乃至図5に示したような構成のTFT基板1が形成される。そして、TFT基板1を形成した後、マザーガラス7から2個の領域701,702を切り出して、表示パネルを形成する。
このような2面取りの場合、マザーガラス7の各領域701,702に、半導体層104を形成した後、この半導体層104上に第1層間絶縁膜106を成膜すると、その膜厚の分布は、たとえば、図26に示すように、マザーガラス7上の中心Pを中心とする同心円BL1,BL2,BL3,BL4で表すことができる。このとき、第1層間絶縁膜106の膜厚は、中心Pを含む同心円BL1の内側の領域、同心円BL1の外側でありかつ同心円BL2の内側の領域、同心円BL2の外側でありかつ同心円BL3の内側の領域、同心円BL3の外側でありかつ同心円BL4の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚はだんだんと薄くなっていく。同心円BL4の外側の領域も、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚がだんだんと薄くなっていく。これは、第1層間絶縁膜106を形成する際に、たとえば、プラズマCVD法により形成するためである。
図17は、1枚のマザーガラスから4枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから4枚の基板を切り出す、いわゆる4面取りの場合、図17に示すように、マザーガラス7に4個の、基板として切り出す領域711,712,713,714がある。この4個の領域711〜714にはそれぞれ、たとえば、図2乃至図5に示したような構成のTFT基板1が形成される。そして、TFT基板1を形成した後、マザーガラス7から4個の領域711〜714を切り出して、表示パネルを形成する。
このような4面取りの場合、マザーガラス7の4個の領域711〜714に、半導体層104を形成した後、この半導体層104上に第1層間絶縁膜106を成膜すると、その膜厚の分布は、たとえば、図27に示すように、マザーガラス7上の中心Pを中心とする同心円BL1,BL2,BL3,BL4で表すことができる。このとき、第1層間絶縁膜106の膜厚は、中心Pを含む同心円BL1の内側の領域、同心円BL1の外側でありかつ同心円BL2の内側の領域、同心円BL2の外側でありかつ同心円BL3の内側の領域、同心円BL3の外側でありかつ同心円BL4の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚はだんだんと薄くなっていく。また、同心円BL4の外側の領域も、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚がだんだんと薄くなっていく。
図18は、1枚のマザーガラスから6枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから6枚の基板を切り出す、いわゆる6面取りの場合、図18に示すように、マザーガラス7に6個の、基板として切り出す領域721,722,723,724,725,726がある。この6個の領域721〜726にはそれぞれ、たとえば、図2乃至図5に示したような構成のTFT基板1が形成される。そして、TFT基板1を形成した後、マザーガラス7から6個の領域721〜726を切り出して、表示パネルを形成する。
このような6面取りの場合、マザーガラス7の6個の領域721〜726に、半導体層104を形成した後、この半導体層104上に第1層間絶縁膜106を成膜すると、その膜厚の分布は、たとえば、図18に示すように、マザーガラス7上の中心Pを中心とする同心円BL1,BL2,BL3,BL4で表すことができる。このとき、第1層間絶縁膜106の膜厚は、中心Pを含む同心円BL1の内側の領域、同心円BL1の外側でありかつ同心円BL2の内側の領域、同心円BL2の外側でありかつ同心円BL3の内側の領域、同心円BL3の外側でありかつ同心円BL4の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚はだんだんと薄くなっていく。また、同心円BL4の外側の領域も、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚がだんだんと薄くなっていく。
図19は、1枚のマザーガラスから15枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから15枚の基板を切り出す、いわゆる15面取りの場合、図19に示すように、マザーガラス7に15個の、基板として切り出す領域731,732,733,734,735,736,737,738,739,740,741,742,743,744,745がある。この15個の領域731〜745にはそれぞれ、たとえば、図2乃至図5に示したような構成のTFT基板1が形成される。そして、TFT基板1を形成した後、マザーガラス7から15個の領域731〜745を切り出して、表示パネルを形成する。
このような15面取りの場合、マザーガラス7の15個の領域731〜745に、半導体層104を形成した後、この半導体層104上に第1層間絶縁膜106を成膜すると、その膜厚の分布は、たとえば、図19に示すように、マザーガラス7上の中心Pを中心とする同心円BL1,BL2,BL3,BL4で表すことができる。このとき、第1層間絶縁膜106の膜厚は、中心Pを含む同心円BL1の内側の領域、同心円BL1の外側でありかつ同心円BL2の内側の領域、同心円BL2の外側でありかつ同心円BL3の内側の領域、同心円BL3の外側でありかつ同心円BL4の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚はだんだんと薄くなっていく。また、同心円BL4の外側の領域も、中心Pから遠ざかるにつれて、第1層間絶縁膜106の膜厚がだんだんと薄くなっていく。
ここで、図16乃至図19に示したように、1枚のマザーガラス7から多面取りを行う場合に切り出される各領域、つまり1枚の基板における第1層間絶縁膜106の膜厚の分布は、次の4つのパターンに分類されることがわかる。
1つめのパターンは、第1層間絶縁膜106の膜厚の分布が、図16に示した領域701、図19に示した領域737,739のようになるパターンである。この1つめのパターンの特徴について、図20を用いて説明する。
図20は、1枚の基板における絶縁膜の膜厚分布の1つめのパターンを説明するための模式図である。
第1層間絶縁膜106の膜厚分布の1つめのパターンを説明するにあたって、図20に示すように、2面取りの場合におけるマザーガラス7の1つの領域701を例に挙げる。図20において、1011,1012は、表示領域の最外側に配置されているゲート信号線(第1配線)を示しており、1021,1022は、表示領域の最外側に配置されているドレイン信号線(第2配線)を示している。つまり、この2本のゲート信号線1011,1012と、2本のドレイン信号線1021,1022に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、図示していない複数本のゲート信号線、表示領域の中央部に配置されたドレイン信号線1023および図示していない複数本のドレイン信号線が配置されている。
1つめのパターンでは、図20に示した領域701内の表示領域における最外側のゲート信号線1012の中央部分、すなわちドレイン信号線1023と交差する点C1における第1層間絶縁膜106の膜厚が一番厚くなる。そして、表示領域における点C1の延長上で最外側のドレイン信号線1021と交差する点C2の第1層間絶縁膜106の膜厚は、点C1における絶縁膜の膜厚よりも薄くなる。また、表示領域におけるドレイン信号線1021が表示領域のもう一方の最外側のゲート信号線1011と交差する点C3の第1層間絶縁膜106の膜厚は、点C2の第1層間絶縁膜106の膜厚よりも薄くなる。
そして、第1層間絶縁膜106の下層に半導体層104を配置し、第1層間絶縁膜106の上層に第1配線(ゲート信号線101)を配置した本発明のような表示装置における半導体層104の幅、ゲート信号線101の幅も含めた関係では、基板(領域701)の表示領域における点C1の近傍の第1層間絶縁膜106の膜厚をt1、点C2の近傍の第1層間絶縁膜106の膜厚をt2、点C3の近傍の第1層間絶縁膜106の膜厚をt3とし、第1層間絶縁膜106の膜厚がt1の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012(ゲート電極)の幅をそれぞれw1およびs1、第1層間絶縁膜106の膜厚がt2の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw2およびs2、第1層間絶縁膜106の膜厚がt3の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1011の幅をそれぞれw3およびs3とすると、第1層間絶縁膜106の膜厚の関係がt1>t2>t3、半導体層104の幅の関係がw1<w2<w3であり、かつ、ゲート信号線101(ゲート電極)の幅の関係がs1>s2>s3であるというものである。これが、1つめのパターンにおける第1層間絶縁膜106の膜厚、半導体層104の幅、およびゲート信号線101の幅の関係の特徴の1つである。
なお、図20には、1つめのパターンの例として2面取りの場合を挙げているが、図29に示した15面取りの場合における領域737,739も、同様の関係(特徴)を持つことはもちろんである。
このような関係を持つ表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
次に、2つめのパターンを説明する。2つめのパターンは、第1層間絶縁膜106の膜厚の分布が、図18に示した領域722,725、図19に示した領域732,735,741,744のようになるパターンである。この2つめのパターンの特徴について、図21を用いて説明する。
図21は、1枚の基板における絶縁膜の膜厚分布の2つめのパターンを説明するための模式図である。
第1層間絶縁膜106の膜厚分布の2つめのパターンを説明するにあたっては、図21に示すように、6面取りの場合におけるマザーガラス7の1つの領域722を例に挙げる。図21において、1011,1012は、表示領域の最外側に配置されているゲート信号線(第1配線)を示しており、1021,1022は表示領域の最外側に配置されているドレイン信号線(第2配線)を示している。つまり、この2本のゲート信号線1011,1012と、2本のドレイン信号線1021,1022に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、表示領域の中央部に配置されたゲート信号線1013および図示していない複数本のゲート信号線、図示していない複数本のドレイン信号線が配置されている。
2つめのパターンでは、図21に示した領域722内の表示領域における最外側のドレイン信号線1022の中央部分、すなわちゲート信号線1013と交差する点C1における第1層間絶縁膜106の膜厚が一番厚くなる。そして、表示領域における点C1の延長上で最外側のゲート信号線1012と交差する点C2の第1層間絶縁膜106の膜厚は、点C1における第1層間絶縁膜106の膜厚よりも薄くなる。また、表示領域におけるゲート信号線1012が表示領域のもう一方の最外側のドレイン信号線1021と交差する点C3の第1層間絶縁膜106の膜厚は、点C2の第1層間絶縁膜106の膜厚よりも薄くなる。
そして、第1層間絶縁膜106の下層に半導体層104を配置し、第1層間絶縁膜106の上層に第1配線(ゲート信号線101)を配置した本発明のような表示装置における半導体層104の幅、ゲート信号線101の幅も含めた関係では、基板(領域722)の表示領域における点C1の近傍の第1層間絶縁膜106の膜厚をt1、点C2の近傍の第1層間絶縁膜106の膜厚をt2、点C3の近傍の第1層間絶縁膜の膜厚をt3とし、第1層間絶縁膜の膜厚がt1の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1013(ゲート電極)の幅をそれぞれw1およびs1、第1層間絶縁膜106の膜厚がt2の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw2およびs2、第1層間絶縁膜106の膜厚がt3の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw3およびs3とすると、第1層間絶縁膜106の膜厚の関係がt1>t2>t3、半導体層104の幅の関係がw1<w2<w3であり、かつ、ゲート信号線101(ゲート電極)の幅の関係がs1>s2>s3であるというものである。これが、2つめのパターンにおける第1層間絶縁膜106の膜厚、半導体層104の幅、およびゲート信号線101の幅の関係の特徴の1つである。
なお、図21には、2つめのパターンの例として6面取りの場合を挙げているが、図19に示した15面取りの場合における領域732,735,741,744も、同様の関係(特徴)を持つことはもちろんである。
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
次に、3つめのパターンを説明する。3つめのパターンは、第1層間絶縁膜106の膜厚の分布が、図17に示した領域711,712,713,714、図18に示した領域721,723,724,726、図19に示した領域731,733,734,736,740,742,743,745のようになるパターンである。この3つめのパターンの特徴について、図22を用いて説明する。
図22は、1枚の基板における絶縁膜の膜厚分布の3つめのパターンを説明するための模式図である。
第1層間絶縁膜106の膜厚分布の3つめのパターンを説明するにあたっては、図22に示すように、4面取りの場合におけるマザーガラス7の1つの領域711を例に挙げる。図22において、1011,1012は、表示領域の最外側に配置されているゲート信号線(第1配線)を示しており、1021,1022は、表示領域の最外側に配置されているドレイン信号線(第2配線)を示している。つまり、この2本のゲート信号線1011,1012と、2本のドレイン信号線1021,1022に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、図示していない複数本のゲート信号線、図示していない複数本のドレイン信号線が配置されている。
3つめのパターンでは、図22に示した領域711内の表示領域の最外側のゲート信号線1012とドレイン信号線1022が交差する点C1(角部)における第1層間絶縁膜106の膜厚が一番厚くなる。そして、表示領域における点C1の延長上でもう一方の最外側のドレイン信号線1021と交差する点C2の第1層間絶縁膜106の膜厚は、点C1における第1層間絶縁膜106の膜厚よりも薄くなる。また、表示領域における点C1とは対角に位置する点C3の第1層間絶縁膜106の膜厚は、点C2の第1層間絶縁膜106の膜厚t2よりも薄くなる。
そして、第1層間絶縁膜106の下層に半導体層104を配置し、第1層間絶縁膜106の上層に第1配線(ゲート信号線101)を配置した本発明のような表示装置における半導体層104の幅、ゲート信号線101の幅も含めた関係では、基板(領域711)の表示領域における点C1の近傍の第1層間絶縁膜106の膜厚をt1、点C2の近傍の第1層間絶縁膜106の膜厚をt2、点C3の近傍の第1層間絶縁膜106の膜厚をt3とし、第1層間絶縁膜106の膜厚がt1の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012(ゲート電極)の幅をそれぞれw1およびs1、第1層間絶縁膜の膜厚がt2の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw2およびs2、第1層間絶縁膜106の膜厚がt3の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1011の幅をそれぞれw3およびs3とすると、第1層間絶縁膜106の膜厚の関係がt1>t2>t3、半導体層104の幅の関係がw1<w2<w3であり、かつ、ゲート信号線101(ゲート電極)の幅の関係がs1>s2>s3であるというものである。これが、3つめのパターンにおける第1層間絶縁膜106の膜厚、半導体層104の幅、およびゲート信号線101の幅の関係の特徴の1つである。
なお、図22には、3つめのパターンの例として4面取りの場合の1つの領域711を挙げているが、4面取りの場合、残りの領域712〜714も、同様の関係(特徴)を持つ。また、4面取りの場合に限らず、図18に示した6面取りの場合における領域721,723,724,726、図19に示した15面取りの場合における領域731,733,734,736,740,742,743,745も、同様の関係(特徴)を持つことはもちろんである。
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
最後に、4つめのパターンを説明する。4つめのパターンは、第1層間絶縁膜106の膜厚の分布が、図19に示した領域738のようになるパターンである。この4つめのパターンの特徴について、図23を用いて説明する。
図23は、1枚の基板における絶縁膜の膜厚分布の4つめのパターンを説明するための模式図である。
第1層間絶縁膜106の膜厚分布の4つめのパターンを説明するにあたっては、図23に示すように、15面取りの場合におけるマザーガラス7の1つの領域738を例に挙げる。図23において、1011,1012は、表示領域の最外側に配置されているゲート信号線(第1配線)を示しており、1021,1022は表示領域の最外側に配置されているドレイン信号線(第2配線)を示している。つまり、この2本のゲート信号線1011,1012と、2本のドレイン信号線1021,1022に囲まれた領域が、本発明でいうところの表示領域になる。この表示領域には、表示領域の中央部に配置されたゲート信号線1013、同じく表示領域の中央部にゲート信号線1013と交差するように配置されたドレイン信号線1023のほか、図示していない複数本のゲート信号線および複数本のドレイン信号線が配置されている。
4つめのパターンでは、図23に示した領域738内の表示領域における中心C1、すなわち、ゲート信号線1013とドレイン信号線1023が交差する箇所における第1層間絶縁膜106の膜厚が一番厚くなる。そして、表示領域における点C1の延長上でゲート信号線1013と交差する点C2の第1層間絶縁膜106の膜厚は、点C1における第1層間絶縁膜106の膜厚よりも薄くなる。また、表示領域における最外側のゲート信号線1011とドレイン信号線1022が交差する点C3(角部)の第1層間絶縁膜106の膜厚は、点C2の第1層間絶縁膜106の膜厚よりも薄くなる。
そして、第1層間絶縁膜106の下層に半導体層104を配置し、第1層間絶縁膜106の上層に第1配線(ゲート信号線101)を配置した本発明のような表示装置における半導体層104の幅、ゲート信号線101の幅も含めた関係では、基板(領域738)の表示領域における点C1(中心部P)の近傍の第1層間絶縁膜106の膜厚をt1、点C2の近傍の第1層間絶縁膜106の膜厚をt2、表示領域における点C3の第1層間絶縁膜106の膜厚をt3とし、第1層間絶縁膜106の膜厚がt1の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1013(ゲート電極)の幅をそれぞれw1およびs1、第1層間絶縁膜106の膜厚がt2の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw2およびs2、第1層間絶縁膜の膜厚がt3の位置に配置されているTFT素子の半導体層104の幅およびゲート信号線1012の幅をそれぞれw3およびs3とすると、第1層間絶縁膜106の膜厚の関係がt1>t2>t3、半導体層104の幅の関係がw1<w2<w3であり、かつ、ゲート信号線101(ゲート電極)の幅の関係がs1>s2>s3であるというものである。これが、4つめのパターンにおける第1層間絶縁膜106の膜厚、半導体層104の幅、およびゲート信号線101の幅の関係の特徴の1つである。
なお、図23には、4つめのパターンの例として15面取りの場合の1つの領域738を挙げているが、15面取りに限らず、たとえば、3面×3面の9面取りの場合の中央の領域でも、同様の関係(特徴)を持つことはもちろんである。
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
なお、実施例2で説明した関係の表示パネル(TFT基板1)は実施例1で説明した方法と同様の方法で作製することができるものである。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
たとえば、前記実施例1では、TFT基板1の1つの画素の構成例として、図3乃至図5に示したような構成を挙げた。しかしながら、本発明は、たとえば、図7および図8に示したようなTFT素子の半導体層104の幅、第1層間絶縁膜106の膜厚、およびゲート信号線101の幅の関係に特徴がある。そのため、それらの関係が実施例1のものと同様であれば、画素の構成は、図3乃至図5に示したような構成に限らず、種々変更可能であることはもちろんである。
また、前記実施例1では、TFT液晶表示装置を例に挙げたが、これに限らず、たとえば、図3乃至図5に示したような構成のTFT素子を有する表示パネルを備える種々の表示装置に適用できることはもちろんである。そのような表示装置としては、たとえば、たとえば、プラズマディスプレイ、有機EL(Electro Luminescence)ディスプレイなどがある。
液晶表示装置の一構成例を示す分解斜視図である。
TFT基板の概略構成を示す模式平面図である。
TFT基板の1画素の構成例を示す模式平面図である。
図3のA−A’線断面図である。
図3のB−B’線断面図である。
TFT基板上の任意の2画素の選択例を示す平面図である。
図6のPX1のTFT素子の周辺およびPX2のTFT素子の周辺の構成を並べて示した平面図である。
図7のC−C’線断面図およびD−D’線断面図を並べて示した図である。
TFT基板上の任意の2画素の他の選択例を示す模式平面図である。
TFT基板上の任意の2画素の他の選択例を示す模式平面図である。
TFT基板上の任意の2画素の他の選択例を示す模式平面図である。
ゲート信号線の配線幅の決定方法の概要を示す平面図である。
図12の画素PX(0,0)および画素PX(X,Y)のゲート信号線を比較する断面図である。
ゲート信号線の幅の規定方法を説明する断面図である。
TFT基板の半導体層を形成する工程からゲート信号線を形成する工程までの大まかな手順を示すフロー図である。
1枚のマザーガラスから2枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから4枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから6枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚のマザーガラスから15枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
1枚の基板における絶縁膜の膜厚分布の1つめのパターンを説明するための図である。
1枚の基板における絶縁膜の膜厚分布の2つめのパターンを説明するための図である。
1枚の基板における絶縁膜の膜厚分布の3つめのパターンを説明するための図である。
1枚の基板における絶縁膜の膜厚分布の4つめのパターンを説明するための図である。
符号の説明
1…TFT基板
100…ガラス基板
101,1011,1012,1013…ゲート信号線(走査信号線)
102,1021,1022,1023…ドレイン信号線(映像信号線)
103…保護膜
104…半導体層
105…第1導電層(ソース電極)
106…第1層間絶縁膜
107…ストレージ線
107a…ストレージ線の分岐線
108…第2層間絶縁膜
109…第2導電層(ソース電極)
110…第3層間絶縁膜
111…画素電極
112…対向電極
113…反射膜
2…対向基板
3A,3B…偏光板
4…バックライト
5…フレーム部材
TH1,TH2,TH3…スルーホール
PX1…第1の画素
PX2…第2の画素
TR1…第1周辺領域
TR2…第2周辺領域