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JP2007096263A - 炭化珪素半導体装置およびその製造方法。 - Google Patents

炭化珪素半導体装置およびその製造方法。 Download PDF

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Abstract

【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】 ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度（８００〜９００℃）以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するｐ型ベース層の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。
【選択図】図４

Description

本発明は、ＭＯＳ構造においてチャネル移動度の向上を図ることができる炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
従来、特許文献１において、結晶面の面方位が（１１−２０）面となるａ面をチャネルに用いたＳｉＣ半導体装置において、水素アニールもしくはウェット雰囲気で処理することでＭＯＳ構造におけるチャネル移動度の向上を図ることができることが開示されている。具体的には、水素アニールやウェット雰囲気の濃度もしくは温度を選択することで、チャネル移動度の向上を図っている。
特開２００３−６９０１２号公報
しかしながら、上記特許文献１に示される手法で得られるチャネル移動度ではまだ十分ではなく、更なるチャネル移動度の向上を図ることが期待されている。
本発明は上記点に鑑みて、チャネル移動度の向上を図ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明者らが、ウェット雰囲気でゲート酸化膜を形成して、ウェットアニール、または、水素アニールを行った場合のチャネル移動度について検討を行ったところ、単にゲート酸化膜をウェット雰囲気で所定濃度もしくは所定温度で形成するだけ、もしくは、単に水素アニールを所定濃度もしくは所定温度で行っただけでは十分なチャネル移動度を得ることができないことが確認された。
チャネル移動度を向上させるには、ＭＯＳ構造におけるＳｉＣとゲート酸化膜との界面における界面準位密度を低下させることが有効である。このように界面準位密度を低下させるには、ＳｉＣとゲート酸化膜との界面のダングリングボンドがＨもしくはＯＨの元素で終端されるようにすることが考えられる。具体的には、ゲート酸化膜のうちＳｉＣと接する下層部の欠陥箇所にＨもしくはＯＨが入り込んだ状態が保たれると、チャネル移動度を向上させることが可能となる。
このような構造を実現すべく、本発明者が鋭意検討を行ったところ、ＳｉＣとゲート酸化膜との界面のダングリングボンドをＨもしくはＯＨにより終端する温度、言い換えると脱離する温度（以下、終端・脱離温度という）が決まっており、その終端・脱離温度において、ＨもしくはＯＨが脱離してしまわない雰囲気となっているか否かが、上記構造を実現する上で重要であることが確認された。
すなわち、終端・脱離温度では、ＨもしくはＯＨの終端、脱離が行われるため、この温度で終端よりも脱離が優位な状況下であれば脱離が生じることになり、脱離よりも終端が優位な状況下であれば脱離を防ぐことが可能となる。
このため、ウェット雰囲気でゲート酸化を行ったとしても、終端・脱離温度となるときにウェット雰囲気でなくなっていれば、ダングリングボンドからＨもしくはＯＨが脱離してしまい、上記構造を実現できない。また、水素アニールを行ったとしても、終端・脱離温度を超えるような温度下で常に水素雰囲気となっていなければＨもしくはＯＨが脱離していき、結局上記構造を実現できなくなる。
そこで、本発明者らは、従来手法と、ウェット酸化によってゲート酸化膜を形成する場合に降温時に終端・脱離温度以下までウェット雰囲気を維持した検討手法とを用いて、ａ面つまり（１１−２０）面を主表面とするＳｉＣ基板にチャネル長１０μｍ・チャネル幅７０μｍの反転型ラテラルＭＯＳＦＥＴを作製し、ゲート電圧に対する電界効果チャネル移動度（以下、チャネル移動度という）およびドレイン電流の大きさについて調べた。
具体的には、従来手法として、１０８０℃で８０分間のウェット酸化を行うことでゲート酸化膜を形成したのち、ウェット雰囲気からＮ２雰囲気に切り替え、１０℃／ｍｉｎで６００℃まで降温を行ってＭＯＳＦＥＴを作製し、チャネル移動度などについて調べた。また、検討手法として、従来と同様のウェット酸化を行うことでゲート酸化膜を形成し、そのゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持した状態のまま、１０℃／ｍｉｎで６００℃まで降温を行ってＭＯＳＦＥＴを作製し、チャネル移動度などについて調べた。その結果、それぞれ、図２５に示す結果が得られた。
図２５（ａ）に示されるように、従来手法の場合には、チャネル移動度が非常に小さくなっている。これは、単にゲート酸化膜をウェット雰囲気で形成するだけでは十分なチャネル移動度を得ることができないことを示している。
それに対して、図２５（ｂ）に示されるように、検討手法の場合には、チャネル移動度が高く、ドレイン電流も大きくなっている。このことから、終端・脱離温度以下と想定される６００℃まで降温するに際し、ウェット雰囲気を維持した状態とすることで、ダングリングボンドからＨもしくはＯＨの終端よりも脱離が優位になることを防げ、脱離を防止できていると考えられる。
なお、ここでの実験ではゲート酸化膜形成工程の降温時にウェット雰囲気を６００℃まで維持し、その後窒素雰囲気に切り替えるようにしているが、これは以下の実験結果に基づくものである。
図２６（ａ）は、実験に用いたサンプルとなるＭＯＳキャパシタの断面図であり、図２６（ｂ）は、雰囲気の切り替え温度と界面準位密度との関係を示したものである。
図２６（ａ）に示すように、ｎ＋型層１００の上に１×１０１６ｃｍ−３の不純物濃度とされたｎ型エピ層１０１が形成され、その表面がａ面とされた基板にゲート酸化を行ってゲート酸化膜１０２を形成した。このときのゲート酸化は、窒素雰囲気で１０８０℃まで昇温したのち、ウェット雰囲気に切り替えて８０分間ウェット酸化を行い、ウェット雰囲気のまま１０℃／ｍｉｎで降温することにより行った。このとき、ウェット雰囲気から窒素雰囲気への切り替え温度を１０８０℃、８００℃、６００℃と変化させた。そして、表面および裏面に厚さ５００ｎｍのＮｉ１０３、１０４を蒸着したのち、Ｎｉをφ５００μｍにパターニングすることでＭＯＳキャパシタを構成した。
そして、切替え温度を変えた各ＭＯＳキャパシタの界面準位密度（Ｄｉｔ）を評価した結果、降温時のウェット雰囲気から窒素雰囲気への切替え温度を低くすることによって、界面準位密度が低減していることが確認できた。このことから、ウェット雰囲気を窒素雰囲気に切り替える温度に応じて界面準位密度を低減でき、チャネル移動度を向上させることが可能となる。このため、上記実施形態では、ゲート酸化膜形成工程の降温時にウェット雰囲気を６００℃まで維持し、その後窒素雰囲気に切り替えるようにしている。
また、上記実験によるＨもしくはＯＨによるダングリングボンドの終端効果を検証するため、ＳＩＭＳ分析により、界面の水素濃度を比較した。図２７（ａ）、（ｂ）は、それぞれ、従来手法と検討手法によって作製したＭＯＳＦＥＴにおけるＳｉＣとゲート酸化膜（ＳｉＯ２）の界面近傍での水素濃度を示した図である。
この図に示されるように、ＳｉＣとゲート酸化膜の界面での水素濃度を比較すると、従来手法によると１．３×１０２０ｃｍ−３程度となっているのに対し、検討手法によると２．６×１０２０ｃｍ−３程度となっており、約２倍の水素濃度となっていることが判る。つまり、検討手法を採用することで、従来手法と比べて、ダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となっている。このことからも、界面での水素濃度が高く、すなわちダングリングボンドをＨもしくはＯＨの元素で終端させることが、チャネル移動度の向上に繋がっていると言える。
このようにゲート酸化膜を形成する際に、降温時に少なくとも終端・脱離温度以下までウェット雰囲気を継続することでＳｉＣとゲート酸化膜の界面におけるダングリングボンドをＨもしくはＯＨで終端させることが可能となる。
一方、このような知見と同様の考え方から、ゲート酸化膜をウェット雰囲気を用いたウェット酸化とは異なる手法によって形成しておき、降温時だけウェット雰囲気に切り替え、降温時にＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨにより終端させることも可能と言える。
例えば、ドライ雰囲気、Ｎ２Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ２Ｏラジカル雰囲気などで酸化するか、もしくは、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等をデポジションすることによってゲート酸化膜を形成する。このとき、ゲート酸化膜形成用のチャンバー内が高温状態になっているため、その状態からチャンバー内にＨ２Ｏを導入することでウェット雰囲気に切り替え、終端・脱離温度以下まで降温させれば良い。
なお、ここではゲート絶縁膜を酸化膜で構成する場合について説明したが、この手法を用いる場合、ゲート絶縁膜を他の種類の絶縁膜で構成することも可能である。例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｓｉ３Ｎ４などが挙げられる。
また、同様に、ゲート酸化膜（ゲート絶縁膜）を形成する際の降温時にＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させるのではなく、ゲート酸化膜形成工程後のアニール工程により、別途、同様の事を行っても良い。勿論、これらを両方とも行えば、より多くＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させることができ、よりチャネル移動度の向上を図ることも可能である。
次に、上述した終端・脱離温度を解析すべく、上記のようにウェット雰囲気をゲート酸化膜形成工程の降温時まで維持してゲート酸化膜を形成したのち、ＨもしくはＯＨによるダングリングボンドの終端が生じないＡｒ雰囲気中において、様々な温度でアニールを行った。その実験結果を図２８に示す。
図２８は、図２５の実験で用いた構造のＭＯＳＦＥＴを用い、アニール温度とチャネル移動度の関係を示したものである。なお、図中、参考としてアニール工程を全く行わなかった場合の上記関係についても示してある。
この図に示されるように、アニール工程を全く行わなかった場合には、チャネル移動度は１７９ｃｍ２／Ｖｓと大きな値となっている。
これに対して、アニール工程を行った場合を見てみると、アニール温度が６００〜７００℃のときには、チャネル移動度が、アニール工程を全く行わなかった場合に比べ増加しており、７００℃でチャネル移動度は、２０５ｃｍ２／Ｖｓに達する。そして、アニール温度が８００℃のときにチャネル移動度は１９９ｃｍ２／Ｖｓとなり、チャネル移動度が減少し始める。そこからアニール温度が高くなるほど急激にチャネル移動度が低下し、アニール温度が１０００℃になるとチャネル移動度は、ほとんどゼロに近い値になっていることが判る。
この結果から、主に８００〜９００℃においてＨもしくはＯＨの脱離が起こり、それ以上の温度では、さらにＨもしくはＯＨの脱離が進んでいることが確認できる。そして、ＨもしくはＯＨによるダングリングボンドの終端は、脱離と同じ温度域で行われることから、終端・脱離温度は、主に８００〜９００℃であると考えられる。また、８００℃のアニールまで、アニールを行なわなかったサンプルよりチャネル移動度は増加していることが確認できる。したがって、ゲート酸化膜形成後に８００℃以下、好ましくは７００℃以下のアニールを行なうことで、さらにチャネル移動度は向上する。
さらに終端・脱離温度を詳細に特定するため昇温脱離分析を行なった。具体的には、真空チャンバー内でゲート酸化膜が形成された基板をレーザー加熱により昇温し、脱離した元素を質量分析計で調べるものであり、これにより、脱離ガスと脱離温度を詳細に特定することが可能となる。
ただし、水素は大気中にも多量に存在するため、ＭＯＳ界面の微量の水素との区別が困難となる。そこで、ダングリングボンドの終端元素に大気中にほとんど存在しない水素の同位体である重水素（Ｄ）を使い、その重水素を分析する手法を用いた。なお、水素と重水素とは同位体のため、終端、脱離に関する性質は、ほぼ同じと考えられる。
具体的な分析サンプルの作製方法を次に述べる。まず、基板として、主表面が（１１−２０）面でｎ型の４Ｈ−ＳｉＣ基板を用い、その基板に対してバブリング酸化法により、重水（Ｄ２Ｏ）をバブリングさせてウェット酸化を行なうことで、ゲート酸化膜を形成した。ゲート酸化膜の形成レシピは、後述する図４におけるＨ２ＯをＤ２Ｏに変更した。そして、そのサンプルで昇温脱離分析を行なった。分析元素は、Ｄ２とＤ２Ｏとした。Ｄ２は、脱離したＤが結合してＤ２となり、Ｄ２Ｏは、脱離したＯＤがＤと結合して、Ｄ２Ｏとなることと絶縁膜中の水分のＤ２Ｏを想定して分析している。
図２９（ａ）は、Ｄ２に関する分析結果を示したグラフであり、図２９（ｂ）は、Ｄ２Ｏに関する分析結果を示したグラフである。これらの図における縦軸は、質量分析計の電流強度である。なお、図中バックグランドとして記載したグラフは、サンプル無しの状態での分析結果であり、Ｄ２とＤ２Ｏの分析結果のグラフからバックグランド分を差し引いた分がＤ２とＤ２Ｏの純粋な質量分析量を示している。
図２９（ａ）に示すように、Ｄ２の脱離は７００℃〜１０００℃で発生し、特に８００℃〜９００℃で脱離のピークを示しており、チャネル移動度の低下する温度と非常に良い一致を示している。このことからＨもしくはＯＨのダングリングボンドの終端・脱離温度は、７００℃〜１０００℃、特に８００℃〜９００℃であることが特定できる。一方、図２９（ｂ）に示すように、Ｄ２Ｏの脱離は、６００℃〜８００℃で発生し、特に６００℃〜７００℃で脱離のピークを示している。これは、７００℃以下、もしくは８００℃以下のアニールまでチャネル移動度が向上していることに対応している。これらのことからチャネル移動度に寄与しているダングリングボンドの終端元素は、主に水素であると考えられる。また、ゲート絶縁膜中の水分を除去するアニール処理を行なうことが、チャネル移動度向上に寄与していることが考えられる。
参考として、このような実験において、アニール温度を１０００℃として１０分間のＡｒアニール工程を行った場合の水素濃度を調べた結果を図３０に示す。この図に示されるように、ＳｉＣとゲート酸化膜の界面の水素濃度が図２７（ｂ）に示した場合と比べて減少しており、ＳｉＣとゲート酸化膜の界面のダングリングボンドからＨもしくはＯＨが脱離していることが確認できる。
また、この結果から、ＨもしくはＯＨの脱離よりも終端優位のアニール工程を行うためには、アニール温度を終端・脱離温度以上とし、かつ、終端・脱離温度以上のときにＨもしくはＯＨによりダングリングボンドを終端させられる雰囲気としつつ、アニール工程の降温時に、終端・脱離温度以下となるまでその雰囲気を維持し続ければ良いと言える。
したがって、アニール温度を８００℃以上とし、８００℃以上（好ましくは７００℃以上）となるときに常にＨもしくはＯＨによりダングリングボンドを終端させられる雰囲気とし続けるようなアニール工程を行うと良い。
なお、ここで説明した終端・脱離温度は、ゲート酸化膜形成工程における降温時に関しても同様のことが言える。すなわち、降温時に８００〜９００℃の間、好ましくは１０００℃以上から始めて７００℃以下となるまでの間、ウェット雰囲気を維持し続ければ、ケート酸化膜形成工程後にもＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させた状態を維持することが可能となる。
続いて、上記のように８００〜９００℃においてＨもしくはＯＨによるダングリングボンドの終端効果が高いという結果が得られたことに基づき、その温度域でのアニール効果の検証を行った。
具体的には、図２５の実験に用いた構造のＭＯＳＦＥＴを作製することで検証を行った。ただし、図２５の実験に用いた構造のＭＯＳＦＥＴを作製するにあたり、ウェット雰囲気を終端・脱離温度まで維持し続けてゲート酸化膜を形成すると共に、このゲート酸化膜の上にｎ型不純物をドーピングしたポリシリコン膜を形成したあとパターニングしてゲート電極を形成し、ウェット雰囲気を用いたアニール処理を行った。アニール開始時および停止時の温度を６００℃として、１０℃／ｍｉｎの温度勾配で昇降温させ、最高温度８５０℃として１２０分間のアニール工程を行った。そして、このような工程を経たＭＯＳＦＥＴについて、ゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べたところ、図３１に示す結果が得られた。
この図から判るように、チャネル移動度が１９６ｃｍ２／Ｖｓとなっている。つまり、まず、ウェット雰囲気を終端・脱離温度まで維持し続けてゲート酸化膜を形成することでチャネル移動度を向上させられ、さらに、アニール処理もウェット雰囲気で行うことで高いチャネル移動度を維持でき、よりチャネル移動度を高めることさえ可能となる。
特に、ゲート電極を形成した後のように、ゲート電極によってＳｉＣとゲート酸化膜の界面を覆っているような状態だと、界面を覆う層の厚みが増し、ゲート電極があたかもキャップ層としての役割を果たすことになる。このため、ＨもしくはＯＨによるダングリングボンドの終端が脱離よりも優位となる状況下でアニール処理を行うと、キャップ層によってＨもしくはＯＨの脱離をより防ぎつつ、ＨもしくはＯＨによりダングリングボンドを終端させることができるため、よりチャネル移動度を高められる可能性が高い。特に、ゲート電極がポリシリコンの場合、ウェット雰囲気での酸化反応によって、水素が発生し、その水素がダングリングボンド終端に寄与するため、よりチャネル移動度を高められる可能性が高い。
また、丸め酸化を行ったＭＯＳＦＥＴに対し、図２８と同様にチャネル移動度のＡｒ雰囲気中でのアニール温度依存性を調べた結果を図３２に示す。同様に７００℃までチャネル移動度が向上し、７００℃で最大２１６ｃｍ２／Ｖｓに達した。そして、アニール温度が８００℃のときにチャネル移動度は１９６ｃｍ２／Ｖｓとなり、チャネル移動度が減少しはじめる。そこからアニール温度が高くなるほど急激にチャネル移動度が低下し、アニール温度が１０００℃になるとチャネル移動度は、ほとんどゼロに近い値になっていることが判る。この結果からも、ＨもしくはＯＨのダングリングボンドの終端・脱離温度は、７００℃〜１０００℃、特に８００℃〜９００℃であることが特定できる。また、８００℃以下、好ましくは、７００℃以下の水分除去アニールがチャネル移動度向上に効果があることも確認できる。
なお、図３３は、このように丸め酸化と７００℃でのＡｒアニールを行ったＭＯＳＦＥＴについて、ゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べた結果を示した図であり、チャネル移動度が２１６ｃｍ２／Ｖｓとなっている。
さらに、高いチャネル移動度を実現するためにウェット雰囲気でのアニール処理（ウェットアニール）の温度依存性について検討を行なった。具体的には、以下のようにラテラル型ＭＯＳＦＥＴを作製して調べた。
ゲート絶縁膜形成工程において、ＬＰＣＶＤ装置を用いて６８０℃でＴＥＯＳ膜を１００ｍ成膜した後、ウェットアニールを行った。ウェットアニールでは、６００℃からウェット雰囲気で１０℃／ｍｉｎで昇温し、ウェットアニール温度で１０分間保持したのち、ウェット雰囲気のまま６００℃まで１０℃／ｍｉｎで降温した。ウェットアニール温度は、１０８０℃、１０００℃、９５０℃、９００℃の４水準で行った。そして、チャネル移動度を高めるために、すべての水準で、さらに８５０℃の丸め酸化処理も行った。
図３４は、上記のように作製したラテラル型ＭＯＳＦＥＴのチャネル移動度の評価結果を示した図である。この図に示されるように、終端・脱離温度である８００〜９００℃に近いほどチャネル移動度が高く、ウェットアニールの温度が高くなるほどチャネル移動度が低くなっていることが判る。このことから、ウェットアニール温度が終端・脱離温度である７００〜１０００℃（特に８００〜９００℃）に近いほどダングリングボンドの終端効果が高まっている可能性が高いと言える。したがって、好ましくはウェットアニールまたはウェット酸化温度を終端・脱離温度である７００〜１０００℃、特に８００〜９００℃とすると良い。
なお、図３５は、９００℃でウェットアニールを行った場合のゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べた結果を示した図であり、チャネル移動度が２４４ｃｍ２／Ｖｓと非常に高い値となっている。
続いて、ウェット雰囲気の代わりに水素雰囲気を用いた場合（水素アニール）についても図２５の実験に用いた構造のＭＯＳＦＥＴを作製して検証を行った。図２５の実験に用いた構造のＭＯＳＦＥＴを作製するにあたり、ゲート酸化膜は、後述する図４のレシピで形成し、ゲート酸化膜形成後に水素アニールを行った。水素アニールの条件は、水素雰囲気で６００℃から９００℃まで１０℃／ｍｉｎで昇温し、水素雰囲気中で９００℃、３０分間保持した後、水素雰囲気のまま１０℃／ｍｉｎで６００℃まで降温した。完成したＭＯＳＦＥＴのチャネル移動度を評価した結果、１８６ｃｍ２／Ｖｓのチャネル移動度が得られ、特性の劣化は起こらなかった。このことから、水素アニールを行っても、ウェット雰囲気でのアニールを行うのと同様の効果を得ることができると言える。
また、上記では、ＳｉＣとゲート酸化膜の界面のダングリングボンドをＨもしくはＯＨで終端させるという観点から、ゲート酸化膜形成工程の雰囲気、もしくは、アニール処理の雰囲気を検討したが、デバイスプロセス設計をする上では、層間絶縁膜リフローなどのように、例えば８５０℃を超えるような高温の熱処理工程が行われる場合もある。これについても、図２５の実験に用いた構造のＭＯＳＦＥＴを作製して検討を行った。
具体的には、図２５の実験に用いた構造のＭＯＳＦＥＴを作製するにあたり、ゲートを構成するポリシリコンの丸め酸化を兼ねたウェットアニールを８５０℃、１２０分で行い、かつ、ウェット雰囲気の開始および停止の温度を６００℃とし、昇降温のレートは１０℃／ｍｉｎとした。
また、プラズマＣＶＤによって４２０℃でＢＰＳＧを成膜することで層間絶縁膜を形成し、その後、９５０℃、１０分のリフローをウェット雰囲気中で行った。このときも、ウェット雰囲気の開始および停止の温度を６００℃とし、昇降温のレートは１０℃／ｍｉｎとした。
そして、このような工程を経たＭＯＳＦＥＴについて、ゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べたところ、図３６に示す結果が得られた。
デバイスプロセス設計上、上記したゲート酸化膜形成工程など以外の熱処理工程を行う場合にも、ＳｉＣとゲート酸化膜の界面のダングリングボンドからＨもしくはＯＨが離脱してしまう可能性がある。
しかしながら、このような熱処理工程も、６００℃以上の温度域でウェット雰囲気を用いることで、図３６から判るように、チャネル移動度が１７２ｃｍ２／Ｖｓと大きな特性劣化が起こらないようにすることができる。このため、このような熱処理工程をウェット雰囲気で行うことで、ＳｉＣとゲート酸化膜の界面のダングリングボンドからＨもしくはＯＨが離脱することを抑制することができると言える。なお、ここでは熱処理工程をウェット雰囲気として行ったが、水素雰囲気としても同様のことが言える。
最後に、図２５の実験に用いた構造の反転型ラテラルＭＯＳＦＥＴではなく、ソース領域やドレイン領域と同じ導電型の不純物層で構成される蓄積型チャネルを形成する蓄積型ラテラルＭＯＳＦＥＴ（例えば、特開平１０−３０８５１０号公報参照）に対しても上記と同様の検証を行った。
図３７は、従来と同様のウェット酸化を行うことでゲート酸化膜を形成し、そのゲート酸化膜形成工程の降温時にウェット雰囲気を維持した状態のまま、１０℃／ｍｉｎで終端・脱離温度以下である７００℃まで降温を行ってＭＯＳＦＥＴを作製し、ゲート電圧に対するチャネル移動度およびドレイン電流特性を調べたものである。
この図に示されるように、蓄積型ラテラルＭＯＳＦＥＴに関しても、チャネル移動度が１８６ｃｍ２／Ｖｓという高い結果を得ることができた。このことから、反転型の半導体装置に限らず、蓄積型の半導体装置に関しても、ゲート酸化膜形成工程において、終端・脱離温度以下となるまでウェット雰囲気もしくは水素雰囲気を維持すること、もしくは、ゲート酸化膜形成工程の後のアニール工程やその他の熱処理工程において、７００℃以上を超えるときにウェット雰囲気もしくは水素雰囲気とすることにより、チャネル移動度の向上を図ることが可能になる。
なお、参考として、縦型のＭＯＳＦＥＴが上手く動作するか否かを検証すべく、セルピッチが２５μｍの蓄積型のプレーナ型ＭＯＳＦＥＴを作製し、特性検査を行った。この結果を図３８（ａ）、（ｂ）に示す。図３８（ａ）は、ドレイン電圧（ＶＤ）−ドレイン電流（ＩＤ）特性、図３８（ｂ）は、耐圧特性を示したものである。この図に示されるように、ゲート電圧＝１０Ｖ、ドレイン電圧（ＶＤ）＝２Ｖで４．５ｍΩ・ｃｍ２、耐圧６６０Ｖという特性が得られ、正確に蓄積型のプレーナ型ＭＯＳＦＥＴが動作していることが確認された。
以上の検証に基づき、請求項１に記載の発明では、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素によって終端されており、該界面における水素濃度が２．６×１０２０ｃｍ−３以上となっていることを特徴としている。
このように、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドをＨもしくはＯＨで終端し、界面における水素濃度が２．６×１０２０ｃｍ−３以上という高い値となるようにすれば、チャネル移動度の高い炭化珪素半導体装置とすることが可能となる。
請求項２に記載の発明では、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素に加えて窒素元素によって終端されていることを特徴としている。
このように、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドを窒素元素によっても終端させることで、より界面準位を低減することが可能となり、チャネル移動度の向上を図ることが可能となる。
請求項３に記載の発明では、基板（１、３１、６１）の主表面が（１１−２０）面であることを特徴としている。
このような面方位を用いることにより、ＳｉＯ２との格子定数の不整合が小さくなる。このため、ダングリングボンドが発生しにくくなり、特にチャネル移動度の高い炭化珪素半導体装置を得ることが可能となる。
なお、上記請求項１ないし３のような構造の炭化珪素半導体装置では、請求項４に示すように、ダングリングボンドを終端する水素の脱離量が８００〜９００℃でピークとなることを確認している。
請求項５に記載の発明では、熱処理工程を含み、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面のダングリングボンドをＨもしくはＯＨの元素によって終端すべく、該熱処理工程における降温時に、８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
このように、熱処理工程における降温時に、終端・脱離温度となる８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続け、終端・脱離温度以下まで降温させるようにしている。このため、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の炭化珪素半導体装置とすることが可能となる。
請求項６に記載の発明では、熱処理工程をゲート絶縁膜形成工程の熱処理として行い、該ゲート絶縁膜形成工程の降温時の８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
このように、例えば、ゲート絶縁膜形成工程の熱処理の降温時に、ウェット雰囲気もしくは水素雰囲気を維持し続けることで、請求項５に示す効果を得ることができる。
この場合、８００〜９００℃の温度域だけでなく、請求項７に示すように、ゲート絶縁膜形成工程の降温時に、８００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けるのが好ましい。さらに、請求項８に示すように、ゲート絶縁膜形成工程の降温時に、７００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けると、より好ましい。
請求項９に記載の発明においては、ゲート絶縁膜形成工程では、ウェット雰囲気中で８００℃以上に昇温させるウェット酸化を行うことで、ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴としている。
このように、ウェット雰囲気中で８００℃以上に昇温させるウェット酸化を行うことで、ゲート絶縁膜（６、３８、６８）をゲート酸化膜で構成することができる。
この場合、請求項１０に示すように、ウェット酸化を行うためのウェット雰囲気を降温時にも維持することで、請求項５に示す効果を得ることができる。
請求項１１に記載の発明では、ゲート絶縁膜形成工程では、ウェット雰囲気を用いたウェット酸化とは異なる手法でゲート絶縁膜を形成することを特徴としている。
このように、ウェット雰囲気を用いたウェット酸化とは異なる手法でゲート絶縁膜を形成することも可能である。例えば、ドライ雰囲気、Ｎ２Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ２Ｏラジカル、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等をデポジションすることによってゲート酸化膜を形成することが挙げられる。また、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｓｉ３Ｎ４などの酸化膜以外の絶縁膜であっても良い。
この場合において、請求項１２に示すように、Ｎ２Ｏ雰囲気もしくはＮＯ雰囲気中での酸化を行うことで、ゲート絶縁膜（６、３８、６８）をゲート酸化膜で構成すれば、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素に加えて窒素元素によって終端させることも可能となる。これにより、より界面準位を低減することが可能となり、チャネル移動度の向上を図ることが可能となる。
請求項１３に記載の発明では、ゲート絶縁膜形成工程の降温時に、８００〜９００℃の温度範囲内の所定温度を所定時間保持することを特徴としている。
このように、８００〜９００℃の温度域の所定温度を所定時間維持、つまり終端・脱離温度を長時間とすれば、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。
この場合、請求項１４に示すように、ゲート絶縁膜形成工程の降温時に、７００〜１０００℃の温度範囲内の所定温度を所定時間保持するようにしても、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。
請求項１５に記載の発明では、熱処理工程を、ゲート絶縁膜形成工程の後にゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として行うことを特徴としている。
このように、ゲート絶縁膜形成工程の後に、ゲート絶縁膜（６、３８、６８）とチャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として熱処理工程を行うことも可能である。このようなアニール処理は、ゲート絶縁膜形成工程中の熱処理と共に行うことも可能であるし、ゲート絶縁膜形成工程中の熱処理の代わりに行うことも可能である。
この場合、請求項１６に示すように、少なくともアニール処理の降温時の８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることになるが、請求項１７に示すように、８００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けるのが好ましい。より好ましくは、請求項１８に示すように、アニール処理の降温時の７００〜１０００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けると良く、請求項１９に示すように、それを７００℃以下に降温するまで維持し続けると、さらに良い。
さらに、アニール処理の降温時だけでなく、請求項２０に示すように、アニール処理の昇温時にも、８００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けるようにすると良いし、請求項２１に示すように、それを７００℃以上の温度域で維持し続けるようにすれば、より好ましい。
請求項２２に記載の発明では、アニール処理の降温時に、８００〜９００℃の温度範囲内の所定温度を所定時間保持することを特徴としている。
このように、８００〜９００℃の温度域の所定温度を所定時間維持、つまり終端・脱離温度を長時間とすれば、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。この場合、請求項２３に示すように、アニール処理の降温時に、７００〜１０００℃の温度範囲内の所定温度を所定時間保持するようにしても、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。
請求項２４に記載の発明では、ゲート絶縁膜（６、３８、６８）の表面にキャップ層（７、８、３９、４０、６９、７０）を形成する工程を含み、アニール処理を該キャップ層形成工程の後に行うことを特徴としている。
このように、キャップ層（７、８、３９、４０、６９、７０）を形成した後にアニール処理を行うようにすれば、キャップ層（７、８、３９、４０、６９、７０）によってＨもしくはＯＨの脱離をより防ぎつつ、ＨもしくはＯＨによりダングリングボンドを終端させることができるため、よりチャネル移動度を高めることが可能となる。
例えば、請求項２５に示すように、キャップ層形成工程として、ゲート形成工程を挙げることができ、キャップ層としてゲート（７、３９、６９）を形成することができる。また、請求項２９に示すように、キャップ層形成工程として、ゲート（７、３９、６９）を覆うように層間絶縁膜（８、４０、７０）を形成する工程を含めることもでき、キャップ層として層間絶縁膜（８、４０、７０）を形成することができる。
なお、請求項２６に示すように、キャップ層をゲート（７、３９、６９）とする場合には、ポリシリコンで形成すれば、アニール処理してもゲート絶縁膜と反応しないため、キャップ層として好適である。また、ポリシリコンの場合、ウェット雰囲気での酸化反応によって、水素が発生し、その水素がダングリングボンド終端に寄与するため、よりチャネル移動度を高められる可能性が高い。また、この場合、請求項２７に示すように、熱処理工程をポリシリコンで構成されるゲート（７、３９、６９）の丸め酸化として行うことも可能であり、丸め酸化をウェット雰囲気で行えば良い。そして、請求項２８に示すように、丸め酸化を終端・脱離温度である８００℃〜９００℃で行うようにすることで、より高いチャネル移動度が得られ、また、酸化レートが好適なため、制御性の良い丸め酸化膜が形成可能となる。
請求項３０に記載の発明では、ゲート（７、３９、６９）を覆うように層間絶縁膜（８、４０、７０）を形成する工程と、層間絶縁膜（８、４０、７０）のリフロー処理を行う工程とを含み、熱処理工程を層間絶縁膜（８、４０、７０）のリフロー処理として行うことを特徴としている。
このように、熱処理工程を層間絶縁膜（８、４０、７０）のリフロー処理として行うことも可能であり、これにより高いチャネル移動度が得られるようにすることができる。
請求項３１に記載の発明では、ゲート絶縁膜形成工程後に８００℃以上の工程を行うに際し、８００℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
デバイスプロセス設計をする上では、層間絶縁膜リフローなどのように、例えば８５０℃を超えるような高温の熱処理工程が行われる場合もある。このような場合には、８００℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることで、チャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドからＨもしくはＯＨが離脱することを防止することができる。
さらに、請求項３２に示されるように、ゲート絶縁膜形成工程後に７００℃以上の工程を行うに際し、７００℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けるようにすれば、よりＨもしくはＯＨの離脱を防止することが可能となる。
請求項３３に記載の発明では、ゲート絶縁膜形成工程後に行う工程すべてを８００℃以下で行うことを特徴する。
このように、ゲート絶縁膜形成工程によってチャネル領域（２、３４、６４）とゲート絶縁膜（６、３８、６８）の界面のダングリングボンドをＨもしくはＯＨの元素で終端させた場合、その後の工程がすべて８００℃以下となるようにすれば、ＨもしくはＯＨの離脱を防止することが可能となる。
なお、ここでは、ゲート絶縁膜形成工程後に行う工程すべてを８００℃以下で行うこととしたが、請求項３４に示すように、すべて７００℃以下で行えば、より確実に上記効果を得ることができる。
請求項３５ないし３７に記載の発明は、第１不純物層に相当するソース領域（４、３６、６６、６７）や第２不純物層に相当するドレイン領域（５、３７、７３）、もしくは、コンタクト領域（３、３５、６５）を３×１０２０ｃｍ−３以上の不純物濃度とし、ソース電極（１１、４３、７２）、ドレイン電極（１２、４４、７４）もしくは電極（１０、４２、７２）のうちこれらとの接触部分をＮｉで形成することを特徴としている。
このように、ソース領域（４、３６、６６、６７）やドレイン領域（５、３７、７３）、もしくは、コンタクト領域（３、３５、６５）を３×１０２０ｃｍ−３以上という高濃度で形成し、それとの接触部分をＮｉとすれば、オーミック接触とすることが可能となる。
特に、請求項３８に示されるように、電極アニール工程を８００℃以下で行うような場合には、オーミック接触を得にくいため、ソース領域（４、３６、６６、６７）やドレイン領域（５、３７、７３）、もしくは、コンタクト領域（３、３５、６５）の不純物濃度を高濃度とし、かつ、電極材料としてＮｉを用いることが有効となる。
なお、ここでは、電極アニール工程を８００℃以下で行うこととしたが、請求項３９に示すように７００℃以下で行えば、より確実に上記効果を得ることができる。
請求項４０に記載の発明では、熱処理工程の後、Ａｒ、Ｎ２、Ｏ２、Ｈ２などのウェット雰囲気とは異なる雰囲気にて８００℃以下のアニール工程を行うことを特徴としている。
このように、ウェット雰囲気とは異なる雰囲気でアニール工程を行うことにより、ゲート絶縁膜（６、３８、６８）中の水分を除去でき、よりチャネル移動度の向上を図ることができる。この場合、請求項４１に示すように、アニール工程を７００℃以下で行えば、水素の脱離をより抑制できるため、よりチャネル移動度の向上を図ることができる。
請求項４２に記載の発明では、ゲート絶縁膜（６、３８、６８）の形成工程では、チャネル領域（２、３４、６４）の表面に第１シリコン酸化膜（６ａ）を形成する工程と、第１シリコン酸化膜（６ａ）の上にシリコン窒化膜もしくは高誘電体膜からなる中間絶縁膜（６ｂ）を形成する工程と、中間絶縁膜（６ｂ）の表面を酸化することにより酸化膜（６ｃ）を形成する工程を含み、該中間絶縁膜（６ｂ）の表面を酸化することにより酸化膜（６ｃ）を形成する工程では、少なくとも該酸化の降温時における８００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴としている。
このように、ゲート絶縁膜（６、３８、６８）を多層構造とすることもでき、よりゲート絶縁膜（６、３８、６８）の信頼性を高めることができる。この場合にも、酸化の降温時における８００℃以上、より好ましくは請求項４３に示すように、７００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることで、Ｈ、ＯＨによるダングリングボンドの終端効果を向上させることが可能となる。
さらに、請求項４４ないし４６に示すように、熱処理工程、例えばゲート酸化膜形成工程やその後に行われるアニール工程において、ウェット雰囲気もしくは水素雰囲気の最高温度を１０００℃以下とすることができる。
このように、熱処理工程、例えばゲート酸化膜形成工程やその後に行われるアニール工程の最高温度を終端脱離温度範囲となる１０００℃以下、特に８００℃〜９００℃とすることで、チャネル移動度を向上させることが可能となる。
請求項４７に記載の発明では、ゲート酸化膜形成工程において、ゲート酸化温度を１０００℃以上にすることを特徴としている。このような温度でゲート酸化膜を形成することにより、ゲート酸化膜を短時間で形成することが可能となる。
また、請求項４８に記載の発明では、アニール処理において、ウェット雰囲気中で１０００℃以上に昇温させるウェット酸化を行うことを特徴としている。このようにアニール処理においても、１０００℃以上としても良い。
請求項４９に記載の発明では、基板（１、３１、６１）の主表面が（１１−２０）面のものを用いることを特徴としている。
このような面方位を用いることにより、ＳｉＯ２との格子定数の不整合が小さくなる。このため、ダングリングボンドが発生しにくくなり、特にチャネル移動度の高い炭化珪素半導体装置を得ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、反転型ラテラルＭＯＳＦＥＴに本発明の一実施形態を適用したものである。図１に、反転型ラテラルＭＯＳＦＥＴの断面構成を示すと共に、図２、図３に、図１に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態の反転型ラテラルＭＯＳＦＥＴの構造および製造方法について説明する。
図１に示すように、ＳｉＣからなるｐ＋型の基板１の一面側を主表面として、主表面上にエピタキシャル成長されたＳｉＣからなるｐ型ベース層２が形成されたｐ／ｐ＋基板を半導体基板として用いている。ｐ＋型の基板１には、例えば、４Ｈ−ＳｉＣで主表面がａ面つまり（１１−２０）面で、不純物濃度が５×１０１８ｃｍ−３程度のものが用いられている。ｐ型ベース層２は、例えば、不純物濃度が５×１０１５ｃｍ−３程度とされている。このようなｐ／ｐ＋基板を半導体基板を用いて、反転型ラテラルＭＯＳＦＥＴが形成されている。
ｐ型ベース層２の表層部には、ｐ＋型ベースコンタクト領域（以下、単にコンタクト領域という）３が形成されている。このコンタクト領域３は、ｐ型ベース層２よりも不純物濃度が高くされており、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．４μｍとされている。このコンタクト領域３は、ｐ型ベース層２の電位固定のために用いられる。
また、ｐ型ベース層２の表層部には、コンタクト領域３から離間するようにｎ＋型ソース領域４およびｎ＋型ドレイン領域５が形成されている。これらは互いに離間するように形成されている。これらｎ＋型ソース領域４およびｎ＋型ドレイン領域５は、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．３μｍとされている。
ｐ型ベース層２の表層部のうちｎ＋型ソース領域４とドレイン領域５とに挟まれる部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜６が形成されている。このゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
ゲート酸化膜６の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート７がパターニングされている。
また、ゲート７およびゲート酸化膜６の残部を覆うように、例えばＬＴＯからなる層間絶縁膜８が形成されている。この層間絶縁膜８およびゲート酸化膜６には、コンタクト領域３やｎ＋型ソース領域４およびｎ＋型ドレイン領域５に繋がるコンタクトホール９ａ〜９ｃが形成されており、層間絶縁膜８にはゲート７に繋がるコンタクトホール９ｄが形成されている。
そして、各コンタクトホール９ａ〜９ｄを通じて、コンタクト領域３に電気的に接続された電位固定用のベース電極１０、ｎ＋型ソース領域４に電気的に接続されたソース電極１１、ｎ＋型ドレイン領域５に電気的に接続されたドレイン電極１２、および、ゲート７に電気的に接続されたゲート電極１３が備えられることで、反転型ラテラルＭＯＳＦＥＴが構成されている。
このように構成される反転型ラテラルＭＯＳＦＥＴは、ｐ型ベース層２の表層部に形成されるチャネル領域を電流経路として、電流経路の上下流に配置されたｎ＋型ソース領域４とｎ＋型ドレイン領域５との間に電流を流す。そして、ゲート７への印加電圧を制御することで、チャネル領域に流れる電流を制御することで、ｎ＋型ソース領域４とｎ＋型ドレイン領域５との間に流す電流を制御できるようになっている。
次に、図２、図３を用いて、図１に示す反転型ラテラルＭＯＳＦＥＴの製造方法について説明する。
まず、図２（ａ）に示されるように、ｐ＋型の基板１とｐ型ベース層２からなるｐ／ｐ＋基板で構成された半導体基板を用意する。そして、図２（ｂ）に示すように、この半導体基板、具体的にはｐ型ベース層２の表面に、例えばＬＴＯ２０を成膜し、フォトリソグラフィ工程を経て、コンタクト領域３の形成予定領域上においてＬＴＯ２０を開口させる。その後、ｐ型不純物として例えばＡｌ（アルミニウム）をイオン注入する。
次に、ＬＴＯ２０を除去した後、図２（ｃ）に示すように、再度、例えばＬＴＯ２１を成膜し、フォトリソグラフィ工程を経て、ｎ＋型ソース領域４およびｎ＋型ドレイン領域５の形成予定領域上においてＬＴＯ２１を開口させる。その後、ｎ型不純物として例えばＰ（リン）をイオン注入する。
この後、ＬＴＯ２１を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域３やｎ＋型ソース領域４およびｎ＋型ドレイン領域５が形成される。
続いて、ゲート酸化膜形成工程を行い、図３（ａ）に示すようにゲート酸化膜６を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜６を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを図４のようにして行っている。
すなわち、室温から１０８０℃までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして８０分間温度を保持することで例えば５２ｎｍの膜厚のゲート酸化膜６を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。この温度は６００℃に限定されるものでなく、終端・脱離温度以下となる８００℃以下、好ましくは７００℃以下なら良い。
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。図５は、その様子を模式的に示したものであり、この図に示されるように、例えば、ｐ型ベース層２の表面に形成されたゲート酸化膜６にＨもしくはＯＨが入り込んだ状態となる。
この後、図３（ｂ）に示すように、ゲート酸化膜６の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート７を形成する。
さらに、図３（ｃ）に示すように、例えばＬＴＯからなる層間絶縁膜８を４２０℃で成膜したのち、パターニングする。これにより、層間絶縁膜８およびゲート酸化膜６に、コンタクト領域３やｎ＋型ソース領域４およびｎ＋型ドレイン領域５に繋がるコンタクトホール９ａ〜９ｃが形成されると共に、層間絶縁膜８にゲート７に繋がるコンタクトホール９ｄが形成される。
そして、コンタクトホール９ａ〜９ｄ内を埋め込むようにＮｉ（ニッケル）膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種電極１０〜１３を形成する。このとき、コンタクト領域３、ｎ＋型ソース領域４およびｎ＋型ドレイン領域５が上記のように高濃度とされているため、熱処理工程などを行わなくても、各種電極１０〜１３とオーミック接触となる。このようにして、図１に示す反転型ラテラルＭＯＳＦＥＴが完成する。
以上説明した反転型ラテラルＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。
また、ゲート酸化膜形成工程後に、層間絶縁膜８の形成工程や各種電極１０〜１３の形成工程を行っているが、すべての工程の温度をＨもしくはＯＨの終端・脱離温度未満としている。このため、これらの工程により、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止でき、チャネル移動度の低下を防止することが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態も反転型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものであるが、第１実施形態に対して、反転型ラテラルＭＯＳＦＥＴの製造方法を一部変更した点が異なり、反転型ラテラルＭＯＳＦＥＴの構造などについては同様である。以下、本実施形態の反転型ラテラルＭＯＳＦＥＴについて説明するが、第１実施形態と異なる点についてのみ説明し、同様の部分については説明を省略する。
本実施形態の反転型ラテラルＭＯＳＦＥＴは、第１実施形態において図２〜図３で示した反転型ラテラルＭＯＳＦＥＴの製造方法に対して、図６に示す製造工程を追加することによって製造される。
すなわち、図２（ａ）〜図２（ｃ）および図３（ａ）、（ｂ）に示す各工程を行った後、図６に示す処理を行い、その後、図３（ｃ）に示す処理などを行うことで、第１実施形態と同様の構造の反転型ラテラルＭＯＳＦＥＴを製造する。
具体的には、図６に示す工程では、図３（ｂ）に示す工程において形成したゲート７の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート７の表面に酸化膜７ａを形成し、ゲート７の表面に丸みを帯びさせる。
このとき、ウェット酸化の雰囲気および温度コントロールを図７のようにして行っている。
すなわち、室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして８５０℃まで同じ温度勾配で昇温させ、８５０℃に至ったら、１２０分間その温度を保持することでゲート７の表面に酸化膜７ａを形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまでウェット雰囲気を維持し、６００℃に至ったらウェット雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。このウェット雰囲気の開始と停止の温度は６００℃に限定されるものでなく、終端・脱離温度以下となる８００℃以下、好ましくは７００℃以下なら良い。
このように、ゲート７の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨの元素が脱離することを防止することができる。
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温度で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、チャネル移動度の向上を図ることが可能になる。
また、このような丸め酸化は、ゲート酸化膜６がゲート７に覆われた状態で行われることになるため、ゲート７がキャップ層としての役割を果たすことになる。このため、ＨもしくはＯＨによるダングリングボンドの終端が脱離よりも優位となる状況下でアニール工程を行うと、キャップ層によってＨもしくはＯＨの脱離をより防ぎつつ、ＨもしくはＯＨによりダングリングボンドを終端させることができるため、よりチャネル移動度を高められる可能性が高い。特に、ポリシリコンの場合、ウェット雰囲気での酸化反応によって、水素が発生し、その水素がダングリングボンド終端に寄与するため、よりチャネル移動度を高められる可能性が高い。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も反転型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものであるが、第１または第２実施形態に対して、反転型ラテラルＭＯＳＦＥＴの製造方法を一部変更した点が異なり、反転型ラテラルＭＯＳＦＥＴの構造などについては同様である。以下、本実施形態の反転型ラテラルＭＯＳＦＥＴについて説明するが、第１または第２実施形態と異なる点についてのみ説明し、同様の部分については説明を省略する。
本実施形態の反転型ラテラルＭＯＳＦＥＴは、上述した図２〜図３（および図６）に示した反転型ラテラルＭＯＳＦＥＴの製造方法のうち、図３（ｃ）に示す層間絶縁膜８の形成工程を図８に示す工程に変更することによって製造される。
すなわち、図２（ａ）〜図２（ｃ）および図３（ａ）、（ｂ）に示す各工程を行った後（もしくは、さらに図６に示す処理を行った後）、図３（ｃ）に示す処理に変えて図８（ａ）、（ｂ）に示す処理を行うことで、第１、第２実施形態と同様の構造の反転型ラテラルＭＯＳＦＥＴを製造する。
具体的には、図８（ａ）に示す工程では、図３（ｂ）に示す工程において形成したゲート７およびゲート酸化膜６の表面（もしくは、図６に示す工程において形成した酸化膜７ａおよびゲート酸化膜６の表面）に、層間絶縁膜８を成膜したのち、図８（ｂ）に示すように、層間絶縁膜８およびゲート酸化膜６にコンタクトホール９ａ〜９ｄを形成する。
このとき、図８（ａ）に示す工程では、例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜８を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを図９のようにして行っている。
すなわち、室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして９５０℃まで同じ温度勾配で昇温させ、９５０℃に至ったら、１０分間その温度を保持することでリフロープロセスを行う。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまでウェット雰囲気を維持し、６００℃に至ったらウェット雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。このウェット雰囲気の開始と停止温度は６００℃に限定されるものでなく、終端・脱離温度以下となる８００℃以下、好ましくは７００℃以下なら良い。また、その他の方法として、ウェット雰囲気でなく、水素雰囲気でも良い。その場合も室温から６００℃（終端・脱離温度未満）までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、６００℃に至ったら、水素雰囲気にして、９５０℃まで同じ温度勾配で昇温させ、９５０℃に至ったら、１０分間その温度を保持することでリフロープロセスを行う。その後、水素雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃に降温するまで水素雰囲気を維持し、６００℃に至ったら水素雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。この水素アニールの開始と停止温度も６００℃に限定されるものではなく、終端・脱離温度以下となる８００℃以下、好ましくは７００℃以下なら良い。
このように、層間絶縁膜８のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気、または、水素雰囲気を維持するようにしている。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温度で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気、または、水素雰囲気とすることにより、チャネル移動度の向上を図ることが可能になる。
また、このようなリフロープロセスは、ゲート酸化膜６がゲート７等の複数の膜に覆われた状態で行われることになるため、ゲート７等の複数の膜がキャップ層としての役割を果たすことになる。このため、ＨもしくはＯＨによるダングリングボンドの終端が脱離よりも優位となる状況下でアニール工程を行うと、キャップ層によってＨもしくはＯＨの脱離をより防ぎつつ、ＨもしくはＯＨによりダングリングボンドを終端させることができるため、よりチャネル移動度を高めることが可能となる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、蓄積型ラテラルＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１０に、蓄積型ラテラルＭＯＳＦＥＴの断面構成を示すと共に、図１１〜図１３に、図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態の蓄積型ラテラルＭＯＳＦＥＴの構造および製造方法について説明する。
図１０に示すように、一面側を主表面とするＳｉＣからなるｎ＋型の基板３１に蓄積型ラテラルＭＯＳＦＥＴが形成されている。ｎ＋型の基板３１には、例えば、４Ｈ−ＳｉＣで主表面がａ面つまり（１１−２０）面で、不純物濃度が５×１０１８ｃｍ−３程度のものが用いられている。
この基板３１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層３２が形成されている。ｎ型ドリフト層３２は、例えば、不純物濃度が１×１０１６ｃｍ−３程度とされ、厚さが１０μｍとされている。
ｎ型ドリフト層３２の表層部には、ｐ型ベース層３３が形成されている。このｐ型ベース層３３は、例えば、１×１０１９ｃｍ−３程度、深さは０．７μｍとされている。
また、ｐ型ベース層３３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）３４が形成されている。このチャネルエピ層３４は、例えば、１×１０１６ｃｍ−３程度の濃度とされ、膜厚（深さ）は０．３μｍとされている。
このチャネルエピ層３４を貫通してｐ型ベース層３３に達するように、ｐ＋型のコンタクト領域３５が形成されている。このコンタクト領域３５は、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．４μｍとされている。
そして、このコンタクト領域３５から離間するように、チャネルエピ層３４を挟んだ両側にｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７が形成されている。これらは互いに離間するように形成されている。これらｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７は、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．３μｍとされている。
また、チャネルエピ層３４の表層部のうちｎ＋型ソース領域３６とｎ＋型ドレイン領域３７とに挟まれる部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば３８ｎｍの膜厚のゲート酸化膜３８が形成されている。このゲート酸化膜３８とチャネル領域を構成するチャネルエピ層３４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
ゲート酸化膜３８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート３９がパターニングされている。
また、ゲート３９およびゲート酸化膜３８の残部を覆うように、例えばＬＴＯからなる層間絶縁膜４０が形成されている。この層間絶縁膜４０およびゲート酸化膜３８には、コンタクト領域３５やｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７に繋がるコンタクトホール４１ａ〜４１ｃが形成されており、層間絶縁膜４０にはゲート３９に繋がるコンタクトホール４１ｄが形成されている。
そして、各コンタクトホール４１ａ〜４１ｄを通じて、コンタクト領域３５に電気的に接続された電位固定用のベース電極４２、ｎ＋型ソース領域３６に電気的に接続されたソース電極４３、ｎ＋型ドレイン領域３７に電気的に接続されたドレイン電極４４、および、ゲート３９に電気的に接続されたゲート電極４５が備えられることで、蓄積型ラテラルＭＯＳＦＥＴが構成されている。
このように構成される蓄積型ラテラルＭＯＳＦＥＴは、チャネルエピ層３４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ＋型ソース領域３６とｎ＋型ドレイン領域３７との間に電流を流す。そして、ゲート３９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ＋型ソース領域３６とｎ＋型ドレイン領域３７との間に流す電流を制御できるようになっている。
次に、図１１〜図１３を用いて、図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造方法について説明する。
まず、図１１（ａ）に示されるように、ｎ＋型の基板３１を用意し、図１１（ｂ）に示されるように、基板３１の主表面にｎ型ドリフト層３２を不純物濃度が１×１０１６ｃｍ−３程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
その後、図１１（ｃ）に示されるように、ｎ型ドリフト層３２の表層部にｐ型不純物となるＡｌをイオン注入したのち、１６００℃、３０分間の活性化アニールを行うことで、例えば、不純物濃度が１×１０１９ｃｍ−３程度、深さが０．７μｍとなるｐ型ベース層３３を形成する。そして、このｐ型ベース層３３の上に、図１１（ｄ）に示されるように、例えば、１×１０１６ｃｍ−３程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層３４をエピタキシャル成長させる。
次いで、図１２（ａ）に示されるように、例えばＬＴＯ５０を成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域３５の形成予定領域においてＬＴＯ５０を開口させる。そして、ＬＴＯ５０をマスクとしてＡｌをイオン注入する。
さらに、ＬＴＯ５０を除去した後、図１２（ｂ）に示すように、再度、例えばＬＴＯ５１を成膜し、フォトリソグラフィ工程を経て、ｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７の形成予定領域上においてＬＴＯ５１を開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。
この後、ＬＴＯ５１を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域３５やｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７が形成される。
続いて、ゲート酸化膜形成工程を行い、図１２（ｃ）に示すようにゲート酸化膜３８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜３８を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを第１実施形態で示した図４のようにして行っている。ただし、１０８０℃の温度を保持する時間は６０分間としており、また、降温時のウェット雰囲気から窒素雰囲気への切り換え温度は７００℃としている。
すなわち、室温から１０８０℃までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして６０分間温度を保持することで例えば３８ｎｍの膜厚のゲート酸化膜３８を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、７００℃以下に降温するまでウェット雰囲気を維持する。
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネル領域を構成するチャネルエピ層３４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。
この後、図１３（ａ）に示すように、ゲート酸化膜３８の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート３９を形成する。
さらに、図１３（ｂ）に示すように、ゲート３９の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート３９の表面に酸化膜３９ａを形成し、ゲート３９の表面に丸みを帯びさせる。
このとき、ウェット酸化の雰囲気および温度コントロールを、第２実施形態で示した図７のようにして行い、終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
続いて、図１３（ｃ）に示すように、層間絶縁膜４０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜４０を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを、第３実施形態で示した図９のようにして行い、層間絶縁膜４０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
この後、層間絶縁膜４０をパターニングする。これにより、層間絶縁膜４０およびゲート酸化膜３８に、コンタクト領域３５やｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７に繋がるコンタクトホール４１ａ〜４１ｃが形成されると共に、層間絶縁膜４０にゲート３９に繋がるコンタクトホール４１ｄが形成される。
そして、コンタクトホール４１ａ〜４１ｄ内を埋め込むようにＮｉ膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種電極４２〜４５を形成する。このとき、コンタクト領域３５、ｎ＋型ソース領域３６およびｎ＋型ドレイン領域３７が上記のように高濃度とされているため、熱処理工程などを行わなくても、各種電極４２〜４５とオーミック接触となる。このようにして、図１０に示す蓄積型ラテラルＭＯＳＦＥＴが完成する。
以上説明した蓄積型ラテラルＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。これにより、高いチャネル移動度の蓄積型ラテラルＭＯＳＦＥＴとすることが可能となる。
また、ゲート３９の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
さらに、層間絶縁膜４０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜３８とチャネルエピ層３４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温度で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、チャネル移動度の向上を図ることが可能になる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、プレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１４に、プレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図１５〜図１９に、図１４に示すプレーナ型ＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態のプレーナ型ＭＯＳＦＥＴの構造および製造方法について説明する。
図１４に示すように、一面側を主表面とするＳｉＣからなるｎ＋型の基板６１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ＋型の基板６１には、例えば、４Ｈ−ＳｉＣで主表面がａ面つまり（１１−２０）面で、不純物濃度が５×１０１８ｃｍ−３程度のものが用いられている。
この基板６１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層６２が形成されている。ｎ型ドリフト層６２は、例えば、不純物濃度が１×１０１６ｃｍ−３程度とされ、厚さが１０μｍとされている。
ｎ型ドリフト層６２の表層部には、ｐ型ベース領域６３が複数個、互いに所定間隔空けて配置されるように形成されている。このｐ型ベース領域６３は、例えば、１×１０１９ｃｍ−３とされ、深さは０．７μｍとされている。
また、ｐ型ベース領域６３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）６４が形成されている。このチャネルエピ層６４は、例えば、１×１０１６ｃｍ−３程度の濃度、膜厚（深さ）は０．３μｍとされている。
このチャネルエピ層３４を貫通してｐ型ベース領域６３に達するように、ｐ＋型のコンタクト領域６５が形成されている。このコンタクト領域６５は、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．４μｍとされている。
そして、このコンタクト領域６５よりも内側において、チャネルエピ層６４を挟んだ両側にｎ＋型ソース領域６６、６７が形成されている。これらは互いに離間するように形成されている。これらｎ＋型ソース領域６６、６７は、例えば、３×１０２０ｃｍ−３以上の高濃度とされ、深さは０．３μｍとされている。
また、チャネルエピ層６４の表層部のうちｐ型ベース領域６３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば３８ｎｍの膜厚のゲート酸化膜６８が形成されている。このゲート酸化膜６８とチャネル領域を構成するチャネルエピ層６４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
ゲート酸化膜６８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート６９がパターニングされている。
また、ゲート６９およびゲート酸化膜６８の残部を覆うように、例えばＬＴＯからなる層間絶縁膜７０が形成されている。この層間絶縁膜７０およびゲート酸化膜６８には、コンタクト領域６５やｎ＋型ソース領域６６、６７に繋がるコンタクトホール７１や図示しないがゲート６９に繋がるコンタクトホールなどが形成されている。そして、コンタクトホール７１を通じて、コンタクト領域６５およびｎ＋型ソース領域６６、６７に電気的に接続されたコンタクト部７２ａとＡｌによって構成された配線電極７２ｂとによって構成されたソース電極７２が備えられている。
一方、基板６１の裏面側には、基板６１よりも高濃度となるｎ＋型のドレインコンタクト領域７３が形成されている。そして、このドレインコンタクト領域７３には、例えばＮｉで構成された裏面電極となるドレイン電極７４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
このように構成されるプレーナ型ＭＯＳＦＥＴは、チャネルエピ層６４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ＋型ソース領域６６、６７とドレインコンタクト領域７３との間に電流を流す。そして、ゲート６９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ＋型ソース領域６６、６７とドレインコンタクト領域７３との間に流す電流を制御できるようになっている。
次に、図１５〜図１９を用いて、図１４に示すプレーナ型ＭＯＳＦＥＴの製造方法について説明する。
まず、図１５（ａ）に示されるように、ｎ＋型の基板６１を用意したのち、図１５（ｂ）に示されるように、基板６１の主表面にｎ型ドリフト層６２を不純物濃度が１×１０１６ｃｍ−３程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
その後、図１５（ｃ）に示されるように、例えばＬＴＯ８０を成膜したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域６３の形成予定領域上においてＬＴＯ８０を開口させる。そして、ＬＴＯ８０をマスクとして、ｎ型ドリフト層６２の表層部にｐ型不純物となるＡｌをイオン注入する。その後、図１５（ｄ）に示されるように、ＬＴＯ８０を除去し、１６００℃、３０分間の活性化アニールを行うことで、例えば、不純物濃度が１×１０１９ｃｍ−３程度の濃度、深さが０．７μｍとなるｐ型ベース領域６３を形成する。
続いて、このｐ型ベース領域６３の上に、図１６（ａ）に示されるように、例えば、１×１０１６ｃｍ−３程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層６４をエピタキシャル成長させる。
次いで、図１６（ｂ）に示されるように、例えばＬＴＯ８１を成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域６５の形成予定領域においてＬＴＯ８１を開口させる。そして、ＬＴＯ８１をマスクとしてＡｌをイオン注入する。
また、ＬＴＯ８１を除去した後、図１６（ｃ）に示すように、例えばＬＴＯ８２を成膜し、基板表面を保護した後、基板６１の裏面からＰをイオン注入する。
さらに、ＬＴＯ８２を除去後、図１７（ａ）に示すように、例えばＬＴＯ８３を成膜し、フォトリソグラフィ工程を経て、ｎ＋型ソース領域６６、６７の形成予定領域上においてＬＴＯ８３を開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。
この後、図１７（ｂ）に示されるように、ＬＴＯ８３を除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域６５やｎ＋型ソース領域６６、６７が形成される。
続いて、ゲート酸化膜形成工程を行い、図１７（ｃ）に示すようにゲート酸化膜６８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜６８を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを第１実施形態で示した図４のようにして行っている。ただし、１０８０℃の温度を保持する時間は６０分間としており、また、降温時のウェット雰囲気から窒素雰囲気への切り換え温度は７００℃としている。
すなわち、室温から１０８０℃までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして６０分間温度を保持することで例えば３８ｎｍの膜厚のゲート酸化膜６８を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、７００℃以下に降温するまでウェット雰囲気を維持する。
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネル領域を構成するチャネルエピ層６４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。
この後、図１８（ａ）に示すように、ゲート酸化膜６８の表面にｎ型不純物をドーピングしたポリシリコン層を６００℃の温度下で成膜したのち、図示しないレジストを用いてパターニングすることで、ゲート６９を形成する。
さらに、図１８（ｂ）に示すように、ゲート６９の表面の丸め酸化を行う。例えば、８５０℃、１２０分間、ウェット雰囲気中での酸化（ウェット酸化）を行い、ゲート６９の表面に酸化膜６９ａを形成し、ゲート６９の表面に丸みを帯びさせる。
このとき、ウェット酸化の雰囲気および温度コントロールを、第２実施形態で示した図７のようにして行い、終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。ただし、昇温時の窒素雰囲気からウェット雰囲気への切り換え温度と降温時のウェット雰囲気から窒素雰囲気への切り換え温度は７００℃としている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
続いて、図１８（ｃ）に示すように、層間絶縁膜７０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを成膜し、その後、例えば、９５０℃、１０分間、ウェット雰囲気中でのリフローを行うことで、層間絶縁膜７０を形成する。そして、このときのウェット酸化の雰囲気および温度コントロールを、第３実施形態で示した図９のようにして行い、層間絶縁膜７０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。ただし、昇温時の窒素雰囲気からウェット雰囲気への切り換え温度と降温時のウェット雰囲気から窒素雰囲気への切り換え温度は７００℃としている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
この後、図１９（ａ）に示すように、層間絶縁膜７０をパターニングする。これにより、層間絶縁膜７０およびゲート酸化膜６８に、コンタクト領域６５やｎ＋型ソース領域６６、６７に繋がるコンタクトホール７１が形成される。
そして、図１９（ｂ）に示すように、コンタクトホール７１内を埋め込むようにＮｉ膜を成膜したのち、Ｎｉ膜をパターニングすることで、各種ソース電極７２のコンタクト部７２ａを形成する。さらに、図１９（ｃ）に示すように、ドレインコンタクト領域７３と接するように、基板６１の裏面側にＮｉによるドレイン電極７４を形成する。
この後、コンタクト部７２ａおよびドレイン電極７４をオーミック接触とするために、Ａｒ雰囲気中で７００℃以下のアニール処理を行う。このとき、コンタクト領域６５、ｎ＋型ソース領域６６、６７が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種電極７２ａとオーミック接触となる。
ただし、水素雰囲気中でアニール処理を行うようにすれば、７００℃以上の熱処理を行うことも可能となる。このように水素雰囲気を用いれば、例えば１０００℃のアニール処理を行うことも可能となり、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨの脱離を抑制し、コンタクト抵抗の低減を図ることが可能となる。
最後に、図示しないレジストを用いて層間絶縁膜７０に対してゲート６９に繋がるコンタクトホール（図示せず）を形成したのち、Ａｌにて配線電極７２ｂを形成することで、ソース電極７２が形成され、図１４に示すプレーナ型ＭＯＳＦＥＴが完成する。
以上説明したプレーナ型ＭＯＳＦＥＴの製造方法においては、上述したように、ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度以下まで降温させるようにしている。このため、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。これにより、高いチャネル移動度のプレーナ型ＭＯＳＦＥＴとすることが可能となる。
また、ゲート６９の丸め酸化において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
さらに、層間絶縁膜７０のリフロープロセスにおいて終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜６８とチャネルエピ層６４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。
したがって、本実施形態のように、ゲート酸化膜形成工程の後に高温度で熱処理を行うような場合にも、終端・脱離温度以上となるときにウェット雰囲気とすることにより、チャネル移動度の向上を図ることが可能になる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に示した反転型ラテラルＭＯＳＦＥＴのゲート絶縁膜の構造を変更したものである。図２０に、本実施形態の反転型ラテラルＭＯＳＦＥＴの断面構成を示すと共に、図２１および図２２に、図２０に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態の反転型ラテラルＭＯＳＦＥＴの構造および製造方法について説明する。
図２０に示すように、本実施形態では、第１実施形態に示した反転型ラテラルＭＯＳＦＥＴのゲート絶縁膜６をシリコン酸化膜６ａ、シリコン窒化膜６ｂ、シリコン酸化膜６ｃの三層構造で構成されたＯＮＯ膜で構成している。
次に、図２１〜図２２を用いて、図２０に示す反転型ラテラルＭＯＳＦＥＴの製造方法について説明する。なお、この製造方法のうち第１実施形態と同様の部分に関しては省略し、異なる部分についてのみ説明する。
まず、図２１（ａ）に示されるように、ｐ＋型の基板１の主表面にｐ型ベース層２を形成したｐ／ｐ＋基板を用意し、ｐ型ベース層２の表層部にコンタクト領域３、ｎ＋型ソース領域４およびｎ＋型ドレイン領域５を形成したものを用意する。そして、パイロジェニック法により、１０８０℃でのウェット酸化を８０分間行ったのち、降温して７００℃に至った時にウェット雰囲気から窒素雰囲気に切り替える。これにより、酸化膜厚５２ｎｍ程度のシリコン酸化膜６ａを形成する。
続いて、図２１（ｂ）に示されるように、ＬＰ−ＣＶＤ装置を用いて、シリコン酸化膜６ａの表面にシリコン窒化膜６ｂを１５ｎｍ程度の膜厚で形成する。このとき成膜温度を８００℃としている。このように成膜温度を８００℃以下とすることで、終端元素の脱離が発生しないようにできる。
引き続き、図２１（ｃ）に示されるように、９５０℃のウェット酸化により、シリコン窒化膜６ｂの表面を酸化させ、７ｎｍ程度の膜厚のシリコン酸化膜（トップ酸化膜）６ｃを形成する。このときのウェット酸化は、７００℃からウェット雰囲気にして昇温し、降温時にも７００℃に至るまでウェット雰囲気が維持されるようにする。このように７００℃以上ではウェット雰囲気とすることで、終端元素の脱離が発生しないようにできる。特に、本工程の場合、キャップ効果が得られるのに加え、シリコン窒化膜６ｂの酸化反応により水素が発生するため、ＭＯＳ界面のダングリングボンドの終端効果が向上し、さらにチャネル移動度の向上効果を得ることが可能となる。
この後、図２２（ａ）に示すように、シリコン酸化膜６ｃの表面にゲート酸化膜７を形成する工程を行ったのち、４２０℃でＬＴＯを成膜することにより層間絶縁膜８を形成し、その後、図２２（ｂ）に示すように、コンタクト領域３やｎ＋型ソース領域４およびｎ＋型ドレイン領域５に繋がるコンタクトホール９ａ〜９ｃを形成する工程等を経て、さらにベース電極１０、ソース電極１１、ドレイン電極１２およびゲート電極１３を形成することで、本実施形態の反転型ラテラルＭＯＳＦＥＴが完成する。
このように、ゲート絶縁膜６をＯＮＯ膜で構成した反転型ラテラルＭＯＳＦＥＴとしても良い。なお、ここではゲート絶縁膜６のうちシリコン酸化膜６ａ、６ｃに挟まれる絶縁膜をシリコン窒化膜６ｂとしたが、その他、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ２Ｏ３、Ｔａ２Ｏ５などの高誘電体膜を挟むようにしても良い。この場合、高誘電体膜の表面を酸化させることにより形成するトップ酸化膜の酸化温度をシリコン窒化膜６ｂの場合から適宜変更すれば良い。
（他の実施形態）
（１）上記実施形態では、ゲート酸化膜６、３８、６８をウェット酸化によって形成する場合について説明したが、ゲート酸化膜形成工程中にゲート酸化膜６、３８、６８とｐ型ベース層２やチャネルエピ層３４、６４との界面のダングリングボンドをＨもしくはＯＨの元素で終端させたいのであれば、少なくともゲート酸化膜形成工程の降温時にウェット雰囲気もしくは水素雰囲気が維持されるようにすればよい。
したがって、ゲート酸化膜６、３８、６８をウェット酸化以外の他の手法によって形成しておき、降温時だけウェット雰囲気に切り替え、降温時にＳｉＣとゲート酸化膜６、３８、６８の界面のダングリングボンドをＨもしくはＯＨにより終端させることも可能である。
例えば、ドライ雰囲気、Ｎ２Ｏ雰囲気、ＮＯ雰囲気、オゾン雰囲気、Ｈ２Ｏラジカル雰囲気などで酸化するか、もしくは、ＣＶＤなどでＬＴＯ、ＴＥＯＳ、ＨＴＯ等のデポジションによってゲート酸化膜を形成し、その後の降温時にゲート酸化膜形成用のチャンバー内にＨ２Ｏを導入することでウェット雰囲気に切り替え、終端・脱離温度以下まで降温させれば良い。
なお、ここではゲート絶縁膜を酸化膜で構成する場合について説明したが、この手法を用いる場合、ゲート絶縁膜を他の種類の絶縁膜で構成することも可能である。例えば、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｓｉ３Ｎ４などが挙げられる。
（２）上記各実施形態では、ゲート酸化膜形成工程の降温時にウェット雰囲気とする場合を示したが、ゲート酸化膜形成工程の後に、ウェット雰囲気もしくは水素雰囲気を用いて特性改善のためのアニール処理を行うようにしても良い。
例えば、第１実施形態の図３（ａ）に示す工程を以下のように行った後、続けて、ウェット雰囲気を用いたアニール処理を行う。図２３は、ウェット雰囲気を用いたアニールプロセスの雰囲気および温度コントロールの概略を示したものである。
まず、例えばＣＶＤ装置などを用い、８００℃にてＮ２ＯおよびＳｉＨ４ガスを導入することでＨＴＯを成膜し、ゲート酸化膜６を形成する。この後、ウェット雰囲気を用いたアニールプロセスを行う。
すなわち、室温から１０８０℃までの間は、窒素（Ｎ２）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ２Ｏ）雰囲気にして１０分間温度を保持することでアニール処理を行う。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。このとき、６００℃以下に降温するまでウェット雰囲気を維持する。
このように、ゲート酸化膜形成工程後にアニール処理を行い、アニール処理の降温時にウェット雰囲気を維持する。これにより、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることができる。
このようにしても、上記各実施形態と同様の効果を得ることができる。なお、このようにゲート酸化膜形成工程後にアニール処理を行うのであれば、上記のように、ゲート酸化膜をウェット酸化以外の手法で形成しても良いし、酸化膜ではなく他の種類の絶縁膜によってゲート絶縁膜を形成しても良い。
勿論、ゲート酸化膜６、３８、６８をウェット雰囲気によって形成した後に、更なる特性改善を目的として、このようなアニール処理を行っても有効である。
なお、ここでは、ゲート酸化膜形成工程の直後、つまりゲート形成工程の前に行っているが、ゲート形成工程の後、層間絶縁膜形成工程の後等に行っても良い。このようにすれば、ゲート６、３８、６８や層間絶縁膜８、４０、７０がキャップ層としての役割を果たすため、よりゲート酸化膜６、３８、６８とＳｉＣとの界面の特性改善を行うことが可能となる。
（３）同様に、ゲート酸化膜形成工程の降温時に、６００℃に降温するまでの期間中、常にウェット雰囲気となるようにしているが、少なくとも終端・脱離温度の範囲を含む温度域においてウェット雰囲気が維持され続ければよい。
例えば、第１実施形態の図３（ａ）に示す工程において、図２４に示すような雰囲気および温度コントロールを行うことができる。
すなわち、室温から１３００℃までの間は、窒素雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。次に、１３００℃に至ったらＮ２Ｏ雰囲気（Ｎ２希釈）で８０分間酸化させ、ゲート酸化膜６を形成する。続いて、窒素雰囲気に戻し、１０℃／ｍｉｎの温度勾配で降温させる。そして、１０００℃に達すると、ウェット雰囲気に切り替え、６００℃以下に降温するまでウェット雰囲気を維持したまま、１０℃／ｍｉｎで降温させる。この後、６００℃になると、再び窒素雰囲気に戻して室温まで降温させる。
このように、ゲート酸化膜形成工程の降温時の少なくとも終端・脱離温度を含む温度域において、ウェット雰囲気が維持されるようにすれば、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることができる。
なお、このようにＮ２Ｏ雰囲気を用いる場合には、ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドをＨもしくはＯＨに加えてＮでも終端させられる。これにより、より界面準位を減らすことが可能となり、よりチャネル移動度を向上させることが可能となる。また、Ｎ２Ｏ雰囲気に限らず、ＮＯ雰囲気を用いてゲート酸化を行っても、同様のことが言え、よりチャネル移動度の向上を図ることが可能となる。
（４）上記各実施形態では、ウェット雰囲気をパイロジェニック法によって形成しているが、Ｈ２Ｏを沸騰させたバブリング法によってウェット雰囲気を形成しても良い。
（５）上記第２〜第５実施形態では、ゲート酸化膜形成工程の降温時にウェット雰囲気とする手法と、アニール処理やリフロー処理などをウェット雰囲気もしくは水素雰囲気で行う手法とを組み合わせたものについて説明している。しかしながら、これらを組み合わせることは必須ではなく、各手法それぞれ単独で用いても、上記効果を得ることが可能となる。
（６）上記実施形態では、４Ｈ−ＳｉＣのａ面すなわち（１１−２０）面を用いたが、他の面でも良いし、他の結晶構造であっても構わない。
（７）上記実施形態では、ＭＯＳ構造の半導体装置として、反転型ラテラルＭＯＳＦＥＴや蓄積型ラテラルＭＯＳＦＥＴおよびプレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、これらはＭＯＳ構造の半導体装置の一例を示したものに過ぎない。例えば、ＭＯＳ構造のＩＧＢＴに対しても本発明を適用することが可能であるし、溝ゲート型のＭＯＳＦＥＴに対しても本発明を適用することができる。要するに、どのようなＭＯＳ構造の半導体装置に関しても本発明を適用することが可能である。
（８）上記各実施形態において、ウェット雰囲気、または、水素雰囲気は必ずしも１００％である必要はなく、他のガスで希釈されていても良い。
（９）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態が適用された反転型ラテラルＭＯＳＦＥＴの断面構成を示す図である。 図１に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 図２に続く反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 ゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。 ゲート酸化膜６とチャネル領域を構成するｐ型ベース層２の界面のダングリングボンドがＨもしくはＯＨの元素で終端された様子を示す模式図である。 本発明の第２実施形態に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 ゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。 本発明の第３実施形態に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 ゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。 本発明の第４実施形態が適用された蓄積型ラテラルＭＯＳＦＥＴの断面構成を示す図である。 図１０に示す蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 図１１に続く蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 図１２に続く蓄積型ラテラルＭＯＳＦＥＴの製造工程を示した図である。 本発明の第５実施形態が適用されたプレーナ型ＭＯＳＦＥＴの断面構成を示す図である。 図１４に示すプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。 図１５に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。 図１６に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。 図１７に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。 図１８に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した図である。 本発明の第６実施形態が適用された反転型ラテラルＭＯＳＦＥＴの断面構成を示す図である。 図２０に示す反転型ラテラルＭＯＳＦＥＴの製造工程を示した断面図である。 図２１に続く反転型ラテラルＭＯＳＦＥＴの製造工程を示した断面図である。 他の実施形態で示すゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。 他の実施形態で示すゲート酸化膜形成工程の雰囲気および温度コントロールの概要を示したグラフである。 ゲート電圧に対するチャネル移動度およびドレイン電流の大きさの関係を調べた結果を示す図である。 （ａ）は、実験に用いたサンプルとなるＭＯＳキャパシタの断面図であり、（ｂ）は、雰囲気の切り替え温度と界面準位密度との関係を示したグラフである。 （ａ）、（ｂ）は、それぞれ、従来手法と検討手法によって作製したＭＯＳＦＥＴにおけるＳｉＣとゲート酸化膜（ＳｉＯ２）の界面近傍での水素濃度を示した図である。 アニール温度とチャネル移動度の関係を示した図である。 （ａ）は、昇温脱離分析により重水素の脱離温度を分析した結果を示す図であり、（ｂ）は、昇温脱離分析により重水の脱離温度を分析した結果を示す図である。 アニール温度を１０００℃として１０分間のアニール工程を行った場合の水素濃度を調べた結果を示す図である。 ゲート電圧に対するチャネル移動度およびドレイン電流の大きさの関係を調べた結果を示す図である。 チャネル移動度のアニール温度依存性を調べた結果を示したグラフである。 ７００℃のＡｒアニール処理を行ったＭＯＳＦＥＴについて、ゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べた結果を示した図である。 ラテラル型ＭＯＳＦＥＴのチャネル移動度の評価結果を示した図である。 ９００℃でウェットアニールを行った場合のゲート電圧に対するチャネル移動度およびドレイン電流の大きさについて調べた結果を示した図である。 ゲート電圧に対するチャネル移動度およびドレイン電流の大きさの関係を調べた結果を示す図である。 ゲート電圧に対するチャネル移動度およびドレイン電流の大きさの関係を調べた結果を示す図である。 （ａ）は、ドレイン電圧（ＶＤ）−ドレイン電流（ＩＤ）特性、（ｂ）は、耐圧特性を示した図である。
符号の説明
１、３１、６１…基板、２、３３…ｐ型ベース層、３…コンタクト領域、４、３６、６６、６７…ｎ＋型ソース領域（第１不純物層）、５、３７…ｎ＋型ドレイン領域（第２不純物層）、６、３８、６８…ゲート酸化膜、７、３９、６９…ゲート、７a、６９a…酸化膜、８、４０、７０…層間絶縁膜、９ａ〜９ｄ、４１ａ〜４１ｄ、７１…コンタクトホール、１０、４２…ベース電極、１１、４３、７２…ソース電極、１２、４４、７４…ドレイン電極、１３、４５…ゲート電極、２０、２１、５０、５１、８０〜８３…ＬＴＯ、３２、６２…ｎ型ドリフト層、３４、６４…チャネルエピ層、３５、６５…コンタクト領域、６３…ｐ型ベース領域、７２…ソース電極、７２ａ…コンタクト部、７２ｂ…配線電極、７３…ドレインコンタクト領域（第２不純物層）。

Claims (49)

  1. 炭化珪素からなる基板（１、３１、６１）と、
    前記基板（１、３１、６１）に形成された炭化珪素からなるチャネル領域（２、３４、６４）と、
    前記チャネル領域（２、３４、６４）を電流経路として、該電流経路の上下流に配置された第１不純物領域（４、３６、６６、６７）および第２不純物領域（５、３７、７３）と、
    前記チャネル領域（２、３４、６４）の表面に備えたゲート絶縁膜（６、３８、６８）と、
    前記ゲート絶縁膜（６、３８、６８）の上に形成されたゲート（７、３５、６５）と、を備えることで構成したＭＯＳ構造を有し、
    前記ゲート（７、３５、６５）への印加電圧を制御することで前記チャネル領域（２、３４、６４）に形成されるチャネルを制御し、前記第１不純物領域（４、３６、６６、６７）および前記第２不純物領域（５、３７、７３）の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
    前記チャネル領域（２、３４、６４）と前記ゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素によって終端されており、該界面における水素濃度が２．６×１０２０ｃｍ−３以上となっていることを特徴とする炭化珪素半導体装置。
  2. 前記チャネル領域（２、３４、６４）と前記ゲート絶縁膜（６、３８、６８）の界面のダングリングボンドがＨもしくはＯＨの元素に加えて窒素元素によって終端されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記基板（１、３１、６１）の主表面が（１１−２０）面であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ダングリングボンドを終端する水素の脱離量は８００〜９００℃でピークとなることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 炭化珪素からなる基板（１、３１、６１）を用意する工程と、
    前記基板（１、３１、６１）上に、炭化珪素からなるチャネル領域（２、３４、６４）を形成する工程と、
    前記チャネル領域（２、３４、６４）を電流経路として、該電流経路の上下流に配置される第１不純物領域（４、３６、６６、６７）および第２不純物領域（５、３７、７３）を形成する工程と、
    前記チャネル領域（２、３４、６４）の表面にゲート絶縁膜（６、３８、６８）を形成する工程と、
    前記ゲート絶縁膜（６、３８、６８）の上にゲート（７、３５、６５）を形成する工程とを行うことでＭＯＳ構造を構成し、
    前記ゲート（７、３５、６５）への印加電圧を制御することで前記チャネル領域（２、３４、６４）に形成されるチャネルを制御し、前記第１不純物領域（４、３６、６６、６７）および前記第２不純物領域（５、３７、７３）の間に流れる電流を制御する炭化珪素半導体装置を製造する炭化珪素半導体装置の製造方法において、
    熱処理工程を含み、前記ゲート絶縁膜（６、３８、６８）と前記チャネル領域（２、３４、６４）との界面のダングリングボンドをＨもしくはＯＨの元素によって終端すべく、該熱処理工程における降温時に、８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする炭化珪素半導体装置の製造方法。
  6. 前記熱処理工程を前記ゲート絶縁膜形成工程の熱処理として行い、該ゲート絶縁膜形成工程の降温時の８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記ゲート絶縁膜形成工程の降温時に、８００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記ゲート絶縁膜形成工程の降温時に、７００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  9. 前記ゲート絶縁膜形成工程では、ウェット雰囲気中で８００℃以上に昇温させるウェット酸化を行うことで、前記ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴とする請求項６ないし８のいずれか１つに記載
    の炭化珪素半導体装置の製造方法。
  10. 前記ゲート絶縁膜形成工程では、前記ウェット酸化を行うための前記ウェット雰囲気を降温時にも維持することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記ゲート絶縁膜形成工程では、ウェット雰囲気を用いたウェット酸化とは異なる手法で前記ゲート絶縁膜を形成することを特徴とする請求項６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  12. 前記ゲート絶縁膜形成工程では、Ｎ２Ｏ雰囲気もしくはＮＯ雰囲気中での酸化を行うことで、前記ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記ゲート絶縁膜形成工程の降温時に、８００〜９００℃の温度範囲内の所定温度を所定時間保持することを特徴とする請求項６ないし１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  14. 前記ゲート絶縁膜形成工程の降温時に、７００〜１０００℃の温度範囲内の所定温度を所定時間保持することを特徴とする請求項６ないし１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  15. 前記熱処理工程を、前記ゲート絶縁膜形成工程の後に前記ゲート絶縁膜（６、３８、６８）と前記チャネル領域（２、３４、６４）との界面の特性改善のためのアニール処理として行うことを特徴とする請求項５ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  16. 前記熱処理工程を前記アニール処理として行い、該アニール処理の降温時の８００〜９００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。
  17. 前記アニール処理の降温時に、８００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１６に記載の炭化珪素半導体装置の製造方法。
  18. 前記アニール処理の降温時の７００〜１０００℃の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。
  19. 前記アニール処理の降温時に、７００℃以下に降温するまでウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
  20. 前記アニール処理の昇温時にも、８００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１５ないし１９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  21. 前記アニール処理の昇温時にも、７００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項１５ないし１９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  22. 前記アニール処理の降温時に、８００〜９００℃の温度範囲内の所定温度を所定時間保持することを特徴とする請求項１６ないし２１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  23. 前記アニール処理の降温時に、７００〜１０００℃の温度範囲内の所定温度を所定時間保持することを特徴とする請求項１６ないし２１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  24. 前記ゲート絶縁膜（６、３８、６８）の表面にキャップ層（７、８、３９、４０、６９、７０）を形成する工程を含み、前記アニール処理を該キャップ層形成工程の後に行うことを特徴とする請求項１６ないし２３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  25. 前記キャップ層形成工程は、前記ゲート形成工程であり、前記キャップ層として前記ゲート（７、３９、６９）を形成することを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。
  26. 前記キャップ層となる前記ゲート（７、３９、６９）をポリシリコンで形成することを特徴とする請求項２５に記載の炭化珪素半導体装置の製造方法。
  27. 前記熱処理工程を前記ポリシリコンで構成される前記ゲート（７、３９、６９）の丸め酸化として行い、該丸め酸化をウェット雰囲気で行うことを特徴とする請求項２６に記載の炭化珪素半導体装置の製造方法。
  28. 前記丸め酸化を８００℃〜９００℃で行うことを特徴とする請求項２７に記載の炭化珪素半導体装置の製造方法。
  29. 前記キャップ層形成工程は、前記ゲート（７、３９、６９）を覆うように層間絶縁膜（８、４０、７０）を形成する工程であり、前記キャップ層として前記層間絶縁膜（８、４０、７０）を形成することを特徴とする請求項２４ないし２８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  30. 前記ゲート（７、３９、６９）を覆うように層間絶縁膜（８、４０、７０）を形成する工程と、
    前記層間絶縁膜（８、４０、７０）のリフロー処理を行う工程とを含み、
    前記熱処理工程を前記層間絶縁膜（８、４０、７０）のリフロー処理として行うことを特徴とする請求項５ないし２９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  31. 前記ゲート絶縁膜形成工程後に８００℃以上の工程を行うに際し、８００℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項５ないし３０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  32. 前記ゲート絶縁膜形成工程後に７００℃以上の工程を行うに際し、７００℃以上の温度域ではウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項５ないし３１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  33. 前記ゲート絶縁膜形成工程後に行う工程すべてを８００℃以下で行うことを特徴する請求項５ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  34. 前記ゲート絶縁膜形成工程後に行う工程すべてを７００℃以下で行うことを特徴する請求項５ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  35. 前記第１不純物層として、前記チャネル領域（２、３４、６４）に接するように３×１０２０ｃｍ−３以上の不純物濃度となるソース領域（４、３６、６６、６７）を形成する工程と、
    前記ソース領域（４、３６、６６、６７）と接触する部位をＮｉとしたソース電極（１１、４３、７２）を形成する工程と、を含んでいることを特徴とする請求項５ないし３４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  36. 前記第２不純物層として、前記チャネル領域（２、３４）に接するように、もしくは、前記基板（６１）の裏面側に、３×１０２０ｃｍ−３以上の不純物濃度となるドレイン領域（５、３７、７３）を形成する工程と、
    前記ドレイン領域（５、３７、７３）と接触する部位をＮｉとしたドレイン電極（１２、４４、７４）を形成する工程と、を含んでいることを特徴とする請求項５ないし３５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  37. 前記基板（１、３１、６１）に前記第１不純物領域（４、３６、６６、６７）および前記第２不純物領域（５、３７、７３）とは異なる導電型のベース領域（２、３３、６３）を形成する工程と、
    前記ベース領域（２、３３、６３）と接し、該ベース領域（２、３３、６３）と同じ導電型で、かつ、３×１０２０ｃｍ−３以上の不純物濃度となるコンタクト領域（３、３５、６５）を形成する工程と、
    前記コンタクト領域（３、３５、６５）と接触する部位をＮｉとした、前記ベース領域（２、３３、６３）の電位固定を行うための電極（１０、４２、７２）を形成する工程と、を含んでいることを特徴とする請求項５ないし３６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  38. 電極アニール工程を行い、該電極アニール工程を８００℃以下で行うことを特徴とする請求項３５ないし３７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  39. 電極アニール工程を行い、該電極アニール工程を７００℃以下で行うことを特徴とする請求項３５ないし３８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  40. 前記熱処理工程の後、ウェット雰囲気とは異なる雰囲気にて８００℃以下のアニール工程を行うことを特徴とする請求項５ないし３９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  41. 前記熱処理工程の後のアニール工程を７００℃以下で行うことを特徴とする請求項４０に記載の炭化珪素半導体装置の製造方法。
  42. 前記ゲート絶縁膜（６、３８、６８）の形成工程では、前記チャネル領域（２、３４、６４）の表面に第１シリコン酸化膜（６ａ）を形成する工程と、前記第１シリコン酸化膜（６ａ）の上にシリコン窒化膜もしくは高誘電体膜からなる中間絶縁膜（６ｂ）を形成する工程と、前記中間絶縁膜（６ｂ）の表面を酸化することにより酸化膜（６ｃ）を形成する工程を含み、該中間絶縁膜（６ｂ）の表面を酸化することにより酸化膜（６ｃ）を形成する工程では、少なくとも該酸化の降温時における８００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項５ないし４１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  43. 前記中間絶縁膜（６ｂ）の表面を酸化することにより酸化膜（６ｃ）を形成する工程では、少なくとも該酸化の降温時における７００℃以上の温度域でウェット雰囲気もしくは水素雰囲気を維持し続けることを特徴とする請求項５ないし４２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  44. 前記熱処理工程では、ウェット雰囲気もしくは水素雰囲気の最高温度を１０００℃以下とすることを特徴とする請求項５ないし４３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  45. 前記熱処理工程では、ウェット雰囲気もしくは水素雰囲気の最高温度を８００℃〜９００℃とすることを特徴とする請求項５ないし４４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  46. 前記熱処理工程では、ウェット雰囲気もしくは水素雰囲気の最高温度を９００℃〜１０００℃とすることを特徴とする請求項５ないし４４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  47. 前記ゲート絶縁膜形成工程において、ウェット雰囲気中で１０００℃以上に昇温させるウェット酸化を行うことで、前記ゲート絶縁膜（６、３８、６８）としてゲート酸化膜を形成することを特徴とする請求項６ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  48. 前記アニール処理において、ウェット雰囲気中で１０００℃以上に昇温させるウェット酸化を行うことを特徴とする請求項１５ないし２５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  49. 前記基板（１、３１、６１）の主表面が（１１−２０）面のものを用いることを特徴とする請求項５ないし４８のいずれか１つに記載の炭化珪素半導体装置の製造方法。

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