[go: up one dir, main page]

JP7613303B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7613303B2
JP7613303B2 JP2021112146A JP2021112146A JP7613303B2 JP 7613303 B2 JP7613303 B2 JP 7613303B2 JP 2021112146 A JP2021112146 A JP 2021112146A JP 2021112146 A JP2021112146 A JP 2021112146A JP 7613303 B2 JP7613303 B2 JP 7613303B2
Authority
JP
Japan
Prior art keywords
wiring
gate
layer
oxide film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021112146A
Other languages
English (en)
Other versions
JP2023008517A (ja
Inventor
博基 津間
洋平 岩橋
雅史 植茶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Mirise Technologies Corp filed Critical Denso Corp
Priority to JP2021112146A priority Critical patent/JP7613303B2/ja
Priority to US17/851,702 priority patent/US20230009078A1/en
Priority to CN202210786074.7A priority patent/CN115588617A/zh
Publication of JP2023008517A publication Critical patent/JP2023008517A/ja
Application granted granted Critical
Publication of JP7613303B2 publication Critical patent/JP7613303B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素（以下では、単にＳｉＣともいう）で構成されたＳｉＣ半導体装置の製造方法に関するものである。
従来より、ＳｉＣで構成された半導体基板にベース層やソース領域等を有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）が形成されたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置は、ドリフト層を有し、ドリフト層上にベース層やソース領域等が形成されている。また、このＳｉＣ半導体装置では、ゲート絶縁膜上にゲート電極が配置されたゲート構造が形成されており、半導体基板の一面側に、ゲート電極と接続される接続配線が形成されている。なお、ゲート電極および接続配線は、ポリシリコンで構成されている。
また、半導体基板の一面側には、ゲート電極や接続配線を覆うように層間絶縁膜が形成されている。そして、層間絶縁膜には、ソース領域等を露出させる第１コンタクトホールが形成されていると共に、接続配線を露出させる第２コンタクトホールが形成されている。
層間絶縁膜上には、第１コンタクトホールを通じてソース領域等と接続されるソース電極と、第２コンタクトホールを通じて接続配線と接続されるゲート配線が形成されている。また、ソース電極とソース領域等との間には、金属シリサイド膜が配置されている。
このようなＳｉＣ半導体装置は、次のように製造される。具体的には、ベース層やソース領域等が形成された半導体基板の一面側に層間絶縁膜を形成した後、第１コンタクトホールおよび第２コンタクトホールを同時に形成する。次に、熱酸化し、半導体基板のうちの第１コンタクトホールから露出する部分に酸化膜を形成すると共に、第２コンタクトホールから露出する接続配線に酸化膜を形成する。この際、半導体基板がＳｉＣで構成され、接続配線がポリシリコンで構成されているため、接続配線上の酸化膜が半導体基板上の酸化膜よりも厚く形成される。なお、この酸化膜は、後述する金属層を用いて金属シリサイド膜を形成する際、金属層を構成する原子が接続配線等に拡散することを抑制するためのものである。
続いて、接続配線上の酸化膜を残しつつ、半導体基板のうちの第１コンタクトホールから露出する部分に形成された酸化膜を除去する。その後、ニッケル等で構成される金属層が第１コンタクトホール内に配置されるように成膜し、加熱処理を行うことで半導体基板のうちの第１コンタクトホールから露出する部分に金属シリサイド膜を形成する。この際、接続配線上に酸化膜が形成されているため、金属層を構成する原子が接続配線等に拡散することが抑制され、ＳｉＣ半導体装置の特性が変化することが抑制される。
次に、接続配線上に形成された酸化膜を除去する。その後、第１コンタクトホールを通じてソース領域等と接続される上部電極を形成すると共に、第２コンタクトホールを通じて接続配線と電気的に接続されるゲート配線を形成する。
特開２０１０－６２４０２号公報
しかしながら、上記のようなＳｉＣ半導体装置では、接続配線上の酸化膜を除去するための工程のみを行う必要があり、製造工程が増加し易い。
本発明は上記点に鑑み、製造工程の削減を図ることのできるＳｉＣ半導体装置の製造方法を提供することを目的とする。
上記目的を達成するための請求項１では、ゲート電極（１８）と接続される接続配線（１９）を備えるＳｉＣ半導体装置の製造方法であって、第１導電型または第２導電型とされた基板（１１）と、基板上に形成された第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース層（１３）と、ベース層の表層部に形成された第１導電型の不純物領域（１４）と、を有し、ベース層のうちのドリフト層と不純物領域との間にゲート絶縁膜（１７）が形成されると共にゲート絶縁膜上にゲート電極が形成され、ベース層側の面を一面（１０ａ）として一面上に、ゲート電極と接続されると共にポリシリコンで構成される接続配線が形成され、ＳｉＣで構成された半導体基板（１０）を用意することと、ベース層、不純物領域、ゲート電極、および接続配線が覆われるように層間絶縁膜（２０）を形成することと、層間絶縁膜を含む部分に対し、ベース層および不純物領域を露出させる第１コンタクトホール（２１ａ）を形成すると共に、接続配線を露出させる第２コンタクトホール（２１ｂ）を形成することと、熱酸化を行い、接続配線のうちの第２コンタクトホールから露出する部分に酸化膜（３０）を形成することと、半導体基板のうちの第１コンタクトホールから露出する部分に金属層（３１）を形成することと、加熱処理を行い、金属層と半導体基板とを反応させて金属シリサイド膜（２４）を形成することと、金属層のうちの金属シリサイド膜となった部分と異なる部分の未反応金属層（３１ａ）を除去することと、第１コンタクトホールを通じてベース層および不純物領域と電気的に接続される電極（２２）を形成すると共に、第２コンタクトホールを通じて接続配線と電気的に接続され、酸化膜の酸素を還元可能な材料で構成された部分を有するゲート配線（２３）を形成することと、を行う。そして、ゲート配線を形成することの途中、またはゲート配線を形成した後には、ゲート配線に関する加熱処理を行い、接続配線上に形成されている酸化膜の酸素をゲート配線内に還元させて当該酸化膜を除去することを行い、半導体基板を用意することでは、ゲート電極を形成することの後、半導体基板のうちのゲート絶縁膜との界面におけるダングリングボンドを窒素で終端させることを行い、酸化膜を形成することでは、１０ｎｍ以下の酸化膜を形成する。
これによれば、ゲート配線に関する加熱処理を行う際、ゲート配線内に酸化膜の酸素を還元させることで酸化膜を除去している。このため、酸化膜を除去する工程のみを行う必要がなく、製造工程が増加することを抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態におけるＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｈに続くＳｉＣ半導体装置の製造工程を示す断面図である。 半導体基板とゲート絶縁膜との界面の組成を示す模式図である。 酸化膜の厚さと閾値電圧との関係を示す図である。 第２実施形態におけるＳｉＣ半導体装置の断面図である。 図５に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図６Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図６Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図６Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態では、ＳｉＣ半導体装置として、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたものを例に挙げて説明する。まず、ＳｉＣ半導体装置の構成について説明する。
図１に示されるように、ＳｉＣ半導体装置は、ＳｉＣで構成される半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置の半導体基板１０は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが５０～３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。
基板１１の表面上には、ＳｉＣで構成される、ｎ－型のドリフト層１２およびｐ型のベース層１３等がエピタキシャル成長等によって形成されている。以下では、半導体基板１０のうちのベース層１３側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとして説明する。
ドリフト層１２は、例えば、ｎ型不純物濃度が１．０～５０．０×１０１５／ｃｍ３程度とされ、厚さが５～５０μｍ程度とされている。ベース層１３は、ドリフト層１２上の一部に形成されており、例えば、ｐ型不純物濃度が２．０×１０１７／ｃｍ３程度とされ、厚さが０．５～２μｍ程度とされている。
ベース層１３の表層部には、ｎ＋型のソース領域１４およびｐ＋型のコンタクト領域１５が形成されている。ソース領域１４は、後述するトレンチ１６の側面に接するように形成され、コンタクト領域１５は、ソース領域１４を挟んでトレンチ１６と反対側に形成されている。ソース領域１４は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。コンタクト領域１５は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。なお、本実施形態では、ソース領域１４が不純物領域に相当している。また、コンタクト領域１５は、ベース層１３の一部が高不純物濃度とされた領域と捉えることもでき、ベース層１３の一部であるともいえる。
半導体基板１０には、ベース層１３およびソース領域１４を貫通してドリフト層１２に達するように、例えば、幅が０．８μｍ程度とされたトレンチ１６が形成されている。なお、図１では１本のトレンチ１６のみを示しているが、トレンチ１６は、実際には、複数本が紙面左右方向に等間隔に配置されたストライプ状とされている。
各トレンチ１６内は、各トレンチ１６の壁面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１６の壁面のうちのベース層１３と接する部分が、不純物領域とドリフト層との間に挟まれたベース層の表面に相当する。
また、ゲート絶縁膜１７は、トレンチ１６の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜１７は、トレンチ１６の内壁面から半導体基板１０の一面１０ａに渡って形成されている。そして、ゲート絶縁膜１７のうちの半導体基板１０の一面１０ａに形成された部分には、ソース領域１４およびコンタクト領域１５を露出させるコンタクトホール１７ａが形成されている。
ゲート絶縁膜１７うちの半導体基板１０の一面１０ａに形成された部分上には、ゲート電極１８と接続される接続配線１９が形成されている。この接続配線１９は、後述するようにトレンチ１６にポリシリコンを配置してゲート電極１８を構成する際、半導体基板１０の一面１０ａ上に形成されたポリシリコンがパターニングされることで構成される。なお、接続配線１９は、図１とは別断面において、ゲート電極１８と電気的に接続されている。
また、半導体基板１０の一面１０ａ上に形成されたポリシリコンをパターニングして接続配線１９を形成する際、トレンチ１６に埋め込まれたポリシリコンは、トレンチ１６の開口部側に位置する部分が除去される。このため、トレンチ１６の開口部側は、ゲート電極１８が埋め込まれていない状態となっている。つまり、トレンチ１６の開口部側に位置するゲート絶縁膜１７は、ゲート電極１８から露出した状態となっている。特に限定されるものではないが、例えば、トレンチ１６は、開口部側から５０～１５０ｎｍ程度の部分にゲート電極１８が配置されていない状態となっている。
半導体基板１０の一面１０ａ上には、ゲート電極１８やゲート絶縁膜１７等を覆うように、層間絶縁膜２０が形成されている。なお、ゲート電極１８を覆う層間絶縁膜２０は、トレンチ１６の開口部を埋め込むように配置されている。本実施形態の層間絶縁膜２０は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。
層間絶縁膜２０には、コンタクトホール１７ａと連通してソース領域１４およびコンタクト領域１５を露出させるコンタクトホール２０ａが形成されている。なお、層間絶縁膜２０に形成されたコンタクトホール２０ａは、ゲート絶縁膜１７に形成されたコンタクトホール１７ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール１７ａおよびコンタクトホール２０ａを纏めて第１コンタクトホール２１ａともいう。
また、層間絶縁膜２０には、接続配線１９を露出させる第２コンタクトホール２１ｂが形成されている。第１コンタクトホール２１ａおよび第２コンタクトホール２１ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。
層間絶縁膜２０上には、第１コンタクトホール２１ａを通じてソース領域１４およびコンタクト領域１５と電気的に接続されるソース電極２２が形成されている。また、層間絶縁膜２０上には、第２コンタクトホール２１ｂを通じて接続配線１９と電気的に接続されるゲート配線２３が形成されている。
ゲート配線２３は、酸化膜の酸素を還元可能な材料で構成されており、本実施形態では、アルミニウム、またはアルミニウムを主成分とする材料を用いて構成されている。ソース電極２２は、特に限定されるものではないが、本実施形態では、後述するようにゲート配線２３と同じ工程で形成される。このため、本実施形態のソース電極２２は、ゲート配線２３と同様に、アルミニウム、またはアルミニウムを主成分とする材料を用いて構成されている。
なお、ソース電極２２は、ゲート配線２３と異なる材料を用いて構成されていてもよく、酸化膜の酸素を還元可能な材料で構成されていなくてもよい。また、本実施形態では、ソース電極２２が電極に相当している。
半導体基板１０のうちの第１コンタクトホール２１ａから露出する部分には、ソース領域１４およびコンタクト領域１５とソース電極２２との間の接触抵抗を低減するための金属シリサイド膜２４が形成されている。そして、ソース電極２２は、金属シリサイド膜２４を介してソース領域１４およびコンタクト領域１５と電気的に接続されている。なお、本実施形態の金属シリサイド膜２４は、ニッケルシリコン（ＮｉＳｉ）等で構成されている。
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続されるドレイン電極２５が形成されている。本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このようなＳｉＣ半導体装置は、ソース電極２２にドレイン電極２５より低い電圧が印加された状態でゲート電極１８に所定の閾値電圧以上の電圧が印加されると、ベース層１３のうちのトレンチ１６と接する部分にｎ型の反転層（すなわち、チャネル）が形成される。そして、ソース領域１４から反転層を介して電子がドリフト層１２に供給されることでオン状態となる。
次に、上記ＳｉＣ半導体装置の製造方法について、図２Ａ～図２Ｉを参照しつつ説明する。
まず、図２Ａに示されるように、ＳｉＣで構成される半導体基板１０に、ベース層１３、ソース領域１４、コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７、ゲート電極１８、接続配線１９が形成されたものを用意する。なお、この工程では、トレンチ１６の壁面に形成されたゲート絶縁膜１７と半導体基板１０の一面１０ａに形成されたゲート絶縁膜１７とが繋がった状態となっている。
また、本実施形態では、トレンチ１６を形成した後、ＣＶＤ法等でポリシリコンを成膜することにより、トレンチ１６を埋め込むゲート電極１８を形成すると共に、半導体基板１０の一面１０ａ上にポリシリコンを堆積させる。なお、ＣＶＤは、Chemical Vapor Depositionの略である。その後、半導体基板１０の一面１０ａ上に形成されたポリシリコンをパターニングすることにより、ゲート電極１８と接続される接続配線１９を形成する。この際、トレンチ１６に埋め込まれたポリシリコンは、トレンチ１６の開口部側に位置する部分が除去される。このため、トレンチ１６の開口部側は、ゲート電極１８が埋め込まれていない状態となっている。
その後、特に図示しないが、本実施形態では、酸素窒素雰囲気（すなわち、ＮＯ雰囲気）で加熱処理を行うことにより、半導体基板１０のうちのゲート絶縁膜１７との界面におけるダングリングボンドを窒素で終端させる窒素終端化処理を行う。つまり、ベース層１３のうちのゲート絶縁膜１７との界面におけるダングリングボンドを窒素で終端させる。これにより、界面準位を低くすることで閾値電圧の低下を図ることができる。
続いて、図２Ｂに示されるように、ＣＶＤ法等により、ゲート電極１８や接続配線１９等を覆うように層間絶縁膜２０を形成する。なお、層間絶縁膜２０は、トレンチ１６の開口部側の部分も埋め込むように配置される。
次に、図２Ｃに示されるように、図示しないマスクを用いてエッチング等を行い、ソース領域１４およびコンタクト領域１５を露出させる第１コンタクトホール２１ａ、および接続配線１９を露出させる第２コンタクトホール２１ｂを同時に形成する。
続いて、図２Ｄに示されるように、熱酸化を行い、接続配線１９のうちの第２コンタクトホール２１ｂから露出する部分に、厚さが１～１０ｎｍ程度の酸化膜３０を形成する。なお、このような酸化膜３０は、例えば、ドライ酸化を７００℃で４０分行うこと、またはパイロ酸化を７００℃で５分間行うことによって形成される。
ここで、この工程での酸化膜３０の形成は、ゲート電極１８が配置されていないトレンチ１６の開口部側からゲート絶縁膜１７を通じて半導体基板１０に酸素が入り込む可能性がある。この場合、酸素は、酸化膜３０を厚く形成しようとするほど半導体基板１０に入り込み易くなる。そして、図３に示されるように、酸素が半導体基板１０に入り込むと、半導体基板１０のうちのゲート絶縁膜１７との界面に終端させた窒素が酸素に置き換わってしまい、界面準位が高くなって閾値電圧が高くなる。本発明者らの検討によれば、図４に示されるように、酸化膜３０が１０ｎｍより大きくなると、閾値電圧が基準値に対して１０％以上高くなることが確認された。なお、ここでの基準値とは、酸化膜３０の厚さが０ｎｍである場合の閾値電圧を基準値（すなわち、閾値電圧が１）としている。そして、現状では、閾値電圧は、基準値に対して１０％程度の誤差にすることが望まれている。このため、本実施形態では、酸化膜３０を１０ｎｍ以下となるように形成する。
また、上記のように、本実施形態の半導体基板１０は、ＳｉＣで構成されており、シリコンよりも酸化し難い材料である。このため、酸化膜３０を１０ｎｍ以下の薄い膜で形成した場合には、半導体基板１０の一面１０ａのうちの第１コンタクトホール２１ａから露出する部分には、ほぼ酸化膜が形成されない。
次に、図２Ｅに示されるように、スパッタ法等により、第１コンタクトホール２１ａから露出する部分を含む部分に、ニッケル等の金属層３１を形成する。なお、この工程を行う前に、必要に応じてウェットエッチング等を行い、半導体基板１０の一面１０ａのうちの第１コンタクトホール２１ａから露出する部分に形成され得る酸化膜を除去するようにしてもよい。
続いて、図２Ｆに示されるように、窒素雰囲気下において、７００～８００℃程度で加熱処理を行うことにより、第１コンタクトホール２１ａから露出する半導体基板１０と金属層３１とを反応させて金属シリサイド膜２４を形成する。この際、第２コンタクトホール２１ｂから露出する接続配線１９上には、酸化膜３０が形成されているため、金属層３１を構成する原子が接続配線１９等に拡散することが抑制される。
なお、本実施形態では、金属層３１としてニッケル膜を形成しているため、ニッケルシリコンで構成される金属シリサイド膜２４を形成する。そして、金属層３１のうちの半導体基板１０（すなわち、ＳｉＣ）と反応しない部分は、未反応金属層３１ａとして残存する。
次に、図２Ｇに示されるように、ウェットエッチング等を行い、未反応金属層３１ａを除去する。その後、特に図示しないが、窒素雰囲気下において、９５０～１０５０℃程度の加熱処理を行い、金属シリサイド膜２４と半導体基板１０（すなわち、ソース領域１４およびコンタクト領域１５）とのコンタクト抵抗をさらに低減させる。
次に、図２Ｈに示されるように、ＣＶＤ法等によって層間絶縁膜２０上に金属層を成膜した後に図示しないマスクを用いたエッチング等を行い、金属層をパターニングしてソース電極２２およびゲート配線２３を形成する。なお、ゲート配線２３は、上記のように、酸化膜３０の酸素を還元可能な材料で構成される。また、本実施形態では、共通の金属層をパターニングすることでソース電極２２およびゲート配線２３を形成するため、ソース電極２２は、ゲート配線２３と同じ材料で構成される。
その後、図２Ｉに示されるように、ゲート配線２３の融点以下の温度であって、後工程となるはんだ付け等の温度以上に加熱することにより、ソース電極２２やゲート配線２３の膜質を安定化させる。この際、接続配線１９上に形成されている酸化膜３０は、ゲート配線２３が酸化膜３０の酸素を還元可能な材料で構成されているため、酸素がゲート配線２３に還元されることで除去される。つまり、本実施形態では、ゲート配線２３の膜質を安定化させることと、酸化膜３０を除去することとを同一工程で行う。なお、本実施形態では、この工程がゲート配線２３に関する加熱処理に相当する。以上のようにして、本実施形態のＳｉＣ半導体装置が製造される。
以上説明した本実施形態によれば、ゲート配線２３を酸化膜３０の酸素を還元可能な材料で構成している。そして、ゲート配線２３の膜質を安定化させる加熱処理を行う際、ゲート配線２３に酸化膜３０の酸素を還元させることで酸化膜３０を除去している。このため、酸化膜３０を除去する工程のみを行う必要がなく、製造工程が増加することを抑制できる。
（１）本実施形態では、ゲート電極１８を形成した後に窒素終端化処理を行い、酸化膜３０を形成する際には、酸化膜３０の厚さが１０ｎｍ以下となるようにしている。このため、ベース層１３のうちのゲート絶縁膜１７との界面に置換された窒素が酸素に置き換わってしまうことを抑制でき、界面準位が増加することでオン抵抗が増加することを抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、バリアメタル膜を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置は、図５に示されるように、ソース電極２２およびゲート配線２３は、それぞれバリアメタル膜２２ａ、２３ａと、バリアメタル膜２２ａ、２３ａ上に積層された主配線部２２ｂ、２３ｂとを有する構成とされている。主配線部２３ｂは、例えば、アルミニウムまたはアルミニウムを主成分とする材料で構成されている。バリアメタル膜２２ａ、２３ａは、主配線部２２ｂ、２３ｂに含まれるアルミニウムが接続配線１９等へ拡散することを抑制する材料で構成される。また、バリアメタル膜２２ａ、２３ａは、酸化膜３０の酸素を還元可能な材料であって、主配線部２２ｂ、２３ｂより拡散し難い材料で構成されている。本実施形態のバリアメタル膜２２ａ、２３ａは、例えば、チタン等で構成されている。
また、ゲート配線２３におけるバリアメタル膜２３ａと接続配線１９との間には、バリアメタル膜２３ａと接続配線１９との間の接触抵抗を低減するための金属シリサイド膜２６が形成されている。なお、本実施形態の金属シリサイド膜２６は、チタンシリコンで構成されている。
以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、本実施形態におけるＳｉＣ半導体装置の製造方法について、図６Ａ～図６Ｄを参照しつつ説明する。
本実施形態では、図２Ｇの工程を行って未反応金属層３１ａを除去した後、図６Ａに示されるように、ＣＶＤ法等により、主配線部２３ｂより拡散し難い材料で構成されるバリアメタル層４０を形成する。なお、本実施形態では、バリアメタル層４０としてのチタン層を形成する。
その後、図６Ｂに示されるように、窒素雰囲気において、７００～８００℃程度で加熱処理を行う。これにより、酸化膜３０は、バリアメタル層４０に酸素が還元されて除去される。また、７００～８００℃の加熱処理を行っているため、接続配線１９とバリアメタル層４０とが反応して金属シリサイド膜２６が構成される。なお、バリアメタル層４０は、拡散し難い材料で構成されているため、この工程でバリアメタル層４０を構成する原子が接続配線１９等に拡散することが抑制される。つまり、バリアメタル層４０は、金属シリサイド膜２６を形成する際、酸化膜３０の酸素を還元可能な材料であって、接続配線１９等に拡散し難い材料で構成されている。また、本実施形態では、この工程がゲート配線２３に関する加熱処理に相当する。
続いて、図６Ｃに示されるように、主配線部２２ｂ、２３ｂを構成する主配線層４１を形成する。その後、図６Ｄに示されるように、図示しないマスクを用いたエッチング等を行い、バリアメタル層４０および主配線層４１をパターニングすることでソース電極２２およびゲート配線２３を形成する。
その後、特に図示しないが、図２Ｉと同様の工程を行ってソース電極２２およびゲート配線２３の膜質を安定化させることにより、本実施形態のＳｉＣ半導体装置が製造される。なお、本実施形態では、既に酸化膜３０が除去されているため、この工程では、酸化膜３０は除去されない。
以上説明した本実施形態によれば、ゲート配線２３を構成するバリアメタル層４０（すなわち、バリアメタル膜２３ａ）を酸化膜３０の酸素を還元可能な材料で構成している。そして、金属シリサイド膜２６を形成する加熱処理を行う際、バリアメタル層４０に酸化膜３０の酸素を還元させることで酸化膜３０を除去している。このため、酸化膜３０を除去する工程のみを行う必要がなく、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されている半導体装置を説明した。しかしながら、半導体装置は、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されて構成されていてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記各実施形態におけるｎ＋型の基板１１をｐ＋型のコレクタ層に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。
また、上記各実施形態では、トレンチゲート構造を有する半導体装置について説明したが、プレーナゲート構造を有する半導体装置とされていてもよい。
そして、上記各実施形態において、半導体装置を製造する際に形成する酸化膜３０は、１０ｎｍ以上の厚さとされていてもよい。このような酸化膜３０を形成したとしても、上記第１、第２実施形態では酸化膜３０を除去する工程のみを行う必要がないため、製造工程が増加することを抑制できる。
１０ 半導体基板
１０ａ 一面
１１ 基板
１２ ドリフト層
１３ ベース層
１４ ソース領域（不純物領域）
１５ ゲート絶縁膜
１８ ゲート電極
１９ 接続配線
２０ 層間絶縁膜
２２ ソース電極
２３ ゲート配線
２４ 金属シリサイド膜
３１ 金属層
３１ａ 未反応金属層

Claims (3)

  1. ゲート電極（１８）と接続される接続配線（１９）を備える炭化珪素半導体装置の製造方法であって、
    第１導電型または第２導電型とされた基板（１１）と、前記基板上に形成された第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ベース層の表層部に形成された第１導電型の不純物領域（１４）と、を有し、前記ベース層のうちの前記ドリフト層と前記不純物領域との間にゲート絶縁膜（１７）が形成されると共に前記ゲート絶縁膜上に前記ゲート電極が形成され、前記ベース層側の面を一面（１０ａ）として前記一面上に、前記ゲート電極と接続されると共にポリシリコンで構成される前記接続配線が形成され、炭化珪素で構成された半導体基板（１０）を用意することと、
    前記ベース層、前記不純物領域、前記ゲート電極、および前記接続配線が覆われるように層間絶縁膜（２０）を形成することと、
    前記層間絶縁膜を含む部分に対し、前記ベース層および前記不純物領域を露出させる第１コンタクトホール（２１ａ）を形成すると共に、前記接続配線を露出させる第２コンタクトホール（２１ｂ）を形成することと、
    熱酸化を行い、前記接続配線のうちの前記第２コンタクトホールから露出する部分に酸化膜（３０）を形成することと、
    前記半導体基板のうちの前記第１コンタクトホールから露出する部分に金属層（３１）を形成することと、
    加熱処理を行い、前記金属層と前記半導体基板とを反応させて金属シリサイド膜（２４）を形成することと、
    前記金属層のうちの前記金属シリサイド膜となった部分と異なる部分の未反応金属層（３１ａ）を除去することと、
    前記第１コンタクトホールを通じて前記ベース層および前記不純物領域と電気的に接続される電極（２２）を形成すると共に、前記第２コンタクトホールを通じて前記接続配線と電気的に接続され、前記酸化膜の酸素を還元可能な材料で構成された部分を有するゲート配線（２３）を形成することと、を行い、
    前記ゲート配線を形成することの途中、または前記ゲート配線を形成した後には、前記ゲート配線に関する加熱処理を行い、前記接続配線上に形成されている前記酸化膜の酸素を前記ゲート配線内に還元させて当該酸化膜を除去することを行い、
    前記半導体基板を用意することでは、前記ゲート電極を形成することの後、前記半導体基板のうちの前記ゲート絶縁膜との界面におけるダングリングボンドを窒素で終端させることを行い、
    前記酸化膜を形成することでは、１０ｎｍ以下の前記酸化膜を形成する炭化珪素半導体装置の製造方法。
  2. 前記ゲート配線を形成した後、前記ゲート配線に関する加熱処理として、前記ゲート配線の膜質を安定化させる加熱処理を行い、
    前記酸化膜を除去することは、前記ゲート配線の膜質を安定化させる加熱処理を行っている際に行う請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート配線を形成することでは、主配線層（４１）を形成することと、前記主配線層を形成することの前に、前記酸化膜の酸素を還元可能な材料であって、前記主配線層より拡散し難い材料であるバリアメタル層（４０）を形成することと、前記バリアメタル層および前記主配線層をパターニングして前記ゲート配線を形成することと、を行い、
    前記バリアメタル層を形成することの後であって前記主配線層を形成することの前に、前記ゲート配線に関する加熱処理として、前記バリアメタル層と前記接続配線とを反応させて金属シリサイド膜（２６）を形成する加熱処理を行い、
    前記酸化膜を除去することは、当該金属シリサイド膜を形成する加熱処理を行っている際に行う請求項１に記載の半導体装置の製造方法。
JP2021112146A 2021-07-06 2021-07-06 炭化珪素半導体装置の製造方法 Active JP7613303B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021112146A JP7613303B2 (ja) 2021-07-06 2021-07-06 炭化珪素半導体装置の製造方法
US17/851,702 US20230009078A1 (en) 2021-07-06 2022-06-28 Method of manufacturing silicon carbide semiconductor device
CN202210786074.7A CN115588617A (zh) 2021-07-06 2022-07-04 制造碳化硅半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021112146A JP7613303B2 (ja) 2021-07-06 2021-07-06 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2023008517A JP2023008517A (ja) 2023-01-19
JP7613303B2 true JP7613303B2 (ja) 2025-01-15

Family

ID=84772182

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021112146A Active JP7613303B2 (ja) 2021-07-06 2021-07-06 炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20230009078A1 (ja)
JP (1) JP7613303B2 (ja)
CN (1) CN115588617A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062402A (ja) 2008-09-05 2010-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2020150242A (ja) 2019-03-15 2020-09-17 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653165A (ja) * 1992-07-28 1994-02-25 Sony Corp メタルプラグの形成方法
JP4825688B2 (ja) * 2002-09-11 2011-11-30 株式会社東芝 半導体装置の製造方法
WO2010131571A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
JP6750590B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 炭化珪素半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062402A (ja) 2008-09-05 2010-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2020150242A (ja) 2019-03-15 2020-09-17 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2023008517A (ja) 2023-01-19
US20230009078A1 (en) 2023-01-12
CN115588617A (zh) 2023-01-10

Similar Documents

Publication Publication Date Title
US12199178B2 (en) Semiconductor device
USRE48072E1 (en) Semiconductor device
CN101548387B (zh) 碳化硅半导体元件及其制造方法
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
CN102576723B (zh) 半导体装置及其制造方法
US7659574B2 (en) Manufacturing method of semiconductor device
JP5745974B2 (ja) 半導体装置およびその製造方法
JP7605241B2 (ja) トレンチ型半導体装置の製造方法
JP3996286B2 (ja) 半導体装置およびその製造方法
CN111937158B (zh) 半导体装置的制造方法以及半导体装置
JP2017168684A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR20040029285A (ko) 집적 회로들을 위한 낮은 열 예산의 실리콘 리치 실리콘질화물
JP7613303B2 (ja) 炭化珪素半導体装置の製造方法
US20150091021A1 (en) Method of Manufacturing Semiconductor Device and the Semiconductor Device
KR100298915B1 (ko) 반도체장치및그제조방법
JP7478604B2 (ja) 半導体装置およびその製造方法
JP7180425B2 (ja) 炭化珪素半導体装置
JP7548230B2 (ja) 半導体装置
JPH0127589B2 (ja)
JP7663035B2 (ja) 炭化珪素半導体装置およびその製造方法
US20240290616A1 (en) Silicon carbide semiconductor device and manufacturing method of the same
JP2023005683A (ja) 炭化珪素半導体装置およびその製造方法
JP2024060921A (ja) 半導体装置の製造方法
TW202505605A (zh) 製造半導體裝置之方法
JP2022187367A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241209

R150 Certificate of patent or registration of utility model

Ref document number: 7613303

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150