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JP2007048853A - 半導体装置 - Google Patents

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JP2007048853A
JP2007048853A JP2005230193A JP2005230193A JP2007048853A JP 2007048853 A JP2007048853 A JP 2007048853A JP 2005230193 A JP2005230193 A JP 2005230193A JP 2005230193 A JP2005230193 A JP 2005230193A JP 2007048853 A JP2007048853 A JP 2007048853A
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semiconductor device
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electrode pad
probe
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Noriyuki Nagai
紀行 永井
Toshihiko Sakashita
俊彦 阪下
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】 プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことを目的とする。
【解決手段】 パッドメタル２２の少なくともプローブ領域２３直下部分を、プローブの進行方向に平行に並んだ複数の細い金属層で形成することにより、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタル２２の表面平坦度を高くし、半導体装置の特性悪化を防ぐことができる。
【選択図】 図１

Description

本発明は、外部端子として機能するＩ／Ｏセルを備える半導体装置に関するものである。
一般的に半導体装置は、内部回路と外部機器等とを接続する入出力装置としてＩ／Ｏセルを備えており、Ｉ／Ｏセルの電極パッドにボンディングワイヤを接続したり、バンプを形成したりすることにより、外部機器等と電気的な接続を行っている。また、半導体装置の検査においても、この電極パッドにプローブをコンタクトさせることにより、半導体装置とテスタを電気的に接続して検査を行なっている。
従来の半導体装置のＩ／Ｏセル構造について図９、図１０、図１１の例を用いて説明する。
図９（ａ）は従来の半導体装置の平面図、図９（ｂ）は従来の半導体装置におけるＩ／Ｏセル領域の要部拡大図であり、図９（ａ）の平面図におけるＩ／Ｏ領域の拡大図である。図１０は従来の半導体装置におけるＩ／Ｏ領域近傍の断面図であり、図９のＡ−Ａ’断面図を示し、プロービング時の電極パッドの様子を模式的に示す図である。図１１は従来の半導体装置におけるバンプを形成した電極パッドを示す断面図である。
半導体装置は、内部回路を形成するアクティブ領域１０と、内部回路と接続された入出力装置であるＩ／Ｏセル１１を形成するＩ／Ｏ領域に区分される。
従来のＩ／Ｏセルは、図９，図１０に示すように、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域の最上層Ｃｕ配線で形成されたパッドメタル１２まで引き伸ばし（図示せず）、ビア１５を介して半導体装置表面のＳｉＮ膜１３（平面図では省略）から露出したＡｌの電極パッド１４と接続する。ここで、パッドメタル１２は電極パッド１４とほぼ同形状に形成されている。パッドメタル及び電極パッドは５０μｍ×８０μｍ〜７０μｍ×１００μｍ程度であり、Ａｌの電極パッド膜厚は４５０μｍ〜２μｍ程度を有する構成であることが多い。
また、半導体装置がＱＦＰ、ＢＧＡ等のパッケージで形成される際には、図１１に示すように、電極パッド１４のプローブ領域１６以外の領域にバンプ１８や半田ボール等を形成する。
検査時には、電極パッド１４のプローブ領域１６にテスタと接続されたプローブ１７をコンタクトさせて検査を行なう。プローブ１７のコンタクトの際には、プローブ１７の進行方向に沿って電極パッド１４が削られる。この時、パッドメタル１２が露出するまで電極パッド１４が削られ、プローブ１７と電極パッド１４が直接接続するようにしても良い。
しかしながら、プロセス精度の問題で、面積の大きなパターンを形成した時には表面の平坦度が下がる傾向があり、従来のＩ／Ｏセル構造では、電極パッド１４はプロービングのために最低限の面積が必要で、電極パッド１４とほぼ同形状に形成されるパッドメタル１２は面積が大きくなるため、パッドメタル１２表面に凹凸が形成され平坦度が低くなっている。そのため、プローブ１７コンタクト時にパッドメタル１２表面の凹凸での応力集中によりパッドメタル１２にクラックが発生し、場合によっては、層間膜にクラックが発生することがあるため、下層Ｃｕ配線とパッドメタル１２とのショートや、下層Ｃｕ配線や回路等の破壊により、半導体装置の特性が悪化するという問題点があった。
この対策として、パッドメタル直下にダミー配線を設けて、クラックによる影響を緩和させる構造も提案されているが（例えば、特許文献１参照）、余分な層を形成することによりプロセス工程が複雑化し、または、既存の配線層を用いてダミー配線を形成した場合には、Ｉ／Ｏセル領域の面積が大きくなり、チップサイズが大きくなるという問題点があった。
特開２００４−２３５４１６号公報
以上の問題点を解決するために、本発明の半導体装置は、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことを目的とする。
上記目的を達成するために、本発明の請求項１記載の半導体装置は、外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、前記内部回路からの配線が続され、前記電極パッドの下層に配置されたパッドメタルと、前記電極パッドと前記パッドメタルを電気的に接続するビアとを有し、前記パッドメタルの少なくとも一部にスリットを設けることを特徴とする。
請求項２記載の半導体装置は、外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、前記内部回路からの配線が接続され、前記電極パッドの下層に層間膜を介して配置されたパッドメタルと、前記層間膜を貫通して前記電極パッドと前記パッドメタルを電気的に接続するビアとを有し、前記パッドメタルの少なくとも一部にスリットを設けることを特徴とする。
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記ビアは、前記プローブ領域を除く領域に配置することを特徴とする。
請求項４記載の半導体装置は、請求項２記載の半導体装置において、前記電極パッドが前記アクティブ領域にはみ出して形成されることを特徴とする。
請求項５記載の半導体装置は、請求項４記載の半導体装置において、前記アクティブ領域の前記電極パッド下部にシールド配線が形成されることを特徴とする。
請求項６記載の半導体装置は、請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記層間膜がＳｉＮ層であることを特徴とする。
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置において、前記パッドメタルの少なくとも一部に前記スリットを設ける位置は、前記電極パッドで検査時に検査プローブが移動するプローブ領域の直下を含む位置であり、前記スリットを設ける方向は前記検査プローブの進行方向であることを特徴とする。
請求項８記載の半導体装置は、請求項７に記載の半導体装置において、前記スリットを前記パッドメタルの前記プローブ領域直下にのみ設けることを特徴とする。
請求項９記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記スリットは、少なくともその一端は開放端を備えたことを特徴とする。
請求項１０記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８または請求項９のいずれかに記載の半導体装置において、前記スリットを複数本備えたことを特徴とする。
請求項１１記載の半導体装置は、請求項１０記載の半導体装置において、複数の前記スリットで挟まれた前記パッドメタルの各金属層の幅は２０μｍ以下であることを特徴とする。
請求項１２記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８または請求項９または請求項１０または請求項１１のいずれかに記載の半導体装置において、前記パッドメタルを形成する金属層がＣｕで、前記電極パッドがＡｌから成ることを特徴とする。
以上により、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことができる。
以上のように、本発明の半導体装置は、パッドメタルの少なくともプローブ領域直下部分を、プローブの進行方向に平行に並んだ幅の細い複数の金属層で形成することにより、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことができる。
本発明の半導体装置におけるＩ／Ｏセルは、アクティブ領域で形成された内部回路が複数層の配線を用いてＩ／Ｏセル領域の最上層配線で形成されたパッドメタルまで引き伸ばされ、ビアを介して半導体装置表面の層間膜から露出した電極パッドに接続される構成である。本発明の半導体装置におけるＩ／Ｏセルにおいては、パッドメタルが、少なくともプローブ領域直下部分では、プローブの進行方向に平行に並んだ幅の細い複数の金属層で形成さている。また、パッドメタルと電極パッド間に層間膜が形成されている場合は、パッドメタルと電極パッドとを接続するビアは、Ｉ／Ｏセルの半導体装置端面部に形成され、ビアに対してアクティブ領域側に、プローブをコンタクトするプローブ領域が設けられている。
このように、プローブがコンタクトするプローブ領域直下のパッドメタルが、プローブの進行方向に細長い形状のパッドメタルが複数集まって形成されることにより、従来の電極パッドとほぼ同形状のパッドメタルに比べて、１つ１つのパッドメタルの面積が小さくなるため、プロセス上、表面の平坦度を高く形成でき、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域でのプローブコンタクトによるパッドメタルへの応力が、細分化された個々のパッドメタルのみにかかり、電極パッド下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
以下、本発明の実施の形態について、Ｃｕ配線、Ａｌ電極パッドの半導体装置を例として図を用いて説明する。
まず、実施の形態１における半導体装置について図１，図２，図３，図４を用いて説明する。
図１は本発明の実施の形態１におけるＩ／Ｏセル領域の平面図、図２は本発明の実施の形態１におけるＩ／Ｏセル領域の断面図であり、図１のＡ−Ａ’断面図である。図３はＩ／Ｏセルの電極パッドにおけるプローブ領域を示す図、図４は本発明の実施の形態１におけるプローブ領域にのみスリットを設けたＩ／Ｏセル領域の平面図である。
図１，図２に示すように、本実施の形態のＩ／Ｏセルは、従来の半導体装置と同様に、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域２１の最上層Ｃｕ配線で形成されたパッドメタル２２まで引き伸ばし（図示せず）、ビア１５を介して半導体装置表面のＳｉＮ膜１３（平面図では図示せず）から露出したＡｌの電極パッド１４と接続する。電極パッド１４も従来のＩ／Ｏセルと同様の形状である。ここで、従来のＩ／Ｏセルでは、電極パッド１４の形成領域全面にパッドメタルとなる金属層が形成されているが、本実施の形態におけるパッドメタル２２は、スリット２４を設けることにより、図１のような、プローブの進行方向に細長い複数のＣｕ層により形成される構造である。
このように、パッドメタル２２を複数の長方形のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル２２への応力が、細分化された個々のパッドメタル２２のみにかかり、電極パッド下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
ここで、パッドメタル２２のプローブ領域２３について、図３を用いて説明する。
図３に示すように、プローブ１７は、電極パッド１４のプローブ領域２３にコンタクトするように設定されており、半導体装置外側からアクティブ領域に向かってプローブ１７が進行し、電極パッド１４を削って電極パッド１４と接触する。
上記説明では、パッドメタル全面にプローブ進行方向のスリットを設けて電極パッドを細分化したが、図４に示すように、パッドメタルのプローブ領域直下のみにスリットを設けてパッドメタルを細分化することもできる。
図４において、パッドメタル２２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成されているが、プローブ領域２３直下においては、スリット２４を設けて、パッドメタル２２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成されている。
また、上記のような細長いＣｕ層は、少なくともプローブ領域２３直下に形成されればよく、図４の説明ではプローブ領域２３直下のプローブ進行方向前後の両方領域を単一面状に形成したが、パッドメタルにおけるプローブ進行方向前後のいずれかの領域まで細分化して開放端とし、残りの領域は単一面状にしても良い。
次に、実施の形態２における半導体装置について図５，図６を用いて説明する。
図５は本発明の実施の形態２におけるＩ／Ｏセル領域の平面図、図６は本発明の実施の形態２におけるＩ／Ｏセル領域の断面図であり、図５のＡ−Ａ’断面図である。
図５，図６に示すように、本実施の形態のＩ／Ｏセルは、従来の半導体装置と同様に、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域２１の最上層Ｃｕ配線で形成されたパッドメタル３２まで引き伸ばし（図示せず）、ビア３５を介してＡｌの電極パッド１４と接続する。ここで、実施の形態２のＩ／Ｏセルでは、パッドメタル３２上に、ビア３５領域を除いてＳｉＮ膜３３（平面図では図示せず）を形成し、ＳｉＮ膜３３上に電極パッド１４を形成する。電極パッド１４とパッドメタル３２とはビア３５を介して電気的に接続され、ビア３５は、プローブ領域２３外に形成され、望ましくはＩ／Ｏセルの半導体装置端部領域に形成される。これは、ビア３５上の電極パッド１４表面には凹凸が生じ、プローブのコンタクト時に、この凹凸の影響を受けることを避けるためである。
この時、本実施の形態におけるパッドメタル３２は、スリット３４を設けることにより、図５のような、プローブの進行方向に細長い複数のＣｕ層により形成される構成である。ただし、上記のように、Ｉ／Ｏセルの半導体装置端部領域にはビア３５を形成するため、スリット３４は形成されない。
このように、プローブ領域２３直下を含む領域のパッドメタル３２を複数の長方形状のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル３２への応力が、細分化された個々のパッドメタル３２のみにかかり、電極パッド１４下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
また、実施の形態１と同様に、パッドメタル３２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成し、プローブ領域２３直下においてのみ、スリット３４を設けて、パッドメタル３２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成することもできる。
次に、実施の形態３における半導体装置について図７，図８を用いて説明する。
図７は本発明の実施の形態３におけるＩ／Ｏセル領域の平面図、図８は本発明の実施の形態３におけるバンプを形成したＩ／Ｏセル構成を示す断面図である。
本実施の形態では、実施の形態２と同様に、スリット４４を備えるパッドメタル４２上にビア３５領域を除いてＳｉＮ膜３３（平面図では図示せず）を形成し、ＳｉＮ膜３３上に電極パッド１４を形成する。
ここで、電極パッド１４をアクティブ領域１０にはみ出す形で形成することにより、電極パッド１４の最低面積に規制されていたＩ／Ｏセルを縮小することができ、チップサイズを抑制することができる。また、アクティブ領域１０のＩ／Ｏセル近傍は、通常、シールド配線３６が引き回されており、電極パッド１４下部にシールド配線３６が配線することが可能となる。
また、プローブコンタクト時に、プローブが電極パッド１４を貫通することがあるが、電極パッド１４のプローブ領域２３直下には２００〜６５０ｎｍ程度のＳｉＮ膜が形成されており、シールド配線等の配線と接触することはない。
このように、プローブ領域２３直下を含む領域のパッドメタル４２を複数の長方形状のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル４２への応力が、細分化された個々のパッドメタル４２のみにかかり、電極パッド１４下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
また、実施の形態２と同様に、パッドメタル４２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成し、プローブ領域２３直下においてのみ、スリット４４を設けて、パッドメタル３２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成することもできる。
本実施の形態のＩ／Ｏセルに対して、スタックバンプ３７を形成する場合は、図８に示すように、アクティブ領域１０上の電極パッドに形成することができる。
以上の各実施の形態では、内部配線をＣｕ配線、電極パッドをＡｌ層にて形成する場合を例に説明したが、その他の金属層を任意に組み合わせて用いても同様の結果を奏する。また、層間膜としてＳｉＮ層を用いて説明したが、その他の層間膜材料を用いても同様の結果を奏する。
また、スリットにより細分化された細長い金属層の幅は、細いほど表面の平坦度が高くなり、プロセス最小線幅０．２μｍ程度が最適となるが、ここでは、２０μｍ以下とし、設計レイアウトを考慮すると９μｍ程度が好ましい。
本発明は、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができ、外部端子として機能するＩ／Ｏセルを備える半導体装置等に有用である。
本発明の実施の形態１におけるＩ／Ｏセル領域の平面図 本発明の実施の形態１におけるＩ／Ｏセル領域の断面図 Ｉ／Ｏセルの電極パッドにおけるプローブ領域を示す図 本発明の実施の形態１におけるプローブ領域にのみスリットを設けたＩ／Ｏセル領域の平面図 本発明の実施の形態２におけるＩ／Ｏセル領域の平面図 本発明の実施の形態２におけるＩ／Ｏセル領域の断面図 本発明の実施の形態３におけるＩ／Ｏセル領域の平面図 本発明の実施の形態３におけるバンプを形成したＩ／Ｏセル構成を示す断面図 （ａ）従来の半導体装置の平面図（ｂ）従来の半導体装置におけるＩ／Ｏセル領域の要部拡大図 従来の半導体装置におけるＩ／Ｏ領域近傍の断面図 従来の半導体装置におけるバンプを形成した電極パッドを示す断面図
符号の説明
１０ アクティブ領域
１１ Ｉ／Ｏセル
１２ パッドメタル
１３ ＳｉＮ膜
１４ 電極パッド
１５ ビア
１６ プローブ領域
１７ プローブ
１８ バンプ
２１ Ｉ／Ｏ領域
２２ パッドメタル
２３ プローブ領域
２４ スリット
３２ パッドメタル
３３ ＳｉＮ膜
３４ スリット
３５ ビア
３６ シールド配線
３７ スタックバンプ
４２ パッドメタル
４４ スリット

Claims (12)

  1. 外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、
    前記内部回路からの配線が続され、前記電極パッドの下層に配置されたパッドメタルと、
    前記電極パッドと前記パッドメタルを電気的に接続するビアと
    を有し、前記パッドメタルの少なくとも一部にスリットを設けることを特徴とする半導体装置。
  2. 外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、
    前記内部回路からの配線が接続され、前記電極パッドの下層に層間膜を介して配置されたパッドメタルと、
    前記層間膜を貫通して前記電極パッドと前記パッドメタルを電気的に接続するビアと
    を有し、前記パッドメタルの少なくとも一部にスリットを設けることを特徴とする半導体装置。
  3. 前記ビアは、前記プローブ領域を除く領域に配置することを特徴とする請求項２記載の半導体装置。
  4. 前記電極パッドが前記アクティブ領域にはみ出して形成されることを特徴とする請求項２記載の半導体装置。
  5. 前記アクティブ領域の前記電極パッド下部にシールド配線が形成されることを特徴とする請求項４記載の半導体装置。
  6. 前記層間膜がＳｉＮ層であることを特徴とする請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
  7. 前記パッドメタルの少なくとも一部に前記スリットを設ける位置は、前記電極パッドで検査時に検査プローブが移動するプローブ領域の直下を含む位置であり、前記スリットを設ける方向は前記検査プローブの進行方向であることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置。
  8. 前記スリットを前記パッドメタルの前記プローブ領域直下にのみ設けることを特徴とする請求項７に記載の半導体装置。
  9. 前記スリットは、少なくともその一端は開放端を備えたことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
  10. 前記スリットを複数本備えたことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８または請求項９のいずれかに記載の半導体装置。
  11. 複数の前記スリットで挟まれた前記パッドメタルの各金属層の幅は２０ｕｍ以下であることを特徴とする請求項１０記載の半導体装置。
  12. 前記パッドメタルを形成する金属層がＣｕで、前記電極パッドがＡｌから成ることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８または請求項９または請求項１０または請求項１１のいずれかに記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141153A (ja) * 2007-12-06 2009-06-25 Rohm Co Ltd 半導体装置
WO2015132924A1 (ja) * 2014-03-06 2015-09-11 三菱電機株式会社 半導体装置
WO2015132926A1 (ja) * 2014-03-06 2015-09-11 三菱電機株式会社 半導体装置、及び、その試験方法
WO2016079969A1 (ja) * 2014-11-19 2016-05-26 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
JP2016105463A (ja) * 2014-11-19 2016-06-09 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
US11714123B2 (en) 2020-09-02 2023-08-01 United Semiconductor Japan Co., Ltd. Probe position monitoring structure and method of monitoring position of probe

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
JP2010278141A (ja) * 2009-05-27 2010-12-09 Renesas Electronics Corp 半導体装置及び半導体装置の検査方法
JP6560175B2 (ja) 2016-09-13 2019-08-14 株式会社東芝 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049223A (ja) * 1998-07-30 2000-02-18 Oki Electric Ind Co Ltd 半導体装置
JP2000200905A (ja) * 1999-01-06 2000-07-18 Nissan Motor Co Ltd 半導体装置
JP2002110731A (ja) * 2000-09-29 2002-04-12 Nec Corp 半導体装置とその製造方法
JP2004063652A (ja) * 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置の製造方法
WO2004040646A1 (de) * 2002-10-22 2004-05-13 Infineon Technologies Ag Elektronisches bauelement mit integriertem passiven elektronischen bauelement und verfahren zu dessen herstellung
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
KR100370238B1 (ko) * 2000-10-20 2003-01-30 삼성전자 주식회사 반도체 소자의 본드패드 및 그 형성방법
US7313530B2 (en) * 2001-04-10 2007-12-25 General Electric Company Methods and systems for generating and displaying the capacity of a delivery management system
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US6642597B1 (en) * 2002-10-16 2003-11-04 Lsi Logic Corporation Inter-layer interconnection structure for large electrical connections

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049223A (ja) * 1998-07-30 2000-02-18 Oki Electric Ind Co Ltd 半導体装置
JP2000200905A (ja) * 1999-01-06 2000-07-18 Nissan Motor Co Ltd 半導体装置
JP2002110731A (ja) * 2000-09-29 2002-04-12 Nec Corp 半導体装置とその製造方法
JP2004063652A (ja) * 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置の製造方法
WO2004040646A1 (de) * 2002-10-22 2004-05-13 Infineon Technologies Ag Elektronisches bauelement mit integriertem passiven elektronischen bauelement und verfahren zu dessen herstellung
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037939B2 (en) 2007-12-06 2018-07-31 Rohm Co., Ltd. Semiconductor apparatus
US8791569B2 (en) 2007-12-06 2014-07-29 Rohm Co., Ltd. Semiconductor apparatus
US9659868B2 (en) 2007-12-06 2017-05-23 Rohm Co., Ltd. Semiconductor apparatus
JP2009141153A (ja) * 2007-12-06 2009-06-25 Rohm Co Ltd 半導体装置
US9368431B2 (en) 2007-12-06 2016-06-14 Rohm Co., Ltd. Semiconductor apparatus
JPWO2015132926A1 (ja) * 2014-03-06 2017-03-30 三菱電機株式会社 半導体装置、及び、その試験方法
US10192797B2 (en) 2014-03-06 2019-01-29 Mitsubishi Electric Corporation Semiconductor device and electrical contact structure thereof
WO2015132926A1 (ja) * 2014-03-06 2015-09-11 三菱電機株式会社 半導体装置、及び、その試験方法
WO2015132924A1 (ja) * 2014-03-06 2015-09-11 三菱電機株式会社 半導体装置
US10228412B2 (en) 2014-03-06 2019-03-12 Mitsubishi Electric Corporation Semiconductor device and method for testing same
JP2016105463A (ja) * 2014-11-19 2016-06-09 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
WO2016079969A1 (ja) * 2014-11-19 2016-05-26 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
US11714123B2 (en) 2020-09-02 2023-08-01 United Semiconductor Japan Co., Ltd. Probe position monitoring structure and method of monitoring position of probe
US11994556B2 (en) 2020-09-02 2024-05-28 United Semiconductor Japan Co., Ltd. Probe position monitoring structure and method of monitoring position of probe
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