JP2007043892A - 過昇圧防止回路 - Google Patents

Abstract

【課題】 昇圧回路の過昇圧を防止する過昇圧防止回路において、昇圧回路で発生するリップルの影響を除去して、誤動作を防止する。
【解決手段】 電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔ（＜０Ｖ）の差である（Ｖｄｄ−Ｖｏｕｔ）が所定値ＶＭＡＸを越えないように制御する。Ｖｄｄ−Ｖｏｕｔ＜ＶＭＡＸのときは、チャージポンプ回路２は昇圧動作を行い、Ｖｄｄ−Ｖｏｕｔ＞ＶＭＡＸとなったときにチャージポンプ回路２は昇圧動作を停止する。演算増幅器１の基準電圧Ｖｒｅｆは接地電圧Ｖｓｓを基準としているので、チャージポンプ回路２で発生するリップルの影響が除去される。
【選択図】 図１

Description

本発明は、昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路に関する。

従来、電源電圧を何倍かに昇圧する昇圧回路の一種としてチャージポンプ回路が知られている。チャージポンプ回路は例えば携帯用電子機器の電源回路として広く用いられている。一般的なチャージポンプ回路は、複数のスイッチング素子を直列接続して、それらのスイッチング素子の各接続ノードにコンデンサを介して昇圧クロックを供給し、スイッチング素子を通して電荷転送を行うことで入力される電源電圧を昇圧する。

しかしながら、チャージポンプ回路のスイッチング素子として用いられるトランジスタや、チャージポンプ回路の出力電圧Ｖｏｕｔの供給を受ける側の回路を構成しているトランジスタには昇圧の結果、高電圧が印加されることになる。

例えば、図６（ａ）に示すようにＭＯＳトランジスタのゲートＧに出力電圧Ｖｏｕｔが印加され、ソースＳに接地電圧Ｖｓｓが印加されると、ゲートソース間にＶｏｕｔという高電圧が印加されることになる。また、図６（ｂ）に示すようにＭＯＳトランジスタのドレインＤに出力電圧Ｖｏｕｔが印加され、ソースＳに接地電圧Ｖｓｓが印加されると、ソースドレイン間にＶｏｕｔという高電圧が印加されることになる。

そこで、そのようなＭＯＳトランジスタのデバイス構造として高耐圧構造が採用されていた。しかしながら、高耐圧構造のＭＯＳトランジスタはゲート絶縁膜の膜厚が厚いことや、あるいはソースドレインの拡散層の濃度が低いために、電流駆動能力が低いという問題があった。

そこで、ＭＯＳトランジスタの耐圧を落として、電流駆動能力を向上させるために、チャージポンプ回路の出力電圧Ｖｏｕｔを制限する回路が考えられた。例えば、電源電圧Ｖｄｄ＝４Ｖを２倍昇圧して８Ｖを得るとすれば、８Ｖに耐えるＭＯＳトランジスタが必要となるが、チャージポンプ回路の出力電圧Ｖｏｕｔを５．５Ｖに制限すれば、５Ｖ系のＭＯＳトランジスタを使用できるようになり、電流駆動能力の向上及びチップサイズの縮小化を図ることができる。

図７はそのような過昇圧防止回路の回路図である。プラス昇圧を行うチャージポンプ回路５０の出力電圧Ｖｏｕｔ（＞０Ｖ）を抵抗Ｒ１，Ｒ２で分圧して電圧Ｖ０を発生させ、その電圧Ｖ０と接地電圧Ｖｓｓ（＝０Ｖ）を基準とする基準電圧Ｖｒｅｆとを比較器５１で比較し、この比較器５１の出力によりチャージポンプ回路５０への昇圧クロックφの供給を制御する。すなわち、Ｖ０＜Ｖｒｅｆのときは比較器５１の出力はＨ（ハイ）レベルであり、昇圧クロックφはチャージポンプ回路５０へ供給されるのでチャージポンプ回路５０は通常動作を行う。Ｖ０が上昇してＶ０＞Ｖｒｅｆとなると、比較器５１の出力はＬ（ロウ）レベルとなり、昇圧クロックφのチャージポンプ回路５０への供給は停止される。すると、チャージポンプ回路５０の昇圧動作は停止する。ここで、Ｖ０＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）である。

すなわち、Ｖｏｕｔ＞Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２ のときにチャージポンプ回路５０の昇圧動作は停止する。

一方、マイナス昇圧を行うチャージポンプ回路では、その出力電圧Ｖｏｕｔは接地電圧Ｖｓｓ（＝０Ｖ）以下の負の電圧となる。例えば、電源電圧Ｖｄｄに基づいてＶｏｕｔ＝−０．５Ｖｄｄを発生する回路の場合、図８に示すように、Ｖｄｄに応じてＶｏｕｔの値が変動する。つまり、Ｖｄｄが大きくなればＶｏｕｔもその絶対値が大きくなり、接地電圧Ｖｓｓからみると、Ｖｄｄはプラス方向に、Ｖｏｕｔはマイナス方向に大きくなる。

チャージポンプ回路のスイッチング素子として用いられるトランジスタや、チャージポンプ回路の出力電圧Ｖｏｕｔの供給を受ける側の回路を構成しているトランジスタに印加される最大電圧はＶｄｄ−Ｖｏｕｔ（＝１．５Ｖｄｄ）となり、プラス昇圧の場合のように接地電圧Ｖｓｓからの絶対値で表すことはできない。例えば、図９に示すように、ＭＯＳトランジスタのゲートＧにＶｄｄが印加され、ドレインＤにＶｏｕｔが印加される場合にはＶｄｄ−Ｖｏｕｔ（＝１．５Ｖｄｄ）という電圧がゲートドレイン間に印加される。
特開２００１−１１２２３９号公報 特開２００１−２３１２４９号公報

したがって、マイナス昇圧を行うチャージポンプ回路の過昇圧防止回路を提供するにあたって、この回路方式では、比較器に入力される基準電圧は接地電圧Ｖｓｓを基準とするＶｒｅｆではなく、チャージポンプ回路の出力電圧Ｖｏｕｔを基準とすることが必要となる。すなわち、基準電圧はＶｒｅｆ＋Ｖｏｕｔとなる。

しかしながら、チャージポンプ回路の出力電流が大きくなると、基準電圧（Ｖｒｅｆ＋Ｖｏｕｔ）はチャージポンプ回路で発生したリップルの影響を受けて、大きく変動してしまう。そのため、過昇圧防止回路が誤動作してしまう。

また、この過昇圧防止回路で用いる上記基準電圧（Ｖｒｅｆ＋Ｖｏｕｔ）の他に、Ｖｓｓ基準の基準電圧Ｖｒｅｆが必要な場合には、基準電圧の共用化ができないため、その基準電圧Ｖｒｅｆを別途作成しなければならないという問題もある。

そこで、本発明は接地電圧Ｖｓｓを基準とする基準電圧Ｖｒｅｆを用いることができる新たな方式の過昇圧防止回路を提供するものである。

本発明は、昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、電源電圧と前記出力電圧の差を分圧して第１の電圧を発生する第１及び第２の抵抗と、前記電源電圧と前記出力電圧の間に直列接続された第３の抵抗及び第１のトランジスタと、前記第３の抵抗及び第１のトランジスタの接続点の第２の電圧が前記第１の電圧と等しくなるように前記第１のトランジスタのゲートに制御電圧を出力する演算増幅器と、前記演算増幅器の前記制御電圧がゲートに印加された第２のトランジスタと、一方の端が接地された第４の抵抗と、前記第４の抵抗に前記第２のトランジスタに流れる電流と等しい電流を流すカレントミラー回路と、前記第４の抵抗の他方の端に発生する第３の電圧と前記接地電圧を基準とした基準電圧とを比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とするものである。

また、本発明は、昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、電源電圧と前記接地電圧の間に直列接続された第１のトランジスタ及び第１の抵抗と、前記第１のトランジスタと前記第１の抵抗の接続点の第１の電圧が前記接地電圧を基準とした基準電圧と等しくなるように前記第１のトランジスタのゲートに制御電圧を出力する演算増幅器と、一方の端に前記出力電圧が印加された第２の抵抗と、前記第２の抵抗に前記第１の抵抗に流れる電流と等しい電流を流して前記第２の抵抗の他方の端に第２の電圧を発生させるカレントミラー回路と、前記電源電圧と前記出力電圧の差を分圧して第３の電圧を発生する第３及び第４の抵抗と、前記第２の電圧と前記第３の電圧と比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とするものである。

また、本発明は昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、前記電源電圧と前記接地電圧の間に直列接続され、その接続点に第１の電圧を発生する第１のトランジスタ及び第１の抵抗と、前記電源電圧と前記出力電圧との間に直列接続され、その接続点に第２の電圧を発生する第２のトランジスタ及び第２の抵抗と、前記第１の電圧が前記接地電圧を基準とした基準電圧と等しくなるように前記第１のトランジスタのゲート及び第２のトランジスタのゲートに制御電圧を出力する演算増幅器と、前記電源電圧と前記出力電圧の差を分圧して第３の電圧を発生する第３及び第４の抵抗と、前記第２の電圧と前記第３の電圧と比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とする。

本発明の過昇圧防止回路によれば、接地電圧Ｖｓｓを基準とする基準電圧Ｖｒｅｆを用いることができるので、昇圧回路で発生するリップルの影響を除去し、誤動作を防止することができる。したがって、本発明の過昇圧防止回路は大電流出力の昇圧回路に用いて好適である。

また、他の回路で接地電圧Ｖｓｓを基準とする基準電圧Ｖｒｅｆを用いる場合にはその回路との間で基準電圧を共用することが可能になる。

本発明の実施形態について説明する前に、参考例に係る過昇圧防止回路について説明する。図１０はそのような過昇圧防止回路の回路図である。マイナス昇圧を行うチャージポンプ回路６０の出力電圧Ｖｏｕｔ（＜０Ｖ）とＶｄｄとの間に抵抗Ｒ１，Ｒ２を直列接続して、その接続点に電圧Ｖ０’を発生させ、その電圧Ｖ０’とＶｏｕｔを基準とする基準電圧（Ｖｒｅｆ＋Ｖｏｕｔ）とを比較器６１で比較し、この比較器６１の出力によりチャージポンプ回路６０への昇圧クロックφの供給を制御する。

すなわち、Ｖ０’＞Ｖｒｅｆ＋Ｖｏｕｔのときは比較器６１の出力はＨ（ハイ）であり、昇圧クロックφはチャージポンプ回路６０へ供給されるのでチャージポンプ回路６０は昇圧動作を行う。

チャージポンプ回路６０の昇圧動作により、Ｖ０’＜Ｖｒｅｆ＋Ｖｏｕｔとなると、比較器６１の出力はＬ（ロウ）となり、昇圧クロックφのチャージポンプ回路６０への供給は停止される。例えば、Ｖｒｅｆ＝１．２Ｖ、Ｖｄｄ−Ｖｏｕｔ＝５．５Ｖのときに比較器６１の出力が反転するように設定するには、

であるから、数１と数２から、

すなわち、Ｒ２とＲ１の比を数３のように設定すればよい。

しかしながら、出力電圧Ｖｏｕｔを基準とした基準電圧（Ｖｒｅｆ＋Ｖｏｕｔ）を用いると、チャージポンプ回路で発生したリップルの影響を受けて、その値が大きく変動してしまう。そのため、過昇圧防止回路が誤動作してしまう。

そこで、本発明は、接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆを用いることにより、昇圧回路で発生するリップルの影響を除去した新たな方式の過昇圧防止回路を提供するものである。

次に本発明の第１の実施形態に係る過昇圧防止回路について、図１乃至図３を参照しながら、詳しく説明する。図１はこの過昇圧防止回路の回路図であり、図２は図１のマイナス昇圧のチャージポンプ回路２の回路図、図３はマイナス昇圧のチャージポンプ回路２の動作タイミング図である。

この過昇圧防止回路は、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔ（＜０Ｖ）の差である（Ｖｄｄ−Ｖｏｕｔ）が所定値ＶＭＡＸを越えないように制御する回路である。すなわち、Ｖｄｄ−Ｖｏｕｔ＜ＶＭＡＸのときは、チャージポンプ回路２は昇圧動作を行い、Ｖｄｄ−Ｖｏｕｔ＞ＶＭＡＸとなったときにチャージポンプ回路２は昇圧動作を停止する。

図１に示すように、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの間に、第１の抵抗Ｒ１と第２の抵抗Ｒ２が直列接続され、第１の抵抗Ｒ１に電源電圧Ｖｄｄが印加され、第２の抵抗Ｒ２に出力電圧Ｖｏｕｔが印加されている。第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点の第１の電圧Ｖ１は次式で表される。第１の抵抗Ｒ１の抵抗値をＲ１、第２の抵抗Ｒ２の抵抗値をＲ２とする。

簡単のため、Ｒ１＝Ｒ２とすると、Ｖ１は次式のようになる。

また、電源電圧Ｖｄｄと出力電圧Ｖｏｕｔの間に、第３の抵抗Ｒ３とＮチャネル型の第１のＭＯＳトランジスタＭ１０が直列に接続されている。第３の抵抗Ｒ３に電源電圧Ｖｄｄが印加され、第１のＭＯＳトランジスタＭ１０のソースには出力電圧Ｖｏｕｔが印加されている。

演算増幅器１の負入力端子（−）には第１の電圧Ｖ１が入力され、その正入力端子（＋）には第３の抵抗Ｒ３と第１のＭＯＳトランジスタＭ１０の接続点の第２の電圧Ｖ２が入力されている。演算増幅器１は、第２の電圧Ｖ２が第１の電圧Ｖ１と等しくなるように、第１のＭＯＳトランジスタＭ１０のゲートに制御電圧を出力する。

すなわち、演算増幅器１のイマジナリーショートにより、次式が成り立つ。

演算増幅器１から出力された制御電圧は、Ｎチャネル型の第２のＭＯＳトランジスタＭ１１のゲートに印加される。第２のＭＯＳトランジスタＭ１１のソースには出力電圧Ｖｏｕｔが印加されている。第２のＭＯＳトランジスタＭ１１のドレインには第３のＭＯＳトランジスタＭ１２のドレインが接続されている。第３のＭＯＳトランジスタＭ１２のソースには電源電圧Ｖｄｄが印加されている。第３のＭＯＳトランジスタＭ１２のゲートは第４のＭＯＳトランジスタＭ１３のゲートと共通接続され、これらの２つのトランジスタはカレントミラー回路を構成する。第４のＭＯＳトランジスタＭ１３と第４の抵抗Ｒ４は直列に接続され、第４の抵抗Ｒ４は接地されている。第１のＭＯＳトランジスタＭ１０に流れる電流をＩ１とすると、Ｉ１は次式で表される。第３の抵抗Ｒ３の抵抗値をＲ３とする。

数５，数６を数７に代入すると、電流Ｉ１は次式で表される。

そして、第２のＭＯＳトランジスタＭ１１に流れる電流をＩ２、第４の抵抗Ｒ４に流れる電流をＩ３とすると、上記カレントミラー回路による折り返しにより、
Ｉ１＝Ｉ２＝Ｉ３が成り立つ。

したがって、第４のＭＯＳトランジスタＭ１３と第４の抵抗Ｒ４の接続点の第３の電圧Ｖ３は次式で与えられる。第４の抵抗Ｒ４の抵抗値をＲ４とする。

この第３の電圧Ｖ３は比較器３の正入力端子（＋）に入力される。また、接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆが比較器３の負入力端子（−）に入力される。第３の電圧Ｖ３と基準電圧Ｖｒｅｆとを比較した結果が比較器３の出力信号Ｃｏｕｔになる。比較器３の出力ＣｏｕｔはＮＯＲ回路５に入力されている。また発振器４から出力されるクロックもＮＯＲ回路５に入力されている。

Ｖ３＜Ｖｒｅｆのとき、ＣｏｕｔはＬレベルであるから、発振器４から出力されたクロックはＮＯＲ回路５を通して、昇圧クロックφとして、チャージポンプ回路２に入力される。なお、実際には不図示の制御回路により、昇圧クロックφに基づいて、チャージポンプ回路２のスイッチング用ＭＯＳトランジスタのオンオフを制御するための各種のクロックが作成される。これにより、チャージポンプ回路２は昇圧動作を行う。

一方、チャージポンプ回路２の昇圧動作により、Ｖ３＞Ｖｒｅｆとなると、ＣｏｕｔはＬレベルからＨレベルに変化する。すると、ＮＯＲ回路５の出力はＬレベルに固定されるので、チャージポンプ回路２に対して昇圧クロックφが供給されなくなり、チャージポンプ回路２の昇圧動作は停止される。

したがって、Ｖ３＞Ｖｒｅｆが成り立つことが過昇圧防止の判定条件となる。この判定条件式に数９のＶ３を代入すると、次の判定条件式が得られる。

例えば、Ｖｒｅｆ＝１．２Ｖ、Ｒ３＝１１０ｋΩ、Ｒ４＝４８ｋΩとすると、Ｖｄｄ−Ｖｏｕｔ＞５．５Ｖ となり、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの差が５．５Ｖとなったときにその昇圧動作を停止することができる。

すなわち、本実施形態の過昇圧防止回路によれば、Ｒ１＝Ｒ２の場合に、数１０の判定条件式を満たすように、Ｒ３とＲ４の値を設定することで、Ｖｄｄ−Ｖｏｕｔが所望の値の時にチャージポンプ回路２の昇圧動作を停止することができる。また、Ｒ１≠Ｒ２の場合にも同様の計算工程を辿ることによりＶｄｄ−Ｖｏｕｔの値を設定することができることは勿論である。また、接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆを用いているので、チャージポンプ回路２の出力電圧Ｖｏｕｔに現れるリップルの影響を除去して、誤動作を防止することができる。

チャージポンプ回路２は、昇圧クロックに応じて昇圧を行い、負の出力電圧Ｖｏｕｔ（＜０Ｖ）を発生するものであればどのような回路であっても本発明を適用することができる。例えば、Ｖｏｕｔ＝−０．５Ｖｄｄでもよいし、Ｖｏｕｔ＝−Ｖｄｄでもよい。次に、チャージポンプ回路２の一例としてＶｏｕｔとして−０．５Ｖｄｄを出力する回路を図２及び図３を参照して説明する。

図２は、このチャージポンプ回路２の回路図であり、図２（ａ）は、クロックドライバーＣＤに入力される昇圧クロックφがＬレベル（Ｖｓｓ）の場合、図２（ｂ）はクロックφがＨレベル（Ｖｄｄ）の場合を示している。第１のスイッチング用ＭＯＳトランジスタＭ１のソースに接地電圧Ｖｓｓ（０Ｖ）が印加され、この第１のスイッチング用ＭＯＳトランジスタＭ１のドレインは、第２のスイッチング用ＭＯＳトランジスタＭ２のソースに接続されている。第１のスイッチング用ＭＯＳトランジスタＭ１及び第２のスイッチング用ＭＯＳトランジスタＭ２は、電荷転送素子として機能する。

ここで、第１のスイッチング用ＭＯＳトランジスタＭ１及び第２のスイッチング用ＭＯＳトランジスタＭ２は、いずれもＮチャネル型である。これは、第１のスイッチング用ＭＯＳトランジスタＭ１及び第２のスイッチング用ＭＯＳトランジスタＭ２をオンオフさせるための電圧を同じ回路内から得るためである。第１のスイッチング用ＭＯＳトランジスタＭ１及び第２のスイッチング用ＭＯＳトランジスタＭ２をオンさせるためにはそれらのゲートに電源電圧Ｖｄｄを与えればよいし、オフさせる場合にはそれらのゲートにこの回路の出力電圧Ｖｏｕｔ（＝−０．５Ｖｄｄ）を与えればよい。

また、第１のコンデンサＣ１の一方の端子には、クロックドライバーＣＤの出力が接続されている。クロックドライバーＣＤは、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に、Ｐチャネル型ＭＯＳトランジスタＭ６、Ｎチャネル型ＭＯＳトランジスタＭ７を直列に接続してＣＭＯＳインバータとして構成される。そして、クロックドライバーＣＤには昇圧クロックφが入力され、この昇圧クロックφはクロックドライバーＣＤによって反転される。その反転クロック＊φが、クロックドライバーＣＤの出力として第１のコンデンサＣ１の一方の端子に印加される。

なお、クロックドライバーＣＤの貫通電流を低減するために、Ｐチャネル型ＭＯＳトランジスタＭ６のゲートに昇圧クロックφを印加し、Ｎチャネル型ＭＯＳトランジスタＭ７のゲートに昇圧クロックφを遅延した遅延クロックφ’を印加するように構成してもよい。また、第２のコンデンサＣ２は、その一方の端子が第１及び第２のスイッチング用ＭＯＳトランジスタＭ１，Ｍ２の接続点に接続されている。第３のスイッチング用ＭＯＳトランジスタＭ３は、第２のコンデンサＣ２の他方の端子と接地電圧Ｖｓｓ（０Ｖ）の間に接続されている。

また、第４のスイッチング用ＭＯＳトランジスタＭ４は、第１のコンデンサＣ１の他方の端子と第２のコンデンサＣ２の他方の端子の間に接続されている。第５のスイッチング用ＭＯＳトランジスタＭ５は、第１のコンデンサＣ１の他方の端子と第２のスイッチング用ＭＯＳトランジスタＭ２のドレインである出力端子に接続されている。そして、この回路は、第２のスイッチング用ＭＯＳトランジスタＭ２のドレインから出力電圧Ｖｏｕｔ（＝−０．５Ｖｄｄ）を得るものである。

ここで、第３、第５のスイッチング用ＭＯＳトランジスタＭ３，Ｍ５は、Ｎチャネル型である。これは、第１のスイッチング用ＭＯＳトランジスタＭ１及び第２のスイッチング用ＭＯＳトランジスタＭ２と同様に、これらのトランジスタをオンオフさせるための電圧を同じ回路内から得るためである。即ち、第３のスイッチング用ＭＯＳトランジスタＭ３及び第５のスイッチング用ＭＯＳトランジスタＭ５をオンさせるためにはそれらのゲートに電源電圧Ｖｄｄを与えればよいし、オフさせる場合にはそれらのゲートにこの回路の出力電圧Ｖｏｕｔ（＝−０．５Ｖｄｄ）を与えればよい。

第４のスイッチング用ＭＯＳトランジスタＭ４については、Ｐチャネル型でもＮチャネル型でもよいが、パターン面積を小さくするためにはＮチャネル型であることが好ましい。第４のスイッチング用ＭＯＳトランジスタＭ４がＮチャネル型である場合、これをオンさせるためには、そのゲートに電源電圧Ｖｄｄを与えればよいし、オフさせる場合にはそのゲートにこの回路の出力電圧Ｖｏｕｔ（＝−０．５Ｖｄｄ）を与えればよい。第４のスイッチング用ＭＯＳトランジスタＭ４がＰチャネル型である場合、これをオンさせるためには、そのゲートに接地電圧Ｖｓｓもしくは、出力電圧Ｖｏｕｔを与えればよいし、オフさせる場合にはそのゲートに電源電圧Ｖｄｄを与えればよい。

また、第１及び第２のコンデンサＣ１，Ｃ２は互いに等しい容量値を有しているものとする。また、第１，第２，第３，第４，第５のスイッチング用ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５は、昇圧クロックφの電圧レベルに応じて、不図示の制御回路によってゲート電圧を制御することにより、後述するようにそれらのオン（ＯＮ）、オフ（ＯＦＦ）が制御されている。

次に、このチャージポンプ回路２の昇圧動作について図２（ａ）、（ｂ）及び図３を参照しながら説明する。図３はこのチャージポンプ回路２の定常状態における動作タイミング図である。まず、昇圧クロックφがＬレベルの時のチャージポンプ回路２の動作について説明する（図２（ａ）、図３参照）。このとき、クロックドライバーＣＤのＰチャネル型ＭＯＳトランジスタＭ６はオンし、Ｎチャネル型ＭＯＳトランジスタＭ７はオフするので、反転クロック＊φはＨレベル（Ｖｄｄ）となる。また、第１，第４のスイッチング用ＭＯＳトランジスタＭ１，Ｍ４をオンし、第２、第３、第５のスイッチング用ＭＯＳトランジスタＭ２，Ｍ３，Ｍ５をオフする。

すると、図２（ａ）中の太線で示すように、クロックドライバーＣＤのＰチャネル型ＭＯＳトランジスタＭ６、第１のコンデンサＣ１、第４のスイッチング用ＭＯＳトランジスタＭ４、第２のコンデンサＣ２、第１のスイッチング用ＭＯＳトランジスタＭ１、接地電圧Ｖｓｓを通る経路で、第１のコンデンサＣ１及び第２のコンデンサＣ２が直列接続されて充電される。

これにより、第１のコンデンサＣ１の一方の端子はＶｄｄに充電され、その他方の端子の電圧Ｖ５１は＋０．５Ｖｄｄに充電され、第２のコンデンサＣ２の他方の端子の電圧Ｖ５３も＋０．５Ｖｄｄに充電される。

次に、昇圧クロックφがＨレベルの時の回路動作について説明する（図２（ｂ）、図３参照）。このとき、クロックドライバーＣＤのＮチャネル型ＭＯＳトランジスタＭ７がオンし、Ｐチャネル型ＭＯＳトランジスタＭ６がオフするため、反転クロック＊φはＬレベルとなる。（Ｖｓｓレベル）また、第１，第４のスイッチング用ＭＯＳトランジスタＭ１，Ｍ４をオフし、第２，第３，第５のスイッチング用ＭＯＳトランジスタＭ２，Ｍ３，Ｍ５をオンする。

すると、図２（ｂ）中の太い破線で示すように、２つの経路から出力端子に−０．５Ｖｄｄが供給される。１つの経路は、接地電圧Ｖｓｓから、第３のスイッチング用ＭＯＳトランジスタＭ３、第２のコンデンサＣ２、第２のスイッチング用ＭＯＳトランジスタＭ２を通して、第２のコンデンサＣ２の電荷が放電され、出力端子に−０．５Ｖｄｄが供給される。これは、第２のコンデンサＣ２の他方の端子の電圧Ｖ５３は昇圧クロックφがＬレベルのときに＋０．５Ｖｄｄに充電されているため、第３のスイッチング用ＭＯＳトランジスタＭ３がオンすることにより、電圧Ｖ５３が＋０．５ＶｄｄからＶｓｓに変化することに伴って、第２のコンデンサＣ２の容量結合により、第２のコンデンサＣ２の一方の端子の電圧Ｖ５２はＶｓｓ（０Ｖ）から−０．５Ｖｄｄに変化するためである。

もう１つの経路は、接地電圧Ｖｓｓから、クロックドライバーＣＤのＮチャネル型ＭＯＳトランジスタＭ７、第１のコンデンサＣ１、第５のスイッチング用ＭＯＳトランジスタＭ５を通して、第１のコンデンサＣ１の電荷が放電され、出力端子に−０．５Ｖｄｄが供給される。

これは、昇圧クロックφがＬレベルのときに、第１のコンデンサＣ１の他方端子の電圧Ｖ５１は＋０．５Ｖｄｄに充電されるが、昇圧クロックφがＨレベルに変化すると、Ｎチャネル型ＭＯＳトランジスタＭ７がオンすることにより、第１のコンデンサＣ１の一方の端子の電圧がＶｄｄからＶｓｓに変化することに伴い、第１のコンデンサＣ１の容量結合により、第１のコンデンサＣ１の他方の端子の電圧Ｖ５１は＋０．５Ｖｄｄから−０．５Ｖｄｄに変化するためである。このとき、第２のスイッチング用ＭＯＳトランジスタＭ２及び第５のスイッチング用ＭＯＳトランジスタＭ５に着目すると、それらのトランジスタのゲートにはＶｄｄが印加され、ドレインにＶｏｕｔ＝−０．５Ｖｄｄが印加されているので、ゲートドレイン間にはＶｄｄ−Ｖｏｕｔ＝１．５Ｖｄｄという電圧が印加されることになる。本発明はこのＶｄｄ−Ｖｏｕｔを制限しようとするものである。

この昇圧クロックφがＬレベルの時の動作と、Ｈレベル時の動作を交互に繰り返すことにより、出力電圧Ｖｏｕｔとして、電源電圧Ｖｄｄを−０．５倍した−０．５Ｖｄｄが得られる。前述したように、Ｖ３＞Ｖｒｅｆとなると、比較器３の出力信号ＣｏｕｔはＬレベルからＨレベルに変化し、ＮＯＲ回路５の出力である昇圧クロックφはＬレベルに固定される。これにより、チャージポンプ回路２の動作は停止する。

次に本発明の第２の実施形態に係る過昇圧防止回路について図４を参照しながら詳しく説明する。

演算増幅器１の正入力端子（＋）に接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆが印加されている。第１のＭＯＳトランジスタＭ２０と第１の抵抗Ｒ１１は直列接続され、第１の抵抗Ｒ１１は接地されている。演算増幅器１の負入力端子（−）にはＮチャネル型の第１のＭＯＳトランジスタＭ２０と第１の抵抗Ｒ１１の接続点の第１の電圧Ｖ１１が入力されている。演算増幅器１は、第１の電圧Ｖ１１が基準電圧Ｖｒｅｆと等しくなるように、Ｎチャネル型の第１のＭＯＳトランジスタＭ２０のゲートに制御電圧を出力する。

第１のＭＯＳトランジスタＭ２０のドレインにはＰチャネル型の第２のＭＯＳトランジスタＭ２１のドレインが接続されている。第２のＭＯＳトランジスタＭ２１のソースには電源電圧Ｖｄｄが印加されている。第２のＭＯＳトランジスタＭ２１のゲートはＰチャネル型の第３のＭＯＳトランジスタＭ２２のゲートと共通接続され、これらのトランジスタはカレントミラー回路を構成する。第３のＭＯＳトランジスタＭ２２と第２の抵抗Ｒ１２は直列に接続され、第２の抵抗Ｒ１２にはチャージポンプ回路２の出力電圧Ｖｏｕｔが印加されている。

第１のＭＯＳトランジスタＭ２０及び第１の抵抗Ｒ１１に流れる電流をＩ１とすると、Ｉ１は次式で表される。第１の抵抗Ｒ１１の抵抗値をＲ１１とする。

第２の抵抗Ｒ１２に流れる電流をＩ２とすると、カレントミラー回路により、Ｉ１＝Ｉ２に設定される。したがって、第３のＭＯＳトランジスタＭ２２と第２の抵抗Ｒ１２の接続点の第２の電圧Ｖ１２は、次式で表される。第２の抵抗Ｒ１２の抵抗値をＲ１２とする。

一方、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの間に、第３の抵抗Ｒ１３と第４の抵抗Ｒ１４が直列接続され、第３の抵抗Ｒ１３に電源電圧Ｖｄｄが印加され、第４の抵抗Ｒ１４に出力電圧Ｖｏｕｔが印加されている。第３の抵抗Ｒ１３と第４の抵抗Ｒ１４との接続点の第３の電圧Ｖ１３は次式で表される。第３の抵抗Ｒ１３の抵抗値をＲ１３、第４の抵抗Ｒ１４の抵抗値をＲ１４とする。

第２の電圧Ｖ１２は比較器３の負入力端子（−）に入力され、第３の電圧Ｖ１３は比較器３の正入力端子（＋）に入力される。したがって、Ｖ１３＜Ｖ１２のとき、比較器３の出力信号ＣｏｕｔはＬレベルであるから、発振器４から出力されたクロックφはＮＯＲ回路５を通して昇圧クロックφとしてチャージポンプ回路２に入力される。これにより、チャージポンプ回路２は昇圧動作を行う。一方、チャージポンプ回路２の昇圧動作により、Ｖ１３＞Ｖ１２となると、ＣｏｕｔはＬレベルからＨレベルに変化する。すると、ＮＯＲ回路５の出力はＬレベルに固定されるので、チャージポンプ回路２に対して昇圧クロックφが供給されなくなり、チャージポンプ回路２の昇圧動作は停止される。

したがって、Ｖ１３＞Ｖ１２が成り立つことが過昇圧防止の判定条件となる。

この判定条件式に数１２、数１３を代入すると、次式が得られる。

電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの差が所定の値（数１４の右辺の値）となったときにその昇圧動作を停止することができる。チャージポンプ回路２は、第１の実施形態と同様に、昇圧クロックに応じて昇圧を行い、負の出力電圧Ｖｏｕｔ（＜０Ｖ）を発生するものであればどのような回路であっても本発明を適用することができる。例えば、Ｖｏｕｔ＝−０．５Ｖｄｄでもよいし、Ｖｏｕｔ＝−Ｖｄｄでもよい。

次に本発明の第３の実施形態に係る過昇圧防止回路について図５を参照しながら詳しく説明する。第２の実施形態では、演算増幅器１の出力はＮチャネル型の第１のＭＯＳトランジスタＭ２０のゲートに印加され、この第１のＭＯＳトランジスタＭ２０に流れる電流Ｉ１が、Ｐチャネル型の第２及び第３のＭＯＳトランジスタＭ２１、Ｍ２２を用いたカレントミラー回路により次段へ伝達されるという構成である。これに対して、本実施形態の回路は、演算増幅器１の出力を一対のＰチャネル型のＭＯＳトランジスタのゲートに印加して、カレントミラー駆動を行うものである。

すなわち、図５に示すように、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に、Ｐチャネル型の第１のＭＯＳトランジスタＭ２３と第１の抵抗Ｒ１１が直列に接続されている。第１のＭＯＳトランジスタＭ２３のソースには電源電圧Ｖｄｄが印加され、第１の抵抗Ｒ１１は接地されている。

演算増幅器１の負入力端子（−）に接地電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆが印加されている。演算増幅器１の正入力端子（＋）には第１のＭＯＳトランジスタＭ２３と第１の抵抗Ｒ１１の接続点の第１の電圧Ｖ１１が入力されている。演算増幅器１は、第１の電圧Ｖ１１が基準電圧Ｖｒｅｆと等しくなるように、第１のＭＯＳトランジスタＭ２３のゲートに制御電圧を出力する。

また、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの間に、Ｐチャネル型の第２のＭＯＳトランジスタＭ２４と第２の抵抗Ｒ１２が直列に接続されている。第２のＭＯＳトランジスタＭ２４のソースには電源電圧Ｖｄｄが印加され、第２の抵抗Ｒ１２には出力電圧Ｖｏｕｔが印加されている。第２のＭＯＳトランジスタＭ２４と第２の抵抗Ｒ１２の接続点には第２の電圧Ｖ１２が発生する。演算増幅器１の前記出力は第２のＭＯＳトランジスタＭ２４のゲートに印加されている。

したがって、第１のＭＯＳトランジスタＭ２３と第２のＭＯＳトランジスタ２４とはカレントミラー回路を構成するので、第１のＭＯＳトランジスタＭ２３及び第１の抵抗Ｒ１１を流れる電流Ｉ１と第２のＭＯＳトランジスタＭ２４及び第２の抵抗Ｒ１２を流れる電流Ｉ２は等しくなるように設定される。すなわち、Ｉ１＝Ｉ２である。

その他の回路構成は第２の実施形態と全く同じである。よって、本実施形態の回路についても、第２の実施形態と同様に、数１１、数１２、数１３、数１４の各数式が成り立つ。したがって、電源電圧Ｖｄｄとチャージポンプ回路２の出力電圧Ｖｏｕｔの差が所定の値（数１４の右辺の値）となったときにその昇圧動作を停止することができる。また、チャージポンプ回路２は、第１の実施形態と同様に、昇圧クロックに応じて昇圧を行い、負の出力電圧Ｖｏｕｔ（＜０Ｖ）を発生するものであればどのような回路であっても本発明を適用することができる。例えば、Ｖｏｕｔ＝−０．５Ｖｄｄでもよいし、Ｖｏｕｔ＝−Ｖｄｄでもよい。

本発明の第１の実施形態に係る過昇圧防止回路の回路図である。 チャージポンプ回路の回路図である。 チャージポンプ回路の動作タイミング図である。 本発明の第２の実施形態に係る過昇圧防止回路の回路図である。 本発明の第３の実施形態に係る過昇圧防止回路の回路図である。 ＭＯＳトランジスタのバイアス状態を示す図である。 従来例に係る過昇圧防止回路の回路図である。 マイナス昇圧を行うチャージポンプ回路の出力電圧を示す図である。 ＭＯＳトランジスタのバイアス状態を示す図である。 参考例に係る過昇圧防止回路の回路図である。

符号の説明

１ 演算増幅器、２ チャージポンプ回路、３ 比較器、４ 発振器、５ ＮＯＲ回路、Ｒ１ 第１の抵抗、Ｒ２ 第２の抵抗、Ｒ３ 第３の抵抗、
Ｒ４ 第４の抵抗、Ｍ１０ 第１のＭＯＳトランジスタ、Ｍ１１ 第２のＭＯＳトランジスタ、Ｍ１２ 第３のＭＯＳトランジスタ、Ｍ１３ 第４のＭＯＳトランジスタ

Claims (6)

1. 昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、
   電源電圧と前記出力電圧の差を分圧して第１の電圧を発生する第１及び第２の抵抗と、
   前記電源電圧と前記出力電圧の間に直列接続された第３の抵抗及び第１のトランジスタと、
   前記第３の抵抗及び第１のトランジスタの接続点の第２の電圧が前記第１の電圧と等しくなるように前記第１のトランジスタのゲートに制御電圧を出力する演算増幅器と、
   前記演算増幅器の前記制御電圧がゲートに印加された第２のトランジスタと、
   一方の端が接地された第４の抵抗と、
   前記第４の抵抗に前記第２のトランジスタに流れる電流と等しい電流を流すカレントミラー回路と、
   前記第４の抵抗の他方の端に発生する第３の電圧と前記接地電圧を基準とした基準電圧とを比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とする過昇圧防止回路。
2. 前記クロック制御回路は、前記第３の電圧と前記基準電圧とを比較する比較器と、
   前記昇圧クロックを発生するクロック発生回路と、
   前記比較器の出力に応じて前記クロック発生回路から発生された昇圧クロックを遮断するゲート回路とを備えることを特徴とする請求項１に記載の過昇圧防止回路。
3. 前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値が等しいことを特徴とする請求項１に記載の過昇圧防止回路。
4. 昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、
   電源電圧と前記接地電圧の間に直列接続された第１のトランジスタ及び第１の抵抗と、
   前記第１のトランジスタと前記第１の抵抗の接続点の第１の電圧が前記接地電圧を基準とした基準電圧と等しくなるように前記第１のトランジスタのゲートに制御電圧を出力する演算増幅器と、
   一方の端に前記出力電圧が印加された第２の抵抗と、
   前記第２の抵抗に前記第１の抵抗に流れる電流と等しい電流を流して前記第２の抵抗の他方の端に第２の電圧を発生させるカレントミラー回路と、
   前記電源電圧と前記出力電圧の差を分圧して第３の電圧を発生する第３及び第４の抵抗と、
   前記第２の電圧と前記第３の電圧と比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とする過昇圧防止回路。
5. 昇圧クロックに応じて、接地電圧に対して負の出力電圧を発生する昇圧回路の過昇圧を防止する過昇圧防止回路において、
   電源電圧と前記接地電圧の間に直列接続され、その接続点に第１の電圧を発生する第１のトランジスタ及び第１の抵抗と、
   前記電源電圧と前記出力電圧との間に直列接続され、その接続点に第２の電圧を発生する第２のトランジスタ及び第２の抵抗と、
   前記第１の電圧が前記接地電圧を基準とした基準電圧と等しくなるように前記第１のトランジスタのゲート及び第２のトランジスタのゲートに制御電圧を出力する演算増幅器と、
   前記電源電圧と前記出力電圧の差を分圧して第３の電圧を発生する第３及び第４の抵抗と、
   前記第２の電圧と前記第３の電圧と比較し、その比較結果に応じて前記昇圧回路への前記昇圧クロックの供給を制御するクロック制御回路と、を備えることを特徴とする過昇圧防止回路。
6. 前記クロック制御回路は、前記第２の電圧と前記第３の電圧とを比較する比較器と、
   昇圧クロックを発生するクロック発生回路と、
   前記比較器の出力に応じて前記クロック発生回路から発生された前記昇圧クロックを遮断するゲート回路とを備えることを特徴とする請求項４又は請求項５に記載の過昇圧防止回路。