JP2006508484A - 逐次プログラム式ｍｒａｍ用電流経路変更方式 - Google Patents

Abstract

本発明は、ディジット線電流を、選択されたビット線へと選択された方向で経路変更することによって、より少ない消費電流で磁気ランダム・アクセス・メモリ素子をプログラミングする方法および装置を提供する。

Description

本発明は、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、より詳細には、この種のメモリをプログラミングする際の消費電流を節減する方法および装置に関する。

現在、多くの企業が、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）をフラッシュ・メモリの後継メモリとしてみなしている。ＭＲＡＭは、最速のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を除くすべてのものに取って代わる潜在能力を有する。ＭＲＡＭは、不揮発性メモリ装置であり、すなわち記憶情報を保持するのに電力が不要である。これは、他のほとんどのタイプのメモリに優る利点とみなされる。

ＭＲＡＭの概念は、元々米国ハネウェル社で開発されたものであり、磁性多層デバイスの磁化方向を情報の記憶に利用し、結果として生じる抵抗差を情報の読出しに利用するものである。あらゆるメモリ装置と同様に、ＭＲＡＭアレイの各セルは、「１」または「０」のいずれかを表す、少なくとも２つの状態を記憶できなければならない。

様々な種類の磁気抵抗（ＭＲ）効果が存在するが、そのうちでも巨大磁気抵抗（ＧＭＲ）およびトンネル磁気抵抗（ＴＭＲ）が、現在最も重要なものである。ＧＭＲ効果、およびＴＭＲすなわち磁気トンネル接合（ＭＴＪ）効果またはスピン依存トンネル（ＳＤＴ）効果によって、取分け不揮発性磁気メモリが実現可能となる。これらのデバイスは、少なくとも２つが強磁性または強磁性であり、非磁性中間層によって互いに分離されている、薄膜のスタックを含む。ＧＭＲは導体中間層を有する構造体の磁気抵抗であり、ＴＭＲは誘電体中間層を有する構造体の磁気抵抗である。非常に薄い導体が２つの強磁性または強磁性フィルムの間に配置される場合、この複合多層構造体の有効平面抵抗は、両フィルムの磁化方向が平行であるとき最小であり、両フィルムの磁化方向が反平行であるとき最大となる。薄い誘電体中間層が２つの強磁性または強磁性フィルムの間に配置される場合、フィルム間で見られるトンネル電流は、両フィルムの磁化方向が平行であるとき最大（すなわち抵抗が最小となる）となり、また両フィルムの磁化方向が反平行であるとき、フィルム間のトンネル電流は最小（すなわち抵抗が最大）となる。

磁気抵抗は、通常、上述の構造体が、平行磁化状態から反平行磁化状態へと移る際の抵抗の増加率で測定される。ＴＭＲデバイスは、ＧＭＲ構造体よりも高い磁気抵抗率を有し、したがって、より高い信号およびより高い速度をもたらす潜在能力を有する。最近の結果によると、良好なＧＭＲセルでは磁気抵抗が６〜９％であったのに対し、トンネリングでは４０％を超える磁気抵抗が得られることが示されている。

ＭＲＡＭは、アレイ状に配置された複数の磁気抵抗メモリ・ユニット１を備える。そのような従来技術のメモリ・ユニット１の１つを、図１に示す。各メモリ・ユニット１は、磁気抵抗メモリ素子２、ディジット線４とビット線６との第１の交点、およびビット線６とワード線８との第２の交点を含む。メモリ・ユニット１は、ビット線６によって直列に列をなして結合されるとともに、ディジット線４およびワード線８によって直列に行をなして結合され、それによってアレイを形成している。使用する磁気抵抗メモリ素子２は、それだけに限らないが、例えば磁気トンネル接合（ＭＴＪ）でよい。

ＭＴＪメモリ素子２は、一般に、下部電気接点２２を形成する非磁性導体、ピン磁性層１０、ピン磁性層１０上に配置される誘電バリア層１４、誘電バリア層１４上に配置される自由磁性層１２、および自由磁性層１２上の上部接点１６を含む。ピン磁性層１０および自由磁性層１２は、ともに例えばＮｉＦｅで構成することができ、誘電バリア層１４は例えばＡｌＯｘで形成することができる。

磁性材料製のピン層１０は、常に同じ方向を向く磁気ベクトルを有する。自由層１２の磁気ベクトルは自由であるが、その層の物理的寸法によって、２方向のうちのいずれか、すなわちピン層１０の磁化方向に平行または反平行のいずれかを向くように拘束される。

ＭＴＪメモリ素子２は、電気が磁性層の一方から他方へと素子２中を垂直に流れるように、回路内で接続して使用する。ＭＴＪユニット１は、図１に示すように、トランジスタＴなどのスイッチング素子と直列な抵抗Ｒによって電気的に表すことができる。抵抗Ｒの抵抗の大きさは、メモリ素子２の自由磁性層およびピン磁性層の磁気ベクトルの向きによって変わる。ＭＴＪ素子２は、磁気ベクトルがそれぞれ反対方向を向くときは相対的に高い抵抗（HiRes）を有し、磁気ベクトルがそれぞれ同じ方向を向くときは相対的に低い抵抗（LoRes）を有する。

従来技術のメモリ・ユニットの２×２アレイの概略立面図を、図２に示す。複数のＭＲＡＭユニットを備えるＭＲＡＭアレイでは、スイッチング磁界を発生させる電流を搬送する導線４,６が直交して、各ビットまたはメモリ素子２の下および上を通過している。各ビットは、電流が一方の線にのみ印加される場合はスイッチングしないが、電流が選択されたビットで交差する両方の線を流れる場合はスイッチングするように設計されている（スイッチングは、自由層の磁気ベクトルがスイッチング磁界の方向と一致しない場合にのみ生じる）。

ディジット線４およびビット線６が、ＭＴＪメモリ・ユニット１のアレイに設けられ、ディジット線４はメモリ素子２の一方側でアレイの行に沿って延び、ビット線６はメモリ素子２の反対側でアレイの列に沿って延びている。図２の構造は、分かり易いように部分的に上下が逆になっている。すなわち、ディジット線４は、物理的にＭＴＪ素子２の下を（ＭＴＪ素子２の、トランジスタＴが設けられる基板の方を向いた側を）通り、ビット線６は物理的にＭＴＪ素子２の上を（ＭＴＪ素子２の、トランジスタＴが設けられる基板から離れた方を向いた側を）通っている。しかし、そのように描くと、ビット線６のために、図面のより重要な部分である磁気抵抗素子２が見え難くなってしまう。

各メモリ素子２は、固定層またはピン層１０、自由層１２およびその間の誘電バリア１４を備えた積層構造体である。誘電体１４を間に備えた強磁性体または強磁性層１０，１２のサンドイッチに小さい電圧を印加すると、電子が誘電バリア１４を通ってトンネリングすることができる。

メモリ素子２は、相互接続層１６と、複数のメタライゼーション層１８およびバイア２０とによってトランジスタＴに接続されている。メモリ素子２とビット線６との間に、電流接続部２２がある。各メモリ・ユニット１のトランジスタＴは、アース線２４に接続されている。

書込みモードまたはプログラム・モードでは、必要な電流が選択されたディジット線４およびビット線６中を流れて、それらの交点でピーク磁界が生じる。この磁界は、ＭＴＪユニット２の抵抗が（ビット線６を流れる電流の方向に応じて）、LoRes（低抵抗）状態からHiRes（高抵抗）状態に、またはその逆にスイッチングするように、ＭＴＪ素子２の自由層１２の極性をスイッチングするのに十分なものである。同時に、選択されたメモリ・ユニット１（選択されたディジット線４と選択されたビット線６との交点にあるメモリ・ユニット）内のトランジスタＴなどのスイッチング素子を、例えばワード線８の電圧を低（スイッチング素子がトランジスタＴである場合は０ボルト）に保つことによって、遮断状態とする。選択されたディジット線４中および選択されたビット線６中を流れる電流は、両方が存在するときは選択されたメモリ素子の自由層の磁気ベクトルの方向を変えることができる磁界を生成するが、どちらか一方のストリップ中を流れる電流だけでは、記憶状態を変えることはできない。したがって、選択されたメモリ素子のみが書き込まれ、同じ選択されたディジット線４またはビット線６上にある他のメモリ素子は、どれも書き込まれることはない。

ＭＲＡＭに伴う欠点は、プログラミングに必要な電流が非常に高いことである。というのは、磁気抵抗材料の近傍で十分高い磁界を２つ誘起することが必要となるからである。

典型的なＭＲＡＭを書き込むか、またはプログラミングするには、例えばビット線電流で３ｍＡ、ディジット線電流で４ｍＡが必要となる。ここで示した値は例に過ぎず、異なることもあり得る。１６ビットのワード・サイズを有するＭＲＡＭを設計する場合、１ワードの書込みに１６×３＋４＝５２ｍＡの電流を消費することになる。多くの応用例、特にバッテリから電力を得るオンボード・メモリでは、この消費電流は大き過ぎる。

ＭＲＡＭのプログラミング時間は、フラッシュ・メモリよりも遥かに高速である（例えば、ＭＲＡＭは３０ナノ秒内でプログラミングできるが、ファウラー・ノルドハイム・プログラム式フラッシュ・メモリではミリ秒の範囲の時間が必要となる）ので、このＭＲＡＭのプログラミング速度の一部を犠牲にして、以下に説明するように、プログラミングをより低電流で実現することができる。ＭＲＡＭが平行して書き込まれず、したがって１６ビットすべてが同時に書き込まれるのではなく、一時に１つずつ逐次書き込まれる場合、プログラミング時間はより長くなるが（１６×３０ナノ秒＝０．４８マイクロ秒、これでもフラッシュ・メモリより遥かに高速である）、プログラミング電流は大幅に低くなる。すなわち、３＋４＝７ｍＡにまで減少する。

本発明の目的は、ＭＲＡＭのビットを逐次プログラミングする際の消費電流をさらに低減することである。

上記の目的は、本発明による方法および装置によって達成される。
本発明は、磁気抵抗メモリ素子または磁気ランダム・アクセス・メモリ素子をより少ない消費電流でプログラミングする方法を提供する。この方法は、メモリ素子の所で互いに交差する第１および第２の導電ストリップを通して電流を供給することを含み、その第１の導電ストリップを通る電流は、一時的にその第２の導電ストリップを通過して流れる。このようにすると、メモリ素子において異なる方向を有する２つの磁界が生成される。これらの磁界を生成する電流は共用されるので、全消費電力を低減することができる。

本発明はまた、
−非磁性層によって分離された第１の磁性層および第２の磁性層を含む磁気ランダム・アクセス・メモリ素子または磁気抵抗メモリ素子と、
−メモリ素子の所で互いに交差するように配置された、第１の磁性層に磁気的に結合可能な第１の導電ストリップおよび第２の磁性層に磁気的に結合可能な第２の導電ストリップと、
−第１の導電ストリップを第２の導電ストリップに一時的に電気的に接続する接続手段とを備える、磁気ランダム・アクセス・メモリ・ユニットを提供する。

接続手段はさらに、第２の導電ストリップ中を流れる電流の方向をスイッチングする電流方向スイッチング手段を含むことができる。これらの電流方向スイッチング手段は、メモリ素子に書き込まれるデータに応じて、２つの状態のうちのいずれか一方にスイッチングされる。各状態は、第２の導電ストリップを流れる電流の方向の違いに対応し、したがって、その電流によって生成される磁界の方向の違いに対応する。メモリ素子に書き込まれるデータに従って、電流方向スイッチング手段のスイッチングを制御する制御ユニットを設けることもできる。

接続手段は、少なくとも１つのスイッチを含むことができる。スイッチは、トランジスタなどの半導体デバイスによって形成することができる。所与の第１の導電ストリップが所与の第２の導電ストリップに接続されるように、少なくとも１つのスイッチを制御するのに適した信号を供給するための制御ユニットを設けることができる。

第１の導電ストリップは、線ドライバを備えることができる。線ドライバは、トライステート・ドライバとすることができる。
磁気抵抗素子は、磁気トンネル接合（ＭＴＪ）を含むこともできる。

本発明はさらに、論理的に編成された行および列に配置された磁気抵抗メモリ・ユニットのマトリックスを提供するものであり、各メモリ・ユニットは、例えばＭＴＪなどの磁気抵抗素子を含み、マトリックスは、少なくとも１つの第１の導電ストリップおよび少なくとも１つの第２の導電ストリップを備え、１つの行にあるメモリ・ユニットはすべて、少なくとも１つの第１の導電ストリップのうちの１つに磁気的に結合可能であるとともに、１つの列にあるメモリ・ユニットはすべて、少なくとも１つの第２の導電ストリップのうちの１つに磁気的に結合可能であり、マトリックスは、その少なくとも１つの第１の導電ストリップのうちの１つを、一時的に少なくとも１つの第２の導電ストリップのうちの１つに電気的に接続する接続手段を含む。

マトリックスは、複数の第１の導電ストリップおよび複数の第２の導電ストリップの少なくとも一方を備えることができる。第１の導電ストリップの数は、第２の導電ストリップの数と同じでもよいし、両方の数が異なってもよい。例示の実施形態では、限られた数の第１および第２の導電ストリップのみが示されているが、マトリックスはどんなサイズでもよい。

本発明のこれらおよびその他の特性、特徴および利点は、以下の詳細な説明を、本発明の原理を例によって示す添付の図面と併せ読めば、明らかになるであろう。この説明は、例として示すものにすぎず、本発明の範囲を限定するものではない。以下で引用する参照符号は、添付の図面を参照するものである。
それぞれの図において、同じ参照符号は、同じまたは類似の要素を示す。

本発明を特定の実施形態に即していくつかの図面を参照して説明するが、本発明はそれに限定されるものではなく、特許請求の範囲によってのみ限定されるものである。記載の図面は、概略図にすぎず、限定的なものではない。図面において、いくつかの要素の寸法は、図例示の目的で誇張されていることがあり、同一縮尺で描かれてはいない。本発明の明細書および特許請求の範囲において使用する用語「含む、備える」（comprising）は、他の要素またはステップを排除するものではない。単数名詞を示す際に使用する不定冠詞または定冠詞、例えば「aまたはan」、「the」は、別段の指定がない限り、その名詞の複数も含む。

ＭＲＡＭメモリ内で、ディジット線からビット線へと電流を経路変更（reroute）するための回路の一般的構成（scheme）を、図３に示す。

先に述べたように、ＭＲＡＭメモリ素子は、２つの磁界によって書き込むか、またはプログラミングすることができる。これらの磁界は、電流によって、より具体的にはビット線を流れる電流およびディジット線を流れる電流によって誘起され、これらビット線およびディジット線は、メモリ素子の所で互いに交差している。これらの磁界を誘起する電流を共用することができれば、全消費電流を低減することができる。

本発明によれば、ディジット線電流は、選択されたビット線に方向変換（redirect）されるので、ディジット線電流のみを生成するだけでよい。このため、典型的なＭＲＡＭでは、消費電流を４ｍＡまで節減することができる。

図３に、メモリ素子２のｎ×ｍマトリックスの一部分のみを示す。完全なマトリックスでは、メモリ素子２がｎ行Ｒ_ｌ,．．．,Ｒ_ｉ,．．．,Ｒ_ｊ,．．．,Ｒ_ｎに、かつｍ列Ｃ_ｌ,．．．,Ｃ_ｋ,．．．,Ｃ_ｌ,．．．,Ｃ_ｍに編成されている。図３には、行Ｒ_ｉおよびＲ_ｊと、列Ｃ_ｋおよびＣ_ｌのみが示されている。各行Ｒにディジット線４が設けられ、それらはその行Ｒのメモリ素子２に磁気的に結合可能である。具体的にいうと、図３には、ディジット線４_ｉおよび４_ｊのみが示されている。各列Ｃにビット線６が設けられ、それらはその列Ｃのメモリ素子２に磁気的に結合可能である。具体的にいうと、図３には、ビット線６_ｋおよび６_ｌのみが示されている。図３には、各ディジット線４_ｉ，４_ｊおよび各ビット線６_ｋ，６_ｌの交点にあるメモリ素子２_ｉ，ｋ，２_ｉ，ｌ，２_ｊ，ｋ，および２_ｊ，ｌのみが示されている。

この回路の動作は、以下の通りである。

例えば、メモリ素子２_ｉ，ｋをプログラミングする必要がある場合、行Ｒ_ｉのディジット線４_ｉおよび列Ｃ_ｋのビット線６_ｋを選択する必要がある。本発明によれば、ディジット線４_ｉからビット線６_ｋへと電流が経路変更できるように、ビット線６_ｋはディジット線４_ｉに接続されている必要がある。したがって、例えば、分岐３０とディジット線４_ｌ,．．．，４_ｉ,．．．,４_ｊ,．．．,４_ｎとの間に、スイッチ３２_ｉ,３２_ｊなど１組の接続スイッチング素子を、分岐３０とビット線６_ｌ,．．．,６_ｋ,．．．,６_ｌ,．．．,６_ｍとの間に、スイッチ３４,３６などのビット線選択スイッチング素子を備える、接続分岐３０などの接続手段が設けられている。メモリ素子２_ｉ，ｋをプログラミングする必要がある場合、図３に示すように、メモリ素子２_ｉ，ｋに書き込む必要のあるデータに応じて、ディジット線４_ｉと分岐３０との間の接続スイッチング素子３２_ｉと、ビット線６_ｋと分岐３０との間のビット線選択スイッチング素子３４，３６のうちの少なくとも１つとを、オン状態（接続状態）にする必要がある。メモリ素子２_ｉ，ｋに書き込む必要のあるデータに応じて、電流はビット線６_ｋ中を、２つの方向のうちのいずれか（図３では下から上へ、または上から下へ）に流れなければならない。

一例として、電流が下から上へと流れる必要があるものとする。その場合、３８_ｋＢＴおよび４０_ｋＢＴなどの電流方向スイッチング素子をオン状態（ワイヤ間が物理的に接続されている）にする必要があり、一方、３８_ｋＴＢおよび４０_ｋＴＢなどの電流方向スイッチング素子は、オフ状態（ワイヤ間が物理的に接続されておらず、そのため電流がそこを流れることができない）とする。この状況を、図３に示す。

ここで、電流がディジット線ドライバ４０_ｉからディジット線４_ｉを経由し、メモリ素子２_ｉ，ｋの下を通り接続スイッチング素子３２_ｉを経由して流れる場合、電流はまた、ビット線選択スイッチング素子３６を経由し、電流方向スイッチング素子３８_ｋＢＴをも経由し、メモリ素子２_ｉ，ｋの上を通って、電流方向スイッチング素子４０_ｋＢＴを経由して流れて接地される。

データを反転値（「０」ではなく「１」、またはその逆）で書き込むために、電流を反転させる必要がある場合、すなわち電流がビット線６_ｋ中を上から下へと流れる必要がある場合も、接続スイッチング素子３２_ｉをオン状態に、他の接続スイッチング素子をオフ状態にする。ビット線選択スイッチング素子３４をオン状態にすると、分岐３０がビット線６_ｋの上面に接続されることになる。電流方向スイッチング素子３８_ｋＢＴおよび４０_ｋＢＴがオフ状態になり、一方、電流方向スイッチング素子３８_ｋＴＢおよび４０_ｋＴＢはオン状態になる。

このとき、電流は、ディジット線ドライバ４０_ｉからディジット線４_ｉを経由し、メモリ素子２_ｉ，ｋの下を通って接続スイッチング素子３２_ｉを経由し、分岐３０を経由し、ビット線選択スイッチング素子３４を経由し、電流方向スイッチング素子４０_ｋＴＢを経由し、メモリ素子２_ｉ，ｋの上を通って、電流方向スイッチング素子３８_ｋＴＢを経由して流れ接地される。

上記で説明したように、選択されたディジット線中を流れる電流は、選択されたビット線へと、選択された方向（上から下へ、または下から上へ）で経路変更される。ディジット線４、ビット線６の選択およびビット線６を流れる電流の方向の選択は、適当な接続スイッチング素子、ビット線選択スイッチング素子および電流方向スイッチング素子をオン状態にすることによって行われる。様々なスイッチング素子のスイッチングを制御する手段が、設けられている。これらの手段は、本発明を理解する当業者なら、様々な方式で実施することができる。例えば、接続スイッチング素子３２_ｉ，３２_ｊを制御するには、当業者に周知の標準的な行復号回路を用いることができる。行復号回路は、当業者なら設計することができるものであり、これは、例えばスイッチ３２_ｉを接続状態すなわち閉状態にするとともに、他のすべてのスイッチ３２を非接続状態すなわち開状態にすることによって行Ｒ_ｉを選択する。各スイッチを閉じるか、または開くタイミングを制御するためのタイミング回路を設けることができる。ビット線選択スイッチング素子３４，３６の選択は、列選択と並行して行うことができる。列選択回路が列Ｃ_ｋを選択するように制御される場合、この回路は、ビット線選択スイッチング素子３４および３６を動作可能にする。セル内に何を書き込むべきかに応じて、電流方向スイッチング素子３８および４０が選択される。メモリ装置の入力に加えられるデータは、第１または第２の２値状態、例えば「０」または「１」である。この内容に応じて、適当な電流方向スイッチング素子３８，４０が選択される。

ディジット線を流れるように生成された電流が、ビット線をも流れるように経路変更することによって、メモリ素子内で１ビットをプログラミングするのにただ１つの電流、すなわちディジット線電流のみを生成するだけでよくなる。したがって、ＭＲＡＭメモリを逐次プログラミングする際の消費電流が節減される。

通常、様々なスイッチング素子にトランジスタが使用されるが、本発明はそれに限定されるものではない。

ディジット線ドライバ４０_ｉ,４０_ｊは、接続スイッチング素子３２_ｉ,３２_ｊとともに、様々な構成で実装することができる。

そのような構成の第１の実施形態は、図１の構成で使用されるようなものである。すなわち、ディジット線ドライバ４０_ｉ,４０_ｊおよび接続スイッチング素子３２_ｉ,３２_ｊは、別々の素子である。ディジット線ドライバ４０_ｉの実装を、図４に概略的に示す。ディジット線ドライバ４０_ｉは、直列に結合された２つのＣＭＯＳインバータ５０,５１を含む。各ＣＭＯＳインバータ５０，５１は、アース２４と供給電圧Ｖｄｄの間に直列に接続されたｎチャネルＭＯＳＦＥＴ４１,４３およびｐチャネルＭＯＳＦＥＴ４２，４４を含む。ｎチャネルＭＯＳＦＥＴ４１および４３のゲートと、ｐチャネルＭＯＳＦＥＴ４２および４４のゲートは、それぞれ互いに接続されている。ＣＭＯＳインバータ５０のｎチャネルＭＯＳＦＥＴ４１のゲートおよびｐチャネルＭＯＳＦＥＴ４２のゲートは、入力信号ＩＮに接続されている。ＣＭＯＳインバータ５１のｎチャネルＭＯＳＦＥＴ４３のゲートおよびｐチャネルＭＯＳＦＥＴ４４のゲートは、ｎチャネルＭＯＳＦＥＴ４１とｐチャネルＭＯＳＦＥＴ４２との間を接続することによって形成されるＣＭＯＳインバータ５０の出力ＯＵＴ１に接続されている。ｎチャネルＭＯＳＦＥＴ４３とｐチャネルＭＯＳＦＥＴ４４との間の点であるＣＭＯＳインバータ５１の出力ＯＵＴが、ディジット線ドライバ４０_ｉが駆動すべきディジット線４_ｉに接続されている。

入力信号ＩＮが高の場合、ｐチャネルＭＯＳＦＥＴ４２はオフ状態になり、ｎチャネルＭＯＳＦＥＴ４１はオン状態になる。第１のＣＭＯＳインバータ５０の出力信号は次いで低になり、この低信号が第２のＣＭＯＳインバータ５１の入力信号となる。ｐチャネルＭＯＳＦＥＴ４４はオン状態になり、ｎチャネルＭＯＳＦＥＴ４３はオフ状態になる。ＣＭＯＳインバータ５１の出力ＯＵＴは、ディジット線ドライバ４０_ｉの出力でもあるが、これが次いで高になる。逆に、入力信号ＩＮが低の場合、ディジット線ドライバ４０_ｉの出力ＯＵＴも低になる。

ディジット線ドライバの構成の第２の実施形態を、図５に示す。ここでは、同じディジット線４上にあるディジット線ドライバ４０および対応する接続スイッチ３２がトライステート・ドライバ６０として実装されている。ディジット線４を選択解除するには、トライステート・ドライバ６０をトライステート・モードに設定することによって行うことができる。図５に示すトライステート・ディジット線ドライバ６０は、第１のＣＭＯＳインバータ５２を含む。第１のＣＭＯＳインバータ５２は、アース２４と供給電圧Ｖｄｄの間に直列に接続された、ｎチャネルＭＯＳＦＥＴ４５およびｐチャネルＭＯＳＦＥＴ４６を含む。ｎチャネルＭＯＳＦＥＴ４５のゲートおよびｐチャネルＭＯＳＦＥＴ４６のゲートは、ともに入力信号ＩＮに接続されている。第１のＣＭＯＳインバータ５２の出力信号ＯＵＴ１が、ｎチャネルＭＯＳＦＥＴ４５とｐチャネルＭＯＳＦＥＴ４６との間の接続点で得られる。出力信号ＯＵＴ１は、第２のＣＭＯＳインバータ５３の入力信号である。この第２のＣＭＯＳインバータ５３は、直列に接続されたｎチャネルＭＯＳＦＥＴ５４およびｐチャネルＭＯＳＦＥＴ５５を含む。ｎチャネルＭＯＳＦＥＴ５４のゲートおよびｐチャネルＭＯＳＦＥＴ５５のゲートは、ともに第１のＣＭＯＳインバータ５２の出力信号ＯＵＴ１に接続されている。ｎチャネルＭＯＳＦＥＴ５４のドレインは、もう１つのｎチャネルＭＯＳＦＥＴ５６のソースに接続されており、後者のドレインはアース２４に接続されている。ｐチャネルＭＯＳＦＥＴ５５のソースは、もう１つのｐチャネルＭＯＳＦＥＴ５７のドレインに接続されており、後者のソースは供給電圧Ｖｄｄに接続されている。ｎチャネルＭＯＳＦＥＴ５６のゲートおよびｐチャネルＭＯＳＦＥＴ５７のゲートは、逆バイアスされたトライステート信号に接続される。すなわち、ｎチャネルＭＯＳＦＥＴ５６のゲートに加えられる信号が高の場合、ｐチャネルＭＯＳＦＥＴ５７のゲートに加えられる信号は低となり、その逆も同様である。

入力信号ＩＮが低の場合、ｎチャネルＭＯＳＦＥＴ４５はオフ状態に、ｐチャネルＭＯＳＦＥＴ４６はオン状態になる。第１のＣＭＯＳインバータ５２の出力信号ＯＵＴ１は、高になる。ｎチャネルＭＯＳＦＥＴ５４はオン状態に、ｐチャネルＭＯＳＦＥＴはオフ状態になる。ｐチャネルＭＯＳＦＥＴ５７のゲートに印加される信号ＴＲＩＳＴＡＴＥが高の場合、ｎチャネルＭＯＳＦＥＴ５６のゲートに印加される信号ＴＲＩＳＴＡＴＥ（オーバーバー）は低になり、ＭＯＳＦＥＴ５６，５７はともにオフ状態になる。

当業者なら、上述の説明を理解した上で、本発明を実施した、ディジット線電流を選択されたビット線へと経路変更するという目的を達成するための構成の他の実施形態を提供できるであろうことを理解されたい。

以上、本発明の装置に関して、好ましい実施形態、特定の構造および構成について論じてきたが、本発明の範囲および趣旨から逸脱することなく、その形状および細部に様々な変更または修正を加えることができることを理解されたい。例えば、いかなる種類のＭＲＡＭメモリ素子をも用いることができる。

従来技術による、アレイ状に接続されるＭＲＡＭユニットの電気回路図である。 従来技術による、ＭＴＪユニットの２×２アレイの概略立面図である。 本発明の一実施形態による電流経路変更方式のシンボル回路図である。 図３の経路変更方式に使用できるディジット線ドライバの回路図である。 図３の経路変更方式に使用できるディジット線ドライバの別の実施形態の回路図である。

Claims (10)

1. 磁気抵抗メモリ素子をより少ない消費電流でプログラミングする方法であって、前記メモリ素子の所で互いに交差する第１および第２の導電ストリップを通して電流を供給することを含み、前記第１の導電ストリップを通る前記電流が、一時的に前記第２の導電ストリップを通過して流れる、方法。
2. 非磁性層によって分離された第１の磁性層および第２の磁性層を含む磁気抵抗メモリ素子と、
   前記磁気抵抗メモリ素子の所で互いに交差するように配置された、前記第１の磁性層に磁気的に結合可能な第１の導電ストリップおよび前記第２の磁性層に磁気的に結合可能な第２の導電ストリップと、
   前記第１の導電ストリップを前記第２の導電ストリップに一時的に電気的に接続する接続手段とを備える、磁気抵抗メモリ・ユニット。
3. 前記接続手段が、前記第２の導電ストリップ中を流れる前記電流の方向をスイッチングする電流方向スイッチング手段をさらに含む、請求項２に記載のメモリ・ユニット。
4. 前記接続手段が、少なくとも１つのスイッチを含む、請求項２または３に記載のメモリ・ユニット。
5. 前記スイッチが、トランジスタで形成される、請求項４に記載のメモリ・ユニット。
6. 前記第１の導電ストリップが、線ドライバを備える、請求項２ないし５のいずれかに記載のメモリ・ユニット。
7. 前記線ドライバが、トライステート・ドライバである、請求項６に記載のメモリ・ユニット。
8. 前記磁気抵抗素子が、磁気トンネル接合を含む、請求項２ないし７のいずれかに記載のメモリ・ユニット。
9. 論理的に編成された行および列に配置された磁気抵抗メモリ・ユニットのマトリックスであって、各メモリ・ユニットが磁気抵抗素子を含み、前記マトリックスが少なくとも１つの第１の導電ストリップおよび少なくとも１つの第２の導電ストリップを備え、１つの行にあるメモリ・ユニットがすべて前記少なくとも１つの第１の導電ストリップのうちの１つに磁気的に結合可能であるとともに、１つの列にあるメモリ・ユニットがすべて前記少なくとも１つの第２の導電ストリップのうちの１つに磁気的に結合可能であり、前記マトリックスが、前記少なくとも１つの第１の導電ストリップのうちの１つを、一時的に前記少なくとも１つの第２の導電ストリップのうちの１つに電気的に接続する接続手段を含む、マトリックス。
10. 前記磁気抵抗素子が、磁気トンネル接合を含む、請求項９に記載のマトリックス。

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