JP2006332456A - 半導体装置及び試験モード設定方法 - Google Patents

Abstract

【課題】 本発明は、余計な端子を使用することなく試験モードにエントリ可能な半導体装置を提供することを目的とする。
【解決手段】 半導体装置は、第１の電源端子と、第２の電源端子と、第１の電源端子と第２の電源端子とに結合され第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を出力端に生成する比較回路と、比較回路の出力端に結合され信号に応じて試験動作を実行する内部回路を含むことを特徴とする。
【選択図】 図２

Description

本発明は一般に半導体装置に関し、詳しくは試験機能を備えた半導体装置及び半導体装置の試験モード設定方法に関する。

半導体装置のメーカは、製造した半導体装置を工場出荷前に試験して、正常に機能するかどうかをチェックする必要がある。半導体装置には、半導体装置が本来目的とする機能を発揮する通常動作モードとは別に、試験用の特別な機能を実行するための試験モードが設けられている。工場出荷前の試験においては、半導体装置をこの試験モードにエントリさせることにより、通常の動作とは異なる試験動作を実行させて半導体装置をチェックする。

例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ等が１つのチップに実装されたマイクロコントローラでは、通常動作モードにおいてＣＰＵ、ＲＯＭ、ＲＡＭ等の内部モジュール間で伝送されるだけの信号を、試験モードにおいてはチップの外部に取り出して検査する必要がある。このようなマイクロコントローラにおいては、試験モードへのエントリにより、試験動作を制御するチップ内部の回路が動作するとともに、内部モジュール間で伝送される信号がチップ外部端子から送出される。

図１は、従来の試験モードを有する半導体装置において、試験モードへのエントリを指示する機構を示す図である。図１に示す半導体装置１０は、電源端子１１、電源端子１２、テスト用信号端子１３、ユーザ端子１４乃至１７、及び電源端子１８を含む。電源端子１１及び１２は、電源電圧ＶＤＤ及びＡＶＤＤを半導体装置１０の内部回路に供給するための端子であり、グランド端子１８は、半導体装置１０の内部回路のグランド電圧ＶＳＳを外部回路の接地電圧と同電位とするための端子である。ユーザ端子１４乃至１７は、半導体装置１０の内部回路に対する制御信号やデータ信号等の入出力に用いられる。

テスト用信号端子１３は、試験モードへのエントリを指示するテスト用信号を入力する端子である。例えば、外部からテスト用信号端子１３に印加するテスト用信号をＨＩＧＨに設定すると、半導体装置１０が試験モードにエントリして、試験動作が実行される。

このようなテスト用信号端子は、半導体装置の製造メーカによる工場出荷前の試験において使用されるだけであり、半導体装置が出荷された後、ユーザに使用されることはない。即ちテスト用信号端子は、ユーザには全く必要のない端子である。

半導体装置のチップでは、一般に、より多くの機能を１つのチップで実現しようとすると、必要な信号入出力数が増大し端子数もまた増大する結果となる。また半導体装置の回路集積度が増大してチップサイズが小さくなると、端子のサイズ及びピッチもまたチップサイズの減少に応じて小さくしてやる必要がある。従って、半導体装置の機能が複雑になるほど、又回路集積度が高くなるほど、端子を配置するスペースが少なくなり、余計な端子は１つでも少なくしたいという要求が強くなる。

また試験モードへのエントリの仕方は、通常は分からないような方法にして、半導体装置を購入したユーザが試験モードを無闇に使用することがないようにすることが望ましい。また半導体装置が偶発的に試験モードに設定されてしまうことがないように、容易に試験モードにエントリしないように工夫してあることが好ましい。

特許文献１には、内部回路用及び入力バッファ用として用いる第１の電源と、出力バッファ用として用いる第２の電源との２系統の電源を持つ半導体集積回路において、第１の電源を投入した後、第２の電源に所定のシーケンスを与えることによりテストモードに入る構成が示される。特許文献２には、出力ドライバ回路の出力に電気的に接続された出力端子に外部から印加された電圧を、高電位側の電源電圧と低電位側の電源電圧との内の一方と比較して、この比較結果に基づいて半導体集積回路がテストモードとなるように制御する構成が示される。また特許文献３には、テスト時に印加する電源電圧波形を制御し、その特定の波形を集積回路内で検出し、テストモードを設定するためのテスト信号を発生する構成が示される。
特開平９−１０５７７１号公報 特開２００１−５３２３２号公報 特開平６−３０９４７５号公報

以上を鑑みて本発明は、余計な端子を使用することなく試験モードにエントリ可能な半導体装置を提供することを目的とする。

本発明による半導体装置は、第１の電源端子と、第２の電源端子と、該第１の電源端子と該第２の電源端子とに結合され該第１の電源端子の電位と該第２の電源端子の電位との差に応じた信号を出力端に生成する比較回路と、該比較回路の該出力端に結合され該信号に応じて試験動作を実行する内部回路を含むことを特徴とする。

本発明による半導体装置の試験モード設定方法は、第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を生成し、該信号に応じて内部回路を試験モードに設定する各段階を含むことを特徴とする。

本発明の少なくとも１つの実施例においては、半導体装置の複数の電源端子間の電位差を検出し、所定値以上の電位差が検出されると、それに応答して試験モードにエントリする。ここで検出対象となる電源端子は、半導体装置の内部回路が駆動するための電源電圧（グランド電圧を含む）を供給する端子であり、試験モードの使用・不使用に関わらず電源供給端子として使用される。従って、従来技術の構成のようにテスト用信号端子を別個に設ける場合と異なり、余計な端子をテスト用として専用に設ける必要が無い。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図２は、本発明による半導体装置における試験モードへのエントリ指示機構を示す図である。図２に示す半導体装置２０は、電源端子２１、電源端子２２、ユーザ端子２３乃至２７、グランド端子２８、及びコンパレータ２９を含む。電源端子２１及び２２は、電源電圧ＶＤＤ及びＡＶＤＤを半導体装置２０の内部回路に供給するための端子であり、グランド端子２８は、半導体装置２０の内部回路のグランド電圧ＶＳＳを外部回路の接地電圧と同電位にするための端子である。ユーザ端子２３至２７は、半導体装置２０の内部回路に対する制御信号やデータ信号等の入出力に用いられる。

コンパレータ２９は、電源端子２１からの電源電圧ＶＤＤとグランド端子２８からのグランド電圧ＶＳＳとに基づいて駆動し、電源端子２１からの電源電圧ＶＤＤと電源端子２２からの電源電圧ＡＶＤＤとを比較する。電源端子２１からの電源電圧ＶＤＤと電源端子２２からの電源電圧ＡＶＤＤとの差が所定の電圧以上になると、コンパレータ２９はその出力であるテスト用信号をＨＩＧＨにする。このＨＩＧＨのテスト用信号に応答して、半導体装置２０が試験モードにエントリして、試験動作が実行される。

図２の例では、電源端子２１からの電源電圧ＶＤＤは通常動作モード或いは試験モードに関わらず５Ｖに設定される。また電源端子２２からの電源電圧ＡＶＤＤは、通常動作モード時には５Ｖに設定され、試験モード時には４Ｖに設定される。コンパレータ２９は、電源電圧ＶＤＤと電源端子２２からの電源電圧ＡＶＤＤとの差が所定の電圧（例えば0.9Ｖ）以上になると、その出力であるテスト用信号をＨＩＧＨにする。テスト用信号がＨＩＧＨになると、半導体装置２０が試験モードにエントリして、試験動作が実行される。

なお図２の例では、電源端子２１と電源端子２２との電圧差に基づいて試験モードへのエントリを判断したが、グランド電圧側のグランド端子２８と他の端子（例えば電源端子２２）との電圧差に基づいて試験モードへのエントリを判断してもよい。

このように本発明においては、半導体装置の複数の電源端子間の電位差を検出し、所定値以上の電位差が検出されると、それに応答して試験モードにエントリする。ここで検出対象となる電源端子は、半導体装置の内部回路が駆動するための電源電圧（グランド電圧を含む）を供給する端子であり、試験モードの使用・不使用に関わらず電源供給端子として使用される。従って、従来技術の構成のようにテスト用信号端子を別個に設ける場合と異なり、余計な端子をテスト用として専用に設ける必要が無い。

また従来技術の構成のようにテスト用信号端子を別個に設ける場合と異なり、試験モードへのエントリの仕方はユーザには明らかではないので、半導体装置を購入したユーザが試験モードを無闇に使用することがない。また単一の電源端子の電位を検出し、その検出値に基づいて試験モードへのエントリを判断する構成も考えられるが、そのような構成にしたのでは、通常動作中に電源電圧が変動すると、誤って試験モードにエントリしてしまう可能性がある。それに対して本発明では複数の電源端子の電位差を検出しているので、電源電圧が変動しても全ての電源端子において同様な電位変動として検出されることが多く、誤って電位差を検出して偶発的に試験モードにエントリしてしまう危険性を低くすることができる。

図３は、本発明による半導体装置における試験モードへのエントリ指示機構の変形例を示す図である。図３において、図２と同一の構成要素は同一の番号で参照しその説明は省略する。

図３に示す半導体装置２０Ａは、電源端子２１、電源端子２２、ユーザ端子２３乃至２７、グランド端子２８、コンパレータ２９、フリップフロップ３０−１乃至３０−８、及びＡＮＤ回路３１乃至３３を含む。コンパレータ２９は、電源端子２１からの電源電圧ＶＤＤと電源端子２２からの電源電圧ＡＶＤＤとの比較結果に応じた出力信号を、フリップフロップ３０−１に入力データとして供給する。フリップフロップ３０−１乃至３０−８は、ユーザ端子２３からクロック信号ＣＬＫを受け取り、このクロック信号ＣＬＫに同期して入力データを取り込む。フリップフロップ３０−１乃至３０−８は、各段の出力データが次段の入力データとなるように接続され、８段のシフトレジスタを構成する。クロック信号ＣＬＫに同期した入力データ取り込み動作により、各クロックサイクルにおけるコンパレータ２９の比較判定結果出力が、フリップフロップ３０−１乃至３０−８に順次格納・シフトされていく。

ＡＮＤ回路３１乃至３３はデコーダ回路を構成する。ＡＮＤ回路３２は、フリップフロップ３０−１乃至３０−４それぞれの非反転出力、反転出力、反転出力、及び非反転出力を入力として、これらが全てＨＩＧＨの時に出力をＨＩＧＨにする。ＡＮＤ回路３１は、フリップフロップ３０−５乃至３０−８それぞれの反転出力、非反転出力、反転出力、及び非反転出力を入力として、これらが全てＨＩＧＨの時に出力をＨＩＧＨにする。ＡＮＤ回路３３は、ＡＮＤ回路３１及び３２の出力が双方ともＨＩＧＨの時に出力をＨＩＧＨにする。このＡＮＤ回路３３の出力が、テスト用信号として内部回路に供給される。これにより、テスト用信号がＨＩＧＨになると半導体装置２０が試験モードにエントリし、試験動作が実行される。

図４は、図３に示す半導体装置の試験モードへのエントリ動作について説明するための信号タイミング図である。図４に示されるように、クロック信号ＣＬＫのクロックパルスに同期して、外部から電源端子２２に供給する電源電圧ＡＶＤＤを変化させる。図４に示す例では、電源電圧ＡＶＤＤは５Ｖと４Ｖとの範囲で変化させている。

図４に示す電源電圧ＡＶＤＤの５Ｖ又は４Ｖの電圧値のシーケンスが、そのままフリップフロップ３０−１乃至３０−８に“１”又は“０”のデータシーケンスとして保持されることになる。このフリップフロップ３０−１乃至３０−８に保持されるデータシーケンスが所定のシーケンスと一致すると、ＡＮＤ回路３１乃至３３からなるデコーダが、図４に示されるように出力であるテスト用信号をＨＩＧＨに変化させる。

このようにして図３の構成では、クロック信号ＣＬＫの８クロックサイクルに渡り電源電圧ＶＤＤと電源電圧ＡＶＤＤとの比較結果を保持し、８クロックサイクル分の８つの比較結果が所定のパターンに一致するときにのみ、テスト用信号をＨＩＧＨにアサートする構成となっている。このような構成とすることで、電源電圧が変動したときに誤って試験モードにエントリしてしまう危険性を減らすことができる。

図５は、本発明による半導体装置における試験モードへのエントリ指示機構の変形例を示す図である。図５において、図２と同一の構成要素は同一の番号で参照しその説明は省略する。

図５に示す半導体装置２０Ｂは、電源端子２１、電源端子２２、ユーザ端子２３乃至２７、グランド端子２８、コンパレータ２９−１乃至２９−４、フリップフロップ４０−１乃至４０−４、ＡＮＤ回路４１乃至４３、及び抵抗Ｒ１乃至Ｒ５を含む。抵抗Ｒ１乃至Ｒ５は電源電圧ＶＤＤとグランド電圧ＶＳＳとの間を結合するように直接に接続され、分圧器を構成する。分圧器は、電源電圧ＶＤＤを分圧して、それぞれ異なる電位Ｖ１乃至Ｖ４を生成する。これらの電位Ｖ１乃至Ｖ４はそれぞれコンパレータ２９−１乃至２９−４の一方の入力に供給される。コンパレータ２９−１乃至２９−４の他方の入力には、電源電圧ＡＶＤＤが供給される。電源電圧ＡＶＤＤは０Ｖ以上５Ｖ未満の電位に設定される。

コンパレータ２９−１乃至２９−４は、分圧器からの電位Ｖ１乃至Ｖ４と電源端子２２からの電源電圧ＡＶＤＤとをそれぞれ比較し、比較結果に応じた出力信号を生成する。抵抗Ｒ１乃至Ｒ５の各抵抗値が等しいとすると、電位Ｖ１は（４／５）ＶＤＤであり、コンパレータ２９−１は電位Ｖ１と電源電圧ＡＶＤＤとを比較して、電位Ｖ１より電源電圧ＡＶＤＤが低い場合に出力をＨＩＧＨにする。また電位Ｖ２は（３／５）ＶＤＤであり、コンパレータ２９−２は電位Ｖ２と電源電圧ＡＶＤＤとを比較して、電位Ｖ２より電源電圧ＡＶＤＤが低い場合に出力をＨＩＧＨにする。電位Ｖ３は（２／５）ＶＤＤであり、コンパレータ２９−３は電位Ｖ３と電源電圧ＡＶＤＤとを比較して、電位Ｖ３より電源電圧ＡＶＤＤが低い場合に出力をＨＩＧＨにする。更に電位Ｖ４は（１／５）ＶＤＤであり、コンパレータ２９−４は電位Ｖ４と電源電圧ＡＶＤＤとを比較して、電位Ｖ４より電源電圧ＡＶＤＤが低い場合に出力をＨＩＧＨにする。

コンパレータ２９−１乃至２９−４の出力信号は、フリップフロップ４０−１乃至４０−４にデータ入力として供給される。フリップフロップ４０−１乃至４０−４は、ユーザ端子２７からリセット信号を受け取り、このリセット信号の立ち上がりでデータ入力を取り込む。

フリップフロップ４０−１乃至４０−４それぞれの非反転出力、反転出力、反転出力、及び反転出力は、ＡＮＤ回路４１に供給される。従って、フリップフロップ４０−１乃至４０−４に格納されるデータがそれぞれ“１”、“０”、“０”、“０”の場合に、ＡＮＤ回路４１の出力である第１のテスト用信号Ｔ１はＨＩＧＨになる。

フリップフロップ４０−２乃至４０−４それぞれの非反転出力、反転出力、及び反転出力は、ＡＮＤ回路４２に供給される。従って、フリップフロップ４０−２乃至４０−４に格納されるデータがそれぞれ“１”、“０”、“０”の場合に、ＡＮＤ回路４２の出力である第２のテスト用信号Ｔ２はＨＩＧＨになる。

フリップフロップ４０−３及び４０−４それぞれの非反転出力及び反転出力は、ＡＮＤ回路４３に供給される。従って、フリップフロップ４０−３及び４０−４に格納されるデータがそれぞれ“１”及び“０”の場合に、ＡＮＤ回路４３の出力である第３のテスト用信号Ｔ３はＨＩＧＨになる。またフリップフロップ４０−４の非反転出力は、第４のテスト用信号Ｔ４として次段に供給される。

この構成により、電源電圧ＡＶＤＤが（４／５）ＶＤＤ以上であれば、第１乃至第４のテスト用信号Ｔ１乃至Ｔ４は全てＬＯＷである。電源電圧ＡＶＤＤが（４／５）ＶＤＤ以下で（３／５）以上の時には、第１のテスト用信号Ｔ１がＨＩＧＨにアサートされる。また電源電圧ＡＶＤＤが（３／５）ＶＤＤ以下で（２／５）以上の時に、第２のテスト用信号Ｔ２がＨＩＧＨにアサートされる。また電源電圧ＡＶＤＤが（２／５）ＶＤＤ以下で（１／５）以上の時に、第３のテスト用信号Ｔ３がＨＩＧＨにアサートされる。更に電源電圧ＡＶＤＤが（１／５）ＶＤＤ以下の時に、第４のテスト用信号Ｔ４がＨＩＧＨにアサートされる。

第１のテスト用信号Ｔ１がＨＩＧＨになると半導体装置２０Ｂが第１の試験モードにエントリし、第１の試験動作が実行される。第２のテスト用信号Ｔ２がＨＩＧＨになると半導体装置２０Ｂが第２の試験モードにエントリし、第２の試験動作が実行される。第３のテスト用信号Ｔ３がＨＩＧＨになると半導体装置２０Ｂが第３の試験モードにエントリし、第３の試験動作が実行される。第４のテスト用信号Ｔ４がＨＩＧＨになると半導体装置２０Ｂが第４の試験モードにエントリし、第４の試験動作が実行される。

図６は、図５に示す半導体装置の試験モードへのエントリ動作について説明するための信号タイミング図である。図６に示されるように、クロック信号ＣＬＫのクロックパルスに同期して、外部から電源端子２２に供給する電源電圧ＡＶＤＤを変化させる。図６に示す例では、電源電圧ＡＶＤＤを複数の異なった電位レベルに変化させている。

図６に示す電源電圧ＡＶＤＤの電位レベルに対応するデータ（サーモメータコードの一種）が、リセット信号の立ち上がりでフリップフロップ４０−１乃至４０−４に格納され、このフリップフロップ４０−１乃至４０−４の格納データがデコードされて、第１乃至第４のテスト用信号が生成される。

図６の例では、電源電圧ＡＶＤＤの電位ＶＡに応答して第１のテスト用信号Ｔ１がＨＩＧＨに設定され、また電源電圧ＡＶＤＤの電位ＶＢに応答して第３のテスト用信号Ｔ３がＨＩＧＨに設定されている。更に電源電圧ＡＶＤＤの電位ＶＣに応答して第３のテスト用信号Ｔ３がＨＩＧＨに設定されている。

このようにして図５の構成では、電源電圧ＶＤＤを分圧して生成した複数の参照電位を用いることにより、電源電圧ＡＶＤＤの電位レベルに応じたコードを生成して保持し、このコードをデコードすることにより、複数のテスト用信号のうちで電源電圧ＡＶＤＤの電位レベルに応じた１つのテスト用信号をＨＩＧＨにアサートする構成となっている。このような構成とすることで、複数の試験モード（複数の試験動作）のうちの１つを選択して実行することが可能となる。

なお図３の構成と図５の構成とを組み合わせることで、電源電圧ＡＶＤＤの電位レベルに応じた試験動作を複数の試験動作から一つ選択するとともに、電源電圧ＡＶＤＤの電位レベルの時系列が所定のパターンに一致するときにのみ、テスト用信号をＨＩＧＨにアサートする構成としてもよい。このような構成とすることで、複数の試験モードのうちの１つに選択的にエントリするとともに、電源電圧が変動したときに誤って試験モードにエントリしてしまう危険性を減らすことが可能となる。

図７は、図２に示す試験モードへのエントリ指示機構を適用した半導体装置の全体構成の一例を示す図である。図７において、図２と同一の構成要素は同一の番号で参照する。

図７に示す半導体装置２０Ｃは、電源端子２１、電源端子２２、ユーザ端子２３乃至２７、グランド端子２８、コンパレータ２９、機能マクロ５０、試験用内部バスインターフェースマクロ５１、ＣＰＵ５２、ＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、機能マクロ５６、内部バス５７、及びスイッチ回路５８−１乃至５８−５を含む。電源端子２１及び２２は、電源電圧ＶＤＤ及びＡＶＤＤを半導体装置２０Ｃの内部回路に供給するための端子であり、グランド端子２８は、半導体装置２０Ｃの内部回路のグランド電圧ＶＳＳを外部回路の接地電圧と同電位にするための端子である。ユーザ端子２３至２７は、通常動作モードにおいて半導体装置２０Ｃの内部回路の１つである機能マクロ５０に対する信号入出力に用いられる。

半導体装置２０ＣはＣＰＵ、ＲＯＭ、ＲＡＭ等が１つのチップに実装されたマイクロコントローラを想定している。機能マクロ５０、ＣＰＵ５２、ＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、及び機能マクロ５６は、内部バス５７を介して互いに結合され、内部バス５７を介して互いにデータのやり取りを行う。機能マクロ５０、ＣＰＵ５２、ＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、及び機能マクロ５６間でのこうしたデータのやり取りは、通常動作モードにおいて半導体装置２０Ｃの外部から見える必要は無い。従って通常動作モードにおいて、例えばＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、及び機能マクロ５６等に外部からアクセスして、直接に内部のデータを参照することはできない。

試験動作モードにおいては、これらＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、及び機能マクロ５６等の内部モジュールのデータを、外部に取り出して検査する必要が生じる。試験用内部バスインターフェースマクロ５１はこの目的のために設けられるマクロであり、コンパレータ２９が出力するテスト用信号がアサートされると試験動作を開始し、内部バス５７上に伝送されるデータを必要に応じてスイッチ回路５８−１乃至５８−５に供給する。

図７の例では、電源端子２１からの電源電圧ＶＤＤは通常動作モード或いは試験モードに関わらず５Ｖに設定される。また電源端子２２からの電源電圧ＡＶＤＤは、通常動作モード時には５Ｖに設定され、試験モード時には例えば４Ｖに設定される。コンパレータ２９は、電源電圧ＶＤＤと電源端子２２からの電源電圧ＡＶＤＤとの差が所定の電圧（例えば0.9Ｖ）以上になると、その出力であるテスト用信号をアサート状態にする。

スイッチ回路５８−１乃至５８−５は、コンパレータ２９が出力するテスト用信号がネゲート状態である通常動作モードにおいては、ユーザ端子２３乃至２７を機能マクロ５０に結合している。コンパレータ２９が出力するテスト用信号がアサート状態となり試験モードになると、スイッチ回路５８−１乃至５８−５は、スイッチを切り換えてユーザ端子２３乃至２７を試験用内部バスインターフェースマクロ５１に結合する。

これにより、試験モードにおいては、ＲＯＭ５３、ＲＡＭ５４、機能マクロ５５、及び機能マクロ５６等の内部モジュールのデータを、試験用内部バスインターフェースマクロ５１、スイッチ回路５８−１乃至５８−５、及びユーザ端子２３乃至２７を介して外部に取り出して検査することが可能となる。なおこの図７の構成に、図３の構成及び／又は図５の構成を適用してもよい。

このように本発明においては、半導体装置の複数の電源端子間の電位差を検出し、所定値以上の電位差が検出されると、それに応答して試験モードにエントリする。ここで検出対象となる電源端子は、半導体装置の内部回路が駆動するための電源電圧（グランド電圧を含む）を供給する端子であり、試験モードの使用・不使用に関わらず電源供給端子として使用される。従って、従来技術の構成のようにテスト用信号端子を別個に設ける場合と異なり、余計な端子をテスト用として専用に設ける必要が無い。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来の試験モードを有する半導体装置において試験モードへのエントリを指示する機構を示す図である。 本発明による半導体装置における試験モードへのエントリ指示機構を示す図である。 本発明による半導体装置における試験モードへのエントリ指示機構の変形例を示す図である。 図３に示す半導体装置の試験モードへのエントリ動作について説明するための信号タイミング図である。 本発明による半導体装置における試験モードへのエントリ指示機構の変形例を示す図である。 図５に示す半導体装置の試験モードへのエントリ動作について説明するための信号タイミング図である。 図２に示す試験モードへのエントリ指示機構を適用した半導体装置の全体構成の一例を示す図である。

符号の説明

２１、２２ 電源端子
２３〜２７ ユーザ端子
２８ グランド端子
２９ コンパレータ
３０−１〜３０−８ フリップフロップ
３１〜３３ ＡＮＤ回路
４０−１〜４０−４ フリップフロップ
４１〜４３ ＡＮＤ回路

Claims (10)

1. 第１の電源端子と、
   第２の電源端子と、
   該第１の電源端子と該第２の電源端子とに結合され該第１の電源端子の電位と該第２の電源端子の電位との差に応じた信号を出力端に生成する比較回路と、
   該比較回路の該出力端に結合され該信号に応じて試験動作を実行する内部回路と
   を含むことを特徴とする半導体装置。
2. 該第１の電源端子の電位と該第２の電源端子の電位とは該内部回路に電源電圧として供給されることを特徴とする請求項１記載の半導体装置。
3. 該比較回路の該出力端に結合され該信号の時系列を格納するシフトレジスタと、
   該シフトレジスタの出力端に結合され該シフトレジスタが格納する該時系列をデコードした値を出力端に生成するデコード回路
   を更に含み、該内部回路は該デコード回路の該出力端に結合され該デコードした値に応じて試験動作を実行することを特徴とする請求項１記載の半導体装置。
4. 該比較回路は該第１の電源端子の電位と該第２の電源端子の電位との差に応じた複数の信号を出力し、該内部回路は該複数の信号に応じて複数の試験動作の１つを選択して実行することを特徴とする請求項１記載の半導体装置。
5. 該比較回路は、
   該第１の電源端子の電位を分圧し複数の参照電位を生成する分圧器と、
   該複数の参照電位のそれぞれと該第２の電源端子の電位との比較結果に応じて該複数の信号をそれぞれ生成する複数の比較器と、
   該複数の信号をデコードした値を出力端に生成するデコード回路
   を更に含み、該内部回路は該デコード回路の該出力端に結合され該デコードした値に応じて該複数の試験動作の１つを選択して実行することを特徴とする請求項４記載の半導体装置。
6. ａ）第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を生成し、
   ｂ）該信号に応じて内部回路を試験モードに設定する
   各段階を含むことを特徴とする半導体装置の試験モード設定方法。
7. 該第１の電源端子の電位と該第２の電源端子の電位とを電源電圧として該内部回路を駆動する段階を更に含むことを特徴とする請求項６記載の試験モード設定方法。
8. 該信号の時系列をメモリに格納し、
   該メモリに格納される該時系列をデコードした値を生成する
   各段階を更に含み、該段階ｂ）は、該デコードした値に応じて該内部回路を該試験モードに設定することを特徴とする請求項６記載の試験モード設定方法。
9. 該段階ａ）は、該第１の電源端子の電位と該第２の電源端子の電位との差に応じた複数の信号を出力し、該段階ｂ）は、該複数の信号に応じて複数の試験モードの１つを選択して該内部回路を該選択した試験モードに設定することを特徴とする請求項６記載の試験モード設定方法。
10. 該段階ａ）は、
    該第１の電源端子の電位を分圧し複数の参照電位を生成し、
    該複数の参照電位のそれぞれと該第２の電源端子の電位との比較結果に応じて該複数の信号をそれぞれ生成し、
    該複数の信号をデコードした値を生成する
    各段階を含み、該段階ｂ）は、該デコードした値に応じて該複数の試験モードの１つを選択して該内部回路を該選択した試験モードに設定することを特徴とする請求項９記載の試験モード設定方法。
    

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