[go: up one dir, main page]

JP2006049691A - 半導体パッケージ，その製造方法及び半導体デバイス - Google Patents

半導体パッケージ，その製造方法及び半導体デバイス Download PDF

Info

Publication number
JP2006049691A
JP2006049691A JP2004230718A JP2004230718A JP2006049691A JP 2006049691 A JP2006049691 A JP 2006049691A JP 2004230718 A JP2004230718 A JP 2004230718A JP 2004230718 A JP2004230718 A JP 2004230718A JP 2006049691 A JP2006049691 A JP 2006049691A
Authority
JP
Japan
Prior art keywords
lead
oxide film
semiconductor
semiconductor package
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004230718A
Other languages
English (en)
Inventor
Kazuho Inao
寿穂 稲生
Tatsuya Hirano
辰也 平野
Katsutoshi Shimizu
克敏 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004230718A priority Critical patent/JP2006049691A/ja
Priority to KR20050064028A priority patent/KR20060050200A/ko
Priority to CNA2005100859571A priority patent/CN1731580A/zh
Priority to US11/196,321 priority patent/US7402898B2/en
Priority to TW094126861A priority patent/TW200606999A/zh
Publication of JP2006049691A publication Critical patent/JP2006049691A/ja
Priority to US12/213,757 priority patent/US20080293190A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/50—Encapsulations or containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】リード−モールド樹脂間の強い接着力を実現し、信頼性の高い半導体パッケージ，その製造方法及び半導体デバイスを提供する。
【解決手段】半導体デバイス１は、半導体チップ１１と、半導体チップ１１と外部機器との信号の授受を行なうためのリード１２と、金属細線１７と、リード１２を封止する封止体１３と、蓋部材１５とを備えている。リード１２の表面上には、酸化処理による金属酸化膜２０が形成されている。この酸化膜の厚みは、自然酸化膜よりは大きく８０ｎｍ以下の範囲である。
【選択図】 図１

Description

本発明は、ＬＳＩチップ，固体撮像素子，受発光素子などを装着する，樹脂により構成される半導体パッケージ，その製造方法及び半導体デバイスに関する。
従来より、半導体パッケージのモールド工程は、ダイキャビティに隣接する領域で、リード及び各リード間を連結するダムバーなどを有するリードフレームをモールド金型の下型と上型との間に挟み、ダイキャビティ内に樹脂をモールドすることにより行なわれる。
図９は、従来のオーバーハング構造を有する半導体パッケージを備えた光学デバイスの構造を示す断面図である。
図９に示すように、光学デバイスは、固体撮像素子，受発光素子，ＬＳＩ等の光学チップ１０１と、光学チップ１０１と外部機器との信号の授受を行なうためのリード１０２と、半導体チップ１０１とリード１０２とを接続する金属細線１０７と、リード１０２を封止する矩形状の封止体１０３と、封止体１０３の上面に取り付けられたガラス窓，ホログラム等の蓋部材１０５を備えている。封止体１０３は、モールド時に流し込まれた樹脂によって一体的に形成されるものである。
また、封止体１０３の上面に、蓋部材１０５が取り付けられ、封止体の凹部の中央部に光学チップ１０１が取り付けられている。つまり、封止体１０３及びガラス窓１０５によって囲まれる内部空間１０６内に光学チップ１０１が配置された構造となっている。
特開平９−５５４８９号公報（要約書）
ところで、従来の半導体パッケージにおいては、リードと樹脂との接着強度が十分でないために、リードと樹脂との間に剥がれが生じて、接着面を伝わって水分や湿気が内部に浸透したり、樹脂の部分的な剥がれに起因する破壊屑が生じて製造工程中の機器類や半導体デバイス内に入り込んで種々の不具合を引き起こすことが知られている。
本発明の目的は、半導体パッケージにおけるリードの樹脂等に対する接着力を高める手段を講ずることにより、信頼性の高い半導体パッケージ，その製造方法及び半導体デバイスを提供することにある。
本発明の半導体パッケージは、リードの各一部を封止する封止体とを有する半導体パッケージにおいて、各リードの表面上に、厚さが１．７ｎｍ以上で８０ｎｍ以下である金属酸化膜を形成したものである。
これにより、封止体を構成するモールド樹脂とリードとの接着力が向上し、リード−モールド樹脂間における水分や湿気の侵入，剥離などが抑制され、信頼性の向上を図ることができる。
金属酸化膜の厚みが１０ｎｍ以下であることにより、リードフレームの鍍金工程などの効率を高く維持しつつ、上述の効果を発揮することができる。
本発明の半導体デバイスは、上記半導体パッケージに半導体チップを収納してなる半導体デバイスである。
本発明の半導体パッケージの製造方法は、リードフレームを酸化処理して、厚さが１．７ｎｍ以上で８０ｎｍ以下である金属酸化膜をリードフレームの表面上に形成してから、モールド材料により、複数のリードの各一部をモールドして、封止体を形成する方法である。
この方法によって、上記半導体パッケージの構造が得られる。
酸化の際には、酸素濃度２０％±５％の雰囲気中で、リードフレームを２００℃〜２６０℃の範囲に１時間保持することにより、強固な金属酸化膜が得られる。
本発明の半導体パッケージ，その製造方法及び半導体デバイスにより、リードとモールド樹脂と接着力の高い，信頼性の高い半導体パッケージ又は半導体デバイスが得られる。
図１は、本発明の実施形態に係る半導体デバイス１の構造を示す断面図である。ただし、図１の左端においては、リード間の樹脂部分を通過する断面の構造を示し、図１の右端においては、リードを通過する断面の構造を示している。同図に示すように、半導体デバイス１は、固体撮像素子，受発光素子，ＬＳＩ等の半導体チップ１１と、半導体チップ１１と外部機器との信号の授受を行なうためのリード１２と、半導体チップ１１とリード１２とを接続する電気的接続部材である金属細線１７と、リード１２を封止する封止体１３と、封止体１３の上面に取り付けられたガラス窓，ホログラム等の蓋部材１５を備えている。封止体１３は、モールド時に流し込まれたエポキシ樹脂によって一体的に形成されるものである。
また、封止体１３の上面に蓋部材１５が取り付けられ、封止体の凹部の中央部に半導体チップ１１が取り付けられている。つまり、封止体１３及び蓋部材１５によって囲まれる内部空間１６内に半導体チップ１１が配置された構造となっている。
本実施形態においては、リード１２及び封止体１３により、半導体パッケージ２が構成され、この半導体パッケージ２に，半導体チップ１１，金属細線１７及び蓋部材１５を取り付けることにより、半導体デバイス１が構成される。
ここで、本実施形態の半導体パッケージの特徴は、リード１２の表面上には、酸化処理による金属酸化膜２０（Ｆｅ−Ｎｉ合金の酸化膜）が形成されている点である。この酸化膜の厚みは、１．７ｎｍ以上で８０ｎｍ以下の範囲である。
本実施形態における酸化膜２０は、酸素濃度２０％±５％の雰囲気中で、リードフレームを２００℃〜２６０℃の範囲に１時間保持することにより、形成されたものである。
本実施形態においては、リード１２の表面に、自然酸化膜よりも厚い金属酸化膜が熱処理によって形成されているので、リード１２と封止体１３の樹脂との接着力を向上させることができ、リード１２と封止体１３との間に水分や湿気が侵入したり、リード１２と封止体１３とが剥離するのを抑制することができる。
次に、本発明の実施形態に係る樹脂モールドを利用した半導体パッケージの製造工程について説明する。
図２（ａ），（ｂ）は、モールド工程が終了した時点における半導体パッケージの構造を示す斜視図及び断面図である。図２（ｂ）のうち左端はリードを通過しない断面を示し、図２（ｂ）の右端はリードを通過する断面を示している。なお、図２（ａ）と図２（ｂ）の縮尺は同じではない。図２（ａ），（ｂ）に示すように、リードフレーム２０がモールド樹脂からなる封止体１３によって封止されている。封止体１３は、モールド時に流し込まれた樹脂によって一体的に形成されるものである。
リードフレーム３０においては、ダムバー３０ｃよりも内側のリードがインナーリード３０ａと呼称され、ダムバー３０ｃよりも外側のリードがアウターリード３０ｂと呼称されている。リードフレーム３０には、多数の封止体形成領域が多数設けられている。また、封止体１３の内側において、インナーリード３０ａの端部の上面が露出しており、この露出している部分にワイヤボンディングが行なわれることになる。
そして、リードフレーム３０には、モールド工程の前に、酸素濃度２０％±５％の雰囲気中で、リードフレームを２００℃〜２６０℃の範囲に１時間保持するアニール処理が施されており、リードフレーム３０の表面には金属酸化膜２０が形成されている。
次に、図２に示す構造体からダムバー３０ｃ及び封止体１３の一部を打ち抜き、ワイヤボンディング又はワイヤボンディングと蓋部材の取り付けとを行なってから、アウターリードの先端をリードフレーム本体から切り離すとともに、リードが設けられていない封止体の側面に沿ってリードフレームを切断することにより、個々の半導体パッケージをリードフレームから分離する。
その後、リード１２の外側に突出している部分（アウターリード）は下方に曲げられ、半導体パッケージ２の母基板に実装できる形状に仕上げられる（リードベンド工程）。
図３は、リードベンド工程が終了した時点における半導体パッケージのみを抜き出して示す断面図である。図３のうち左端はリードを通過しない断面を示し、図４の右端はリードを通過する断面を示している。
本実施形態の工程では、モールド工程を行なう前に、酸化のためのアニール処理により、リードフレーム３０の表面に金属酸化膜２０を形成しているので、モールド後には、モールド樹脂とリード１２との間に強固な接着が実現され、信頼性の高い半導体パッケージや半導体デバイスが得られる。
なお、半導体チップ１１を封止体１３に装着する前に、リードベンド工程を行なって、図３に示す半導体パッケージを形成してもよい。また、蓋部材１５を取り付けてから、リードベンド工程を行なってもよい。
−金属酸化膜による接着力の向上作用確認試験−
図４（ａ），（ｂ）は、接着力の測定に用いた装置の概略構造を示す斜視図及び断面図である。図４（ａ）に示すように、リードフレームを構成する金属板の表面に種々の厚みを有する金属酸化膜を形成してなる被着体の上にモールドを行なってタワー状の成型品を形成している。そして、図４（ｂ）に示すように、被着体及び成型品をホットプレート状に設置して、固定部材に被着体の左端を当接させた状態で、曲げ部材により成型品に曲げ荷重を加え、このときの荷重から密着力を測定した。
図５は、金属酸化膜の厚みに対するリード−樹脂（エポキシ樹脂）間の密着力の変化を示す図である。同図に示すように、酸化膜厚みが１．７ｎｍ以上で８０ｎｍ以下の範囲で大きな密着力が得られていることがわかる。
図６は、リードに特別の処理を行なわない，自然酸化膜を有するサンプル（ＰＯＲ），酸化処理（アニール処理）により金属酸化膜を形成したサンプル，酸化処理を行わずにブラスト処理によってリードの表面粗さを大きくしたサンプル、酸化処理とブラスト処理とを行なったサンプルについての剪断密着力を測定した結果を示す図である。
同図に示すように、何も処理を行なわないサンプルに比べ、アニール処理を行なったサンプルでは、剪断密着力の最大値，最小値，平均値ともに大きくなっている。一方、ブラスト処理だけのサンプル、酸化処理とブラスト処理を行なったサンプルは、剪断密着力の最大値は向上しているものの、最小値は低下しており、ばらつきが大きくなっている。したがって、図６の結果から、酸化処理によって酸化膜を形成したサンプルがもっとも密着力の向上に効果があるといえる。
図７（ａ），（ｂ）は、図６に示すサンプルのうち，何も処理を行なわないサンプル（ＰＯＲ）と、アニール処理のみを行なったサンプルとについて、酸化膜の厚みを測定した結果を比較する図である。測定条件は、分析領域×３０００，ステージ角度３０°，電子線の加速電圧１０ｋｅＶ，電子線電流１０ｎＡ，イオンビームエネルギー１ｋｅＶ，スパッタリングレート約１．８２ｎｍ／ｍｉｎ，エッチング間隔１（ｍｉｎ）である。図７（ａ），（ｂ）において、横軸はスパッタ時間を縦軸は元素の検出強度を、実線Ｌ−１は酸素の検出強度を、破線Ｌ−２はＮｉの検出強度を、点線Ｌ−３はＦｅの検出強度をそれぞれ示している。実線ｌ−１がピーク値を示す時間から実線ｌ−１と破線Ｌ−２とが交差する時間までがスパッタ時間である。そして、スパッタリングレートが約１．８２ｎｍ／ｍｉｎであることから、何も処理をしないサンプルにおける酸化膜（自然酸化膜）の厚みは、１．８２×０．５（スパッタ時間）＝０．９１（ｎｍ）である。また、アニール処理のみを行なったサンプル位おける金属酸化膜の厚みは、１．８２×０．９２＝１．７（ｎｍ）である。つまり、１．７ｎｍ以上の厚みの金属酸化膜が形成されたリードは、自然酸化膜だけが形成されているリードよりも大きい密着強度を発揮することができる。
なお、図５，図６，図７（ａ），（ｂ）に示すサンプルを形成する際、酸素濃度２０％の雰囲気中で２００℃で１時間加熱処理を行なっている。そして、酸素濃度や加熱温度を代えた実験を行なった結果、酸素濃度２０％±５％の雰囲気中、２００℃〜２６０℃の範囲で１時間加熱することにより、リード−モールド樹脂間のはがれを有効に抑制しうる強固な金属酸化膜を形成することができた。
図５，図６，図７（ａ），（ｂ）のデータを総合すると、１．７ｎｍ以上で８０ｎｍ以下の厚みの金属酸化膜が形成されていることにより、リード−モールド樹脂間の接着強度の向上を図ることができる。
一方、リードフレームに厚い酸化膜が形成されていると、プリモールド成型後にリードの表面に鍍金処理を行なうと、長時間鍍金処理を行なわないと、安定した膜が形成できないおそれがある。特に、金属酸化膜の厚みが１０ｎｍを超えると、鍍金前処理の時間が長くなって、処理能力の低下を招くことになる。
したがって、製造効率を考慮すると、リード表面の金属酸化膜の厚みは、１．７ｎｍ以上で１０ｎｍ以下であることがもっとも好ましいことになる。
−リード−モールド樹脂間の密着力（接着力）強化のメカニズム−
次に、本発明においてリード−モールド樹脂間の密着力（接着力）の強化のメカニズムについて、考え得る理由を説明する。
媒体Ａと媒体Ｂとの間の接着において、媒体Ａがモールド樹脂で媒体Ｂがリードとすると、接着は、機械的接着又は化学的接着のいずれかであり、溶媒を介する物理接着は考えられない。ブラスト処理などを行なわない平坦な部材同士の結合では、機械的接着強度はそれほど高くならないので、化学接着を利用することが好ましい。媒体Ａがエポキシ樹脂などのモールド樹脂として用いられる材料では、接着に関する反応基は側鎖のＯＨ基であるといわれている。これは、末端にあるＯＨ基（エポキシ硬化反応時に形成されたＯＨ基）よりも、側鎖のＯＨ基の方が自由度が高いためといわれている。
図８（ａ），（ｂ）は、金属表面と樹脂分子との接着状態を示す図、及び金属上の酸化膜と樹脂分子との接着状態を示す図である。
図８（ａ）に示すように、モール樹脂にＯＨ基があっても、リード側にＯＨ基に結合する反応基がないと、強固な接着は得られないと考えられる。それに対し、図８（ｂ）に示すように、リード表面に酸化膜が形成されていると、エーテル基を介したＣ−Ｏ間の１次結合や、水酸基を介したＯ−Ｈ間の２次結合（水素結合）により、高い接着力がえられることになる。
発明者達の実験によると、酸化されにくい金属の場合にはあまり高い接着力が得られていない。これは、モールド樹脂と金属とをつなぐ水酸基が少ないためと考えられる。しかし、酸化膜が形成されにくい金属であっても酸化膜を形成する工夫をすると、高い接着力が得られることがわかった。
なお、リードが銅合金の場合など、酸化膜が厚すぎると酸化層の構造が二重になるためにかえって接着力が低下することがわかっている。したがって、酸化膜の適正範囲には上限が存在する。
本実施形態においては、封止体が容器状であって内部空間を有するタイプのものについて説明したが、本発明の半導体デバイスは、内部空間がなく、半導体チップや金属細線の周囲もモールド材料によって満たされるタイプのものにも適用することができる。
本発明の半導体パッケージ，その製造方法及び半導体デバイスは、固体撮像素子や受発光素子，メモリ，ロジック等のＬＳＩを搭載した半導体デバイス又はその製造方法として利用することができる。
本発明の実施形態に係る半導体デバイスの構造を示す断面図である。 （ａ），（ｂ）は、実施形態におけるモールド工程が終了した時点における半導体パッケージの構造を示す斜視図及び断面図である。 実施形態におけるリードベンド工程が終了した時点における半導体パッケージのみを抜き出して示す断面図である。 （ａ），（ｂ）は、接着力の測定に用いた装置の概略構造を示す斜視図及び断面図である。 金属酸化膜の厚みに対するリード−樹脂（エポキシ樹脂）間の密着力の変化を示す図である。 リードに密着緑化以前のための処理を行なわない，自然酸化膜を有するサンプル（ＰＯＲ），酸化処理（アニール処理）により金属酸化膜を形成したサンプル，酸化処理を行わずにブラスト処理によってリードの表面粗さを大きくしたサンプル、酸化処理とブラスト処理とを行なったサンプルについての剪断密着力を測定した結果を示す図である。 （ａ），（ｂ）は、図６に示すサンプルのうち，何も処理を行なわないサンプル（ＰＯＲ）と、アニール処理のみを行なったサンプルとについて、酸化膜の厚みを測定した結果を比較する図である。 （ａ），（ｂ）は、金属表面と樹脂分子との接着状態を示す図、及び金属上の酸化膜と樹脂分子との接着状態を示す図である。 従来の半導体パッケージを備えた光学デバイスの構造を示す断面図である。
符号の説明
１ 半導体デバイス
２ 半導体パッケージ
１１ 半導体チップ
１２ リード
１３ 封止体
１５ 蓋部材
１７ 金属細線
３０ リードフレーム
３０ａ インナーリード
３０ｂ アウターリード
３０ｃ ダムバー

Claims (7)

  1. 半導体チップと外部機器との間で信号を授受するための複数のリードと、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体パッケージにおいて、
    上記各リードの表面上には、厚さが１．７ｎｍ以上で８０ｎｍ以下である金属酸化膜が形成されている，半導体パッケージ。
  2. 請求項１記載の半導体パッケージにおいて、
    上記金属酸化膜の厚みは１０ｎｍ以下である，半導体パッケージ。
  3. 半導体チップと、半導体チップと外部機器との間で信号を授受するための複数のリードと、上記半導体デバイスの一部と上記各リードとを電気的に接続する接続部材と、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体デバイスにおいて、
    上記各リードの表面上には、厚さが１．７ｎｍ以上で８０ｎｍ以下である金属酸化膜が形成されている，半導体デバイス。
  4. 請求項３記載の半導体デバイスにおいて、
    上記金属酸化膜の厚みは１０ｎｍ以下である，半導体デバイス。
  5. フレーム本体と、基端がフレーム本体に接続され先端が半導体チップ設置領域に対峙する複数のリードとを有するリードフレームを準備する工程（ａ）と、
    上記リードフレームを酸化処理することにより、厚さが１．７ｎｍ以上で８０ｎｍ以下である金属酸化膜をリードフレームの表面上に形成する工程（ｂ）と、
    モールド材料により、上記複数のリードの各一部をモールドして、封止体を形成する工程（ｃ）と
    を含む半導体パッケージの製造方法。
  6. 請求項５記載の半導体パッケージの製造方法において、
    上記工程（ｂ）では、酸素濃度２０％±５％の雰囲気中で、リードフレームを２００℃〜２６０℃の範囲に１時間保持する，半導体パッケージの製造方法。
  7. 請求項５又は６記載の半導体パッケージの製造方法において、
    上記工程（ｂ）では、厚み１０ｎｍ以下の金属酸化膜を形成する，半導体パッケージの製造方法。
JP2004230718A 2004-08-06 2004-08-06 半導体パッケージ，その製造方法及び半導体デバイス Withdrawn JP2006049691A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004230718A JP2006049691A (ja) 2004-08-06 2004-08-06 半導体パッケージ，その製造方法及び半導体デバイス
KR20050064028A KR20060050200A (ko) 2004-08-06 2005-07-15 반도체패키지, 그 제조방법 및 반도체디바이스
CNA2005100859571A CN1731580A (zh) 2004-08-06 2005-07-21 半导体封装体、其制造方法及半导体器件
US11/196,321 US7402898B2 (en) 2004-08-06 2005-08-04 Semiconductor package, method for fabricating the same, and semiconductor device
TW094126861A TW200606999A (en) 2004-08-06 2005-08-08 Semiconductor package, method for fabricating the same, and semiconductor device
US12/213,757 US20080293190A1 (en) 2004-08-06 2008-06-24 Semiconductor package, method for fabricating the same, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004230718A JP2006049691A (ja) 2004-08-06 2004-08-06 半導体パッケージ，その製造方法及び半導体デバイス

Publications (1)

Publication Number Publication Date
JP2006049691A true JP2006049691A (ja) 2006-02-16

Family

ID=35756609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004230718A Withdrawn JP2006049691A (ja) 2004-08-06 2004-08-06 半導体パッケージ，その製造方法及び半導体デバイス

Country Status (5)

Country Link
US (2) US7402898B2 (ja)
JP (1) JP2006049691A (ja)
KR (1) KR20060050200A (ja)
CN (1) CN1731580A (ja)
TW (1) TW200606999A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260280A (ja) * 2008-03-21 2009-11-05 Sumitomo Chemical Co Ltd 樹脂パッケージ及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007135707A1 (ja) 2006-05-18 2007-11-29 Nichia Corporation 樹脂成形体及び表面実装型発光装置並びにそれらの製造方法
US8561456B2 (en) * 2008-09-12 2013-10-22 The Boeing Company Fluid detection with a spectrometer-on-a-chip
KR101047603B1 (ko) * 2009-03-10 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US8610156B2 (en) * 2009-03-10 2013-12-17 Lg Innotek Co., Ltd. Light emitting device package
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
US20180261535A1 (en) * 2014-12-15 2018-09-13 Bridge Semiconductor Corp. Method of making wiring board with dual routing circuitries integrated with leadframe

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62200752A (ja) * 1986-02-28 1987-09-04 Sumitomo Electric Ind Ltd 樹脂封止用リ−ドフレ−ムの製造方法
JPH0955489A (ja) 1995-08-11 1997-02-25 Sony Corp 固体撮像装置
KR19980080551A (ko) * 1997-03-25 1998-11-25 사또아끼오 수지 패키지, 반도체장치 및 수지 패키지의 제조방법
JPH10303352A (ja) * 1997-04-22 1998-11-13 Toshiba Corp 半導体装置および半導体装置の製造方法
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260280A (ja) * 2008-03-21 2009-11-05 Sumitomo Chemical Co Ltd 樹脂パッケージ及びその製造方法
KR101577453B1 (ko) * 2008-03-21 2015-12-14 스미또모 가가꾸 가부시끼가이샤 수지 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
TW200606999A (en) 2006-02-16
KR20060050200A (ko) 2006-05-19
US20080293190A1 (en) 2008-11-27
CN1731580A (zh) 2006-02-08
US20060027903A1 (en) 2006-02-09
US7402898B2 (en) 2008-07-22

Similar Documents

Publication Publication Date Title
TWI397981B (zh) 半導體封裝用導線架
US5343073A (en) Lead frames having a chromium and zinc alloy coating
US20080293190A1 (en) Semiconductor package, method for fabricating the same, and semiconductor device
TWI225672B (en) Connection terminals and manufacturing method of the same, semiconductor device and manufacturing method of the same
US5329159A (en) Semiconductor device employing an aluminum clad leadframe
CN111512434B (zh) 半导体模块及其制造方法
KR20110130458A (ko) 반도체 소자 기판, 그 제조 방법 및 반도체 장치
JPH054914B2 (ja)
CN109860311B (zh) 半导体传感器器件以及用于制备所述半导体传感器器件的方法
US7125750B2 (en) Leadframe with enhanced encapsulation adhesion
WO1992004730A1 (en) Semiconductor device and its manufacturing process
JP2018056247A (ja) 電子部品収納用パッケージおよび電子装置および電子部品収納用パッケージの製造方法
JPH02246359A (ja) 半導体装置
JPH04352436A (ja) 半導体装置
JP2634341B2 (ja) 圧力センサ用リードフレームおよびその製造方法
JPS6060742A (ja) リ−ドフレ−ム
US10847449B2 (en) Lead frame with selective patterned plating
JP3010974U (ja) 磁電変換素子
JP2531441B2 (ja) 半導体装置
JP4455011B2 (ja) プリモールドパッケージ及びこれを用いた半導体装置
JP2000332146A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法
JPS59208769A (ja) 半導体装置
JP2001127208A (ja) 半導体チップの実装構造及びその製造方法
JPH118340A (ja) 半導体装置用リードフレームとその製造方法
CN115881684A (zh) 用于芯片封装的条带、封装模块及智能卡

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090303

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090331