JP2005345960A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置の製造方法において、高い精度で位相シフトを行なわせて高い解像度での露光を可能とする。
【解決手段】 半導体装置の製造方法は、位相シフトマスク３０４をマスクとして、半導体装置の回路パタンを形成するためにレジスト層を直線偏光光で露光する露光工程を含む。位相シフトマスク３０４は、主表面を有する透明基体としてのガラス基板２０１とこの主表面の一部を所望パタンで覆うように形成された遮光体２０２とを備える。ガラス基板２０１は主表面の凹部として形成されることによってガラス基板２０１の厚みが小さくなっている位相シフト部２０６を含む。遮光体２０２は位相シフト部２０６の上に庇状に張り出す部分である庇部２０７を含む。庇部２０７の張り出す長さは露光光の波長の０．２倍以上である。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関するものである。本発明は、特に微細パタンを有する半導体装置、中でも特に集積度の高い半導体メモリの製造に好適な半導体装置の製造方法に関するものである。

半導体装置の製造においては、微細パタンを半導体ウエハ上に転写する方法としてリソグラフィ技術が用いられる。リソグラフィ技術では、主に投影露光装置が用いられる。リソグラフィ技術の露光工程においては、投影露光装置に装着したフォトマスクのパタンを半導体ウエハ上に転写して必要な回路パターンを形成する。

近年、半導体装置の高集積化や動作速度の向上などといった要求に応えるために、形成すべきパタンの微細化が進められている。パタンの微細化に対応するためには、露光時の解像度を上げることが必要である。このような背景の下、露光装置のＮＡ（開口数）を上げ、また位相シフトマスクを用いることによって、露光時の解像度の向上が図られてきた。

ＮＡを大きくするためのより実効的な方法として、「液浸露光法」（単に「液浸」ともいう。）と呼ばれる露光方法も検討されている。「液浸露光法」とは、レンズと焼付け対象としてのレジスト面との間を液体で満たしてその空間の屈折率を上げ、実効的なＮＡを上げる、別の見方をすれば露光光の実効的な波長を短くした露光法である。液浸に関する記載としてはインタネット上のサイトhttp://www.nikon.co.jp/main/jpn/profile/technology/immersion/（非特許文献１）に記載がある。

また、ＮＡとして１付近あるいはそれ以上の値をもたせる超高ＮＡの露光においては、露光光の偏光の影響を受けて転写パタンのコントラスト、いわば解像度が大きく変わることが知られている。Ｓ偏光光ではコントラストが高く、無偏光光ではコントラストが低い。Ｐ偏光光ではコントラストはさらに低くなる。

解像度を上げるためのもうひとつのアプローチである位相シフト露光法は位相シフトマスクと呼ばれるものを用いて露光光の位相をコントロールし、光干渉を利用して解像度を上げる露光方法である。位相シフトマスクとしては種々の構造があるが、解像度向上効果が最も高いのが「レベンソン位相シフトマスク」と呼ばれるものである。「レベンソン位相シフトマスク」とは、マスクパタン開口部が縞状に配置されているときに位相シフト部材をマスクパタン開口部に１つおきに配置したマスクである。この場合の「位相シフト部材」とは露光光を透過させながら、透過する光の位相を１８０度ずらす、すなわち位相を反転させる性質を有する光学部材のことである。このように位相シフト部材をマスクパタン開口部の１つおきに配置することによって、光の位相はマスクパタン開口部ごとに反転したものと反転していないものとが交互に並ぶこととなる。

したがって、隣り合うマスクパタン開口部をそれぞれ透過してくる光同士は位相が互いに逆となるので、これらの光が互いに干渉することによりコントラストが高く、分離性の高い光学像が得られる。

Ｓ偏光となる直線偏光光とレベンソン位相シフトマスクとの組み合わせでさらに高い解像度を得ようとする試みもなされている。これはレベンソン位相シフトマスクを用い、かつある方向のそろった縞状のパタン領域に対し、そのパタンに対してＳ偏光（ＴＥ偏光光）となる直線偏光光を照射し、高い解像度を得るという露光方法である。この方法に関しては特開平５−２４１３２４号公報（特許文献１）に開示されている。
特開平５−２４１３２４号公報 インターネット上のサイト http://www.nikon.co.jp/main/jpn/profile/technology/immersion/

上述の従来技術には以下に示す問題点があった。

従来のレベンソン位相シフトマスクと直線偏光光との組み合わせでは、位相シフトマスクの位相シフタがＣｒ遮光体上に塗布形成するものであったため、位相シフタの膜厚にばらつきが生じるという問題があった。この膜厚のばらつきは１つの位相シフトマスク内で生じるだけでなく、Ｃｒ遮光体の寸法やＣｒ遮光体間の距離にも依存する。位相シフタの膜厚が変わると得られる位相も変わることになり転写特性に大きな影響が生じる。一般に位相差精度は±２°が要求されている。これを位相シフタの膜厚に換算すると、ＡｒＦリソグラフィでは、約±２ｎｍの精度に相当する。膜厚比に換算すれば約±１．１％の精度が要求されていることになる。Ｃｒ遮光体上に塗布することによって位相シフタを形成する方法では、この精度要求に応えることが極めて困難であるという問題があった。

そこで、本発明は、高い精度で位相シフトを行なわせて高い解像度での露光が可能な、半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明に基づく半導体装置の製造方法は、位相シフトマスクをマスクとして、半導体装置の回路パタンを形成するためにレジスト層を直線偏光光で露光する露光工程を含む。ただし、上記位相シフトマスクは、主表面を有する透明基体とこの主表面の一部を所望パタンで覆うように形成された遮光体とを備える。上記透明基体は上記主表面の凹部として形成されることによって上記透明基体の厚みが小さくなっている位相シフト部を含む。上記遮光体は上記位相シフト部の上に庇状に張り出す部分である庇部を含む。上記庇部の張り出す長さは露光光の波長の０．２倍以上である。

（実施の形態１）
（位相シフトマスク）
図１〜図５を参照して、本発明に基づく実施の形態１における半導体装置の製造方法について説明する。

この半導体装置の製造方法では、上述したレベンソン位相シフトマスクの問題を解決するために、図１に示すような下掘り庇構造の位相シフトマスクを用いる。この位相シフトマスクの表面には、開口部２０５ａ，２０５ｂを有する遮光体２０２が配置されている。この位相シフトマスクは、透明基体としてのガラス基板２０１を一部エッチングして掘り下げることによって位相シフト部２０６を形成した下掘り構造である。遮光体２０２の開口部は、縞状に並んでいて、１つおきに交互に開口部２０５ａと開口部２０５ｂとになっている。位相シフト部２０６は、このうち開口部２０５ａにのみ配置されている。位相シフト部２０６においては、遮光体２０２が位相シフト部２０６に一部張り出して庇部２０７となっている。

ここでいう「下掘り」とは、「上置き」の対義語で、ガラス基板自体を掘ったことを意味する。「上置き」とは、ガラス基板を掘らずにガラス基板の表面に何らかの部材や層を載せることで所望の構造を構築することを意味するが、「下掘り」の場合は、ガラス基板自体を掘り下げることを伴って所望の構造を構築することを意味している。

（下掘り庇構造の位相シフトマスク）
下掘り庇構造の位相シフトマスクの基本的な考え方は、文献"Optimization of Alt-PSM structure for 100nm-node ArF lithography (part-2)", Proc. SPIE Vol.4754, pp396-409に記載されている。このような下掘り庇構造の位相シフトマスクではガラス基板をエッチングして位相シフト部を形成するため、トポグラフィ基板上の塗布とは異なって位相シフト部の膜厚ばらつき、すなわち透過光の位相ばらつきの発生が抑えられる。

（２つの方法）
しかし一方で、このような下掘り庇構造の位相シフトマスクでは、「０／π差」と呼ばれる問題が発生する。「０／π差」とは、図１における開口部２０５ｂのような単なる開口部と、位相シフト部２０６として掘り下げられた開口部２０５ａとで、寸法差が生じるという問題である。すなわち、両開口部の平面的に見た寸法が等しくても実際には光強度に差が出てしまい、露光結果に寸法差が生じるというものである。無偏光照明の場合のこの現象はすでに知られていた。これに対する対策方法としては、第１の方法としては、庇部２０７の張り出す量（以下、「庇量」という。）Ｌを大きくとり、位相シフト部２０６の側壁２０８を庇部２０７の陰に隠して側壁２０８での反射の影響をなくすことによって露光結果の寸法差が生じないようにする方法が用いられていた。第２の方法としては、開口部のうち、位相０に対応する部分と位相πに対応する部分とで開口部寸法に差をもたせて結果的に生じていた寸法差に相当する分を補正する方法が用いられていた。この第２の方法を「０／π差バイアス補正法」と呼ぶ。また、この方法において補正のために加える寸法差を「０／π差バイアス」という。

７０ｎｍの微細パタンを転写するとして、たとえば現在主流の４ｘマスクを想定した場合、マスク上の遮光体寸法は２８０ｎｍとなる。無偏光照明であるとして、第１の方法では、０／π差が生じないようにするには庇量を１５０ｎｍ以上確保する必要があり、その場合はＣｒからなる遮光体がガラス基板と接触している部分の幅が１３０ｎｍとなる。こうなると、遮光体の寸法に比べて遮光体とガラス基板との接触部分があまりに小さいため、遮光体が剥れてしまう。そこで、発明者らは第２の方法である０／π差バイアス補正法を検討した。その結果、次のような実用上の問題があることを見出した。

（０／π差バイアス補正法の問題点）
半導体装置の配線パタンは、図２に示すように、たとえいわゆる「ラインアンドスペースパタン」の場合であったとしても、別の導電層との電気的接触をとるコンタクト部（導通部）が必ずどこかにある。なお、ここで「ラインアンドスペースパタン」とは、ラインとスペースとが１：１の幅比で交互に繰り返しながら単純に並ぶ密集直線パタンを意味する。

上述のコンタクト部においては、十分な合わせマージンを確保するために図２に示されているようにパッド２１１が形成されている。パッド２１１は導通孔との合わせ余裕を考慮した大きさで設計されるため、平面的に見ればラインアンドスペースパタンの密集配線部２１０の配線幅より大きい。密集配線部２１０からこのパッドが引き出される。密集配線部２１０においては、そのパタンピッチを極限まで狭めて単位面積当りの集積度を高める目的で、レベンソン位相シフトマスクの位相シフト効果を利用することに加えてＴＥ（Transverse Electric wave）偏光露光も行なわれる。すなわち、密集配線部２１０のパタンに対する光がＴＥ波となる偏光露光を行なう。「ＴＥ波」とは、電界が対象となる縞状パタンに平行な偏光を意味する。なお、ＴＥ波の対義語である「ＴＭ（Transverse Magnetic Wave）波」とは、電界が対象となる縞状パタンに垂直な偏光を意味する。

位相シフト部材を配置してなおかつＴＥ偏光露光を行なう場合の効果は上記特許文献１で開示されており、高い解像度向上効果がある。このことによりある程度のレベルの微細パタンが形成できる。しかし、今後必要となるさらに微細なパタンを実用に耐え得る程度に正確に露光するためには、なお解像度が不十分なものであった。

図２に示すように、パッド２１１と密集配線部２１０の端部との境界である繋ぎ部２１２は、平面図形として見たときに、両頭矢印で示すように、密集配線部２１０におけるラインアンドスペースパタンの延びる方向とは垂直な方向の図形成分を多く含むこととなる。上述の解像度が不十分である原因のひとつとして、このように垂直方向の成分による影響があることを発明者らは見出した。さらに発明者らは、垂直方向の成分を含むことは単にレンズ転写系での影響にとどまらず、マスク構造の影響も受けることを見出した。

（ＴＭ波とＴＥ波）
位相シフトマスクの庇量Ｌを露光波長λで割った規格化庇量を横軸にして縦軸には露光によるコントラストを示したグラフを図３に示す。図３は、配線と間隙とがそれぞれ７０ｎｍ幅で交互に繰り返すラインアンドスペースパタン（以下、「７０ｎｍラインアンドスペースパタン」という。）に対してＴＥ波が入射した場合とＴＭ波が入射した場合を示す。この場合、ＴＥ波はＳ偏光光を、ＴＭ波はＰ偏光光を意味する。

Ｃｒからなる遮光体が剥がれてしまうという問題を避けて庇部のない構造を用いる場合、すなわち、０／π差バイアス補正法のみで補正する場合は、特にＴＭ波に対するコントラストが低くなり、コントラストが０．３以下となる。一方、ＴＥ波では０．６以上のコントラストが確保される。ラインアンドスペースパタンの方向のみを考えればこの方向に関してＴＥ波となるような直線偏光光のみで照射すればよいが、繋ぎ部２１２では、平面図形的に見てラインアンドスペースパタンの方向と垂直な方向成分があるので、同じ照射光がＴＭ波成分として作用することとなり、その結果、コントラストが低下する。このコントラスト低下により繋ぎ部２１２ではパタンブリッジやパタン倒れなどの解像不良が発生しやすくなる。

ＴＭ波成分の影響でのパタンブリッジなど回避するために図４に示すようにラインアンドスペースパタンの密集配線部２１０からコンタクト部のパッド２１１へ至る引出し線２１３を長くすると、その引出し線２１３自体においては、もはやラインアンドスペースパタンの形態ではなくなっているため、位相シフト効果が得られず、この部分でのコントラストが低下してしまう。その結果、パタン倒れや焦点深度不足などによる解像不良が発生する。

ところで、庇部を設けることとして庇量Ｌを大きくしていくと、ＴＭ波におけるコントラストは改善され、露光光の波長をλとしたとき庇量Ｌを０．２λ以上とするとコントラストは０．５以上となる。コントラストが０．５以上になるとパタンブリッジやパタン倒れがない解像が可能となる。一方、ＴＥ波におけるコントラストは庇量にかかわらず０．５以上が確保される。よって、庇量Ｌを０．２λ以上とすれば、ＴＥ波，ＴＭ波の両方においてコントラストは０．５以上となって解像不良が回避される。

露光光としてＡｒＦエキシマレーザ光を用いた場合、波長λは１９３ｎｍであるので、０．２λは３８．６ｎｍである。たとえば４ｘマスクで７０ｎｍラインアンドスペースパタンを転写するとき、マスク上におけるパタン幅は２８０ｎｍになるので、Ｃｒからなる遮光体が張り出す量、すなわち庇量Ｌを０．２λに相当する３８．６ｎｍとしたとしても、遮光体の残りの部分がガラス基板と接する幅として２４０ｎｍ以上確保でき、遮光体の剥がれの問題は回避できる。ただし、庇量を４０ｎｍとしたときには０／π差が残るので、０／π差バイアスを加えて０／π差を生じないようにする。ここでは０／π差バイアスとしてマスク上で８０ｎｍの寸法差を与えた。

（露光工程）
このような位相シフトマスク３０４を用いて、半導体装置の回路パタンを形成するための露光工程として、図５に示すように、レンズ３０６を介して照射を行なった。照射対象は、ウエハ３０７の表面に形成されたレジスト層３０８である。照射光は直線偏光光３０５である。本発明に基づく半導体装置の製造方法は、このような露光工程を含む。

好ましくは、製造しようとする半導体装置は、メモリセルを含む。形成しようとする回路パタンは、メモリセルの配線パタンを含む。このようになっていることにより、メモリセルの配線パタンを高解像度で形成することができ、半導体装置の高密度化、大容量化に貢献することができる。

（作用・効果）
露光工程を行なった結果、遮光体の剥がれによる欠陥もなく、０／π差も生じることなく、引出し線２１３の解像不良もない、良好なパタン形成が可能となった。こうして、微細パタンを有する半導体装置を精度良く製造することが可能となった。

なお、ここでは図１に示すように開口部のうち１つおきの開口部２０５ａにのみ位相シフト部が形成されている構造、言い換えれば、１本１本の遮光体２０２に注目したとき互いに対向する２本の長辺のうち一方の辺にのみ庇部２０７が形成されている構造（「片掘り庇構造」ともいう。）の位相シフトマスクの場合を説明したが、図６に示すように１本１本の遮光体２０２に注目したときに互いに対向する２本の辺の両方に庇部２０７ａ，２０７ｂが形成されている構造（「両掘り庇構造」ともいう。）の位相シフトマスクでも同様に効果がある。

図６の両掘り庇構造の位相シフトマスクにおいては、ガラス基板２０１の表面に設けられた遮光体２０２の開口部２０５ａ，２０５ｂのうち、開口部２０５ａには凹部２０９ａが形成され、開口部２０５ｂには凹部２０９ｂが形成されている。凹部２０９ａと凹部２０９ｂとでは深さが異なり、その深さの差、すなわちガラス基板２０１の厚みの差が照射光のπの位相差に相当する。遮光体２０２のうち凹部２０９ａに張り出す部分は庇部２０７ａであり、凹部２０９ｂに張り出す部分は庇部２０７ｂである。

（実施の形態２）
（フラッシュメモリセル）
図７〜図１０を参照して、本発明に基づく実施の形態２における半導体装置の製造方法によって作製しようとする半導体装置について説明する。

図７は、不揮発性半導体記憶装置の代表例であるフラッシュメモリセルが基板上に多数形成された構成の半導体装置の平面図である。図８、図９、図１０は、それぞれ図７におけるＶＩＩＩ−ＶＩＩＩ線、ＩＸ−ＩＸ線、Ｘ−Ｘ線に関する矢視断面図である。

図８に示されるように、この半導体装置においては、シリコン基板１００の表面付近に形成されたウェル層１０１の中にソース／ドレイン領域１０５が形成されている。この半導体装置は、シリコン基板１００の上側にまずゲート絶縁膜１０２を備え、その上側に、第１のゲート配線である浮遊ゲート配線１０３ａ、第２のゲート配線である制御ゲート配線１１１ａ、および第３のゲート配線１０７ａを備えている。各メモリセルの制御ゲート配線１１１ａは、いわゆる行方向すなわち図７における左右方向に延在し、ワード線を形成している。

浮遊ゲート配線１０３ａとウェル層１０１とは、ゲート絶縁膜１０２によって分離されている。浮遊ゲート配線１０３ａと第３のゲート配線１０７ａとは、側壁絶縁膜１０６ａによって分離されている。浮遊ゲート配線１０３ａとワード線１１１ａとは、絶縁膜１１０ａによって分離されている。第３のゲート配線１０７ａとワード線１１１ａとは絶縁膜１０８ａによって分離されている。

ソース／ドレイン領域１０５はワード線としての制御ゲート配線１１１ａに垂直に配置され、いわゆる列方向すなわち図７における上下方向に延在し、列方向に並ぶ複数のメモリセルの各ソース／ドレイン領域を連ねて接続するローカルソース線およびローカルデータ線として存在する。すなわち、この半導体装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。このソース／ドレイン領域１０５が延在する方向と垂直な方向にチャネルが形成されている。

図８に示すように、第３のゲート配線１０７ａおよび絶縁膜１０８ａの側面は、側壁絶縁膜１０６ａに覆われている。第３のゲート配線１０７ａの側面は側壁絶縁膜１０６ａを介して浮遊ゲート配線１０３ａの側面と対向している。第３のゲート配線１０７ａは、列方向に延在して互いに平行に配列されている浮遊ゲート配線１０３ａの各隙間に埋め込まれて配置されている。すなわち、浮遊ゲート配線１０３ａは、第３のゲート配線１０７ａを両側から対称に挟むように存在する。また、第３のゲート配線１０７ａは、浮遊ゲート配線１０３ａを両側から対称に挟むように存在する。第３のゲート配線１０７ａは、ソース／ドレイン領域１０５の上方に配置され、ソース／ドレイン領域１０５と同様に、ワード線としての制御ゲート配線１１１ａおよびチャネルに垂直に、すなわち列方向に配置される。

このような構造では、浮遊ゲート配線および制御ゲート配線以外の第３のゲート配線が存在する場合であっても、ワード線方向（行方向）、およびローカルデータ線方向（列方向）のピッチを最小加工寸法の２倍とすることができる。したがって、最小加工寸法をＦで表すと、１つのメモリセルが占める平面的領域の面積をクロスポイント型のアレイとして最小値である４Ｆ²にまで小さく抑えることが可能となる。

（フラッシュメモリセルの製造方法）
次に、図１１〜図２８を参照して、上述のフラッシュメモリセルの製造方法について説明する。

図１１に示すように、まず、シリコン基板１００にｐ型のウェル層１０１を形成し、この上に公知の熱酸化法により１２ｎｍ程度のゲート絶縁膜１０２を形成する。続いて、図１２に示すように、浮遊ゲート配線となるべきリンをドーピングしたポリシリコン膜１０３とシリコン窒化膜１０４とを順次堆積する。次に公知のリソグラフィ技術とドライエッチング技術により、シリコン窒化膜１０４およびポリシリコン膜１０３をパターニングする。その結果、図１３に示すように、シリコン窒化膜１０４はシリコン窒化膜１０４ａとなり、ポリシリコン膜１０３は浮遊ゲート配線１０３ａとなる。イオン打込み法によりヒ素イオンを打込み、図１４に示すように、メモリセルのソース／ドレイン領域１０５を形成する。

浮遊ゲート配線と第３のゲート配線とを分離するための絶縁膜１０６を以下の方法により形成する。まず、減圧化学気相成長法により１０．５ｎｍ程度のシリコン酸化膜を堆積させる。続いて、このシリコン酸化膜をアンモニア雰囲気中で熱処理し、シリコン酸化膜に窒素を導入する。その後、窒素が導入されたシリコン酸化膜にウェット酸化処理を行なう。これは、アンモニア中での熱処理によりシリコン酸化膜中に導入された水素を除去するためである。以上の工程により、図１５に示すように、シリコン酸化膜からなる絶縁膜１０６を形成する。この絶縁膜１０６は、膜中の電荷トラップ量が小さく、高い書換え耐性を有している。

その後、図１６に示すように、第３のゲート配線となる、リンをドーピングしたポリシリコン膜１０７を堆積する。ポリシリコン膜１０７の堆積は、浮遊ゲート配線１０３ａの隙間が完全に埋まるように行なう。その後、異方性ドライエッチングを行ない、図１７に示すように、ポリシリコン膜１０７をエッチバックして浮遊ゲート配線１０３ａの隙間に所定の厚さだけ残す。このときポリシリコン膜１０７のうち残った部分が第３のゲート配線１０７ａとなる。ここで、メモリ内容消去時の内部動作電圧を低減するため、エッチバック後に残存させる第３のゲート配線１０７ａの膜厚は、図１７にも示されているように、浮遊ゲート配線１０３ａの膜厚に比べて小さいことが望ましい。その後、図１８に示すように、シリコン酸化膜１０８を浮遊ゲート配線１０３ａの隙間が完全に埋まるように堆積させる。これを化学的機械研磨法により、シリコン窒化膜１０４ａが露出するまで研磨する。この結果、図１９に示すように、シリコン窒化膜１０４ａはシリコン窒化膜１０４ｂとなる。絶縁膜１０６は、側壁絶縁膜１０６ａとなる。シリコン酸化膜１０８は、絶縁膜１０８ａとなる。

熱リン酸水溶液を用いてシリコン窒化膜１０４ｂを除去し、図２０に示すように、ポリシリコンからなる浮遊ゲート配線１０３ａの上面を露出させる。図２１に示すように、リンをドーピングしたポリシリコン膜１０９を堆積し、これを異方性ドライエッチングする。その結果、図２２に示すように、ポリシリコン膜１０９の残存部がポリシリコン部１０９ａとなる。

ポリシリコン部１０９ａは、浮遊ゲート配線１０３ａと電気的に接続している。より正確にいえば、ポリシリコンからなる浮遊ゲート配線１０３ａとポリシリコン部１０９ａとの２層を合わせた全体が浮遊ゲート配線として機能する部分である。ポリシリコン部１０９ａは浮遊ゲート配線の表面積を増大させ、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能である。

次に、図１５において絶縁膜１０６を形成するのに用いた方法と同一の手法により、図２３に示すように、窒素を添加したシリコン酸化膜１１０を形成する。シリコン酸化膜１１０は膜厚１０．５ｎｍ程度になるように形成される。シリコン酸化膜１１０は、のちに絶縁膜１１０ａとして浮遊ゲート配線とワード線とを分離するためのものである。

図２４に示すように、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜１１１を堆積する。このポリメタル膜１１１を後述のリソグラフィ技術と公知のドライエッチング技術によりパターニングしてワード線を形成する。ポリメタル膜１１１の残存部がワード線としての制御ゲート配線１１１ａとなる。

（露光工程）
ここで半導体装置の回路パタンを形成するための露光工程を行なう。ここでいう半導体装置は不揮発性半導体装置を含む。形成しようとする回路パタンはワード線すなわち制御ゲート配線１１１ａのパタンである。ポリメタル膜１１１の上面を制御ゲート配線１１１ａを形成するためのレジスト層が覆っている。露光にはレンズの開口数ＮＡが０．９２のＡｒＦエキシマスキャナを用い、その照明系のコヒーレンシは０．２とした。さらにメモリセル内ワード線パタンに対しＴＥ波となる直線偏光光を用いてレジスト層に対する露光を行なった。マスクは庇量が８０ｎｍの片掘り構造位相シフトマスクを用いた。０／π寸法差としてマスク上で６０ｎｍの差を設けた。

（露光工程によって形成される回路パタン）
露光工程によって形成した回路パタンを図２５に示す。ワード線パタン１を有するメモリセル領域２と、周辺回路パタン３とが存在する。ワード線パタン１は線幅６０ｎｍ、パタン間隔６０ｎｍ、パタンピッチ１２０ｎｍで２５６本を一つの単位として配置されている。ワード線パタン１は直線パタン４を含む。直線パタン４の片方の端部にはパッド５が配置されている。パッド５の上面に対して別の層で形成された導通孔が形成されるレイアウトとなっている。周辺回路パタン３は直線ばかりでなく、屈曲したパタンも含まれるがその線幅は最小のもので２００ｎｍ、パタン間隔も最小のもので２００ｎｍとした。

（露光工程で使用したマスク）
図２５に示した回路パタンを形成するためのマスクとしては、図２６に示すように、開口部に対し位相シフタが一つおきに配置された片掘り構造位相シフトマスクを用いた。このマスクの表面は基本的にＣｒからなる遮光体で覆われている。図２６に示すようにこのマスクには遮光体が開口する開口部６，７，８がある。これらのうち開口部７には位相シフト部が形成されている。この位相シフト部はガラス基板を所定量掘り込むことによって形成されている。マスクの庇量は８０ｎｍで、０／π寸法差としてマスク上で６０ｎｍの差が設けられている。

（作用・効果）
このようなマスクを用いて露光工程を行なうことにより、開口部６，８が０相になり、開口部７がπ相になる。このマスクにおいては遮光体の剥がれは認められなかった。

開口部６，７がワード線に対応し、開口部８はワード線と同時に形成される周辺回路部の配線パタンである。レジストとしてはネガ型レジストを用いた。ネガ型レジストを用いることにより１枚のマスクでこのような配線パタンを形成できた。

本実施の形態では、本発明の露光工程を不揮発性半導体装置のゲート配線のパタンを形成することに用いたので、高解像度でゲート配線を形成することができ、不揮発性半導体装置の高密度化、大容量化を図ることができる。

レジストとして、もしポジ型レジストを用いれば、レベンソン位相シフトマスクの場合、シフタエッジ境界部にできる暗部に起因するパタン残りを防止するために２枚のマスクを使用せざるを得なくなる。すなわち２枚マスク露光となってしまう。また、単純なラインアンドスペースパタンに対してはレベンソン位相シフト法に強い超解像効果を持つ二重極照明を採用したとしても、ラインアンドスペースパタンと垂直な方向の解像度が半分以下に低下してしまうため、末端処理用にもう１枚マスクを追加して重ね露光を行なう必要がある。よって、ポジ型レジストを用いれば、２枚マスク露光になるというデメリットに加え、この重ねの際のあわせずれ、およびＸ方向とＹ方向の解像度の差からパッド付近での寸法制御性が悪くなるという問題があった。

これに対して、ネガ型レジストを用いれば、１枚のマスクで済むという利点がある。従来は、ネガ型レジストを用いた場合はパタンがブリッジしやすくなるという問題があったが、本発明の露光工程を採用することによってその問題は解決することができた。

なお、本実施の形態では、ネガ型レジストを用いたが、本発明自体はポジ型レジスト使用時には適用できないということではない。ポジ型レジスト使用時には２枚マスク露光となるが、従来に比べれば解像度向上の効果は認められる。

ここで示した不揮発性半導体記憶装置のワード線は直線状のラインとスペースが交互に繰り返された単純なラインアンドスペースパターンにパッドが付いたものである。周辺回路部には複雑な形状を持つパタンがあるもののその寸法は２００ｎｍ以上である。図２５に示したようにワード線パタン１は周辺回路パタン３と孤立している。また、周辺回路パタン３はこのように大きな寸法であるため、周辺回路部には位相シフト部を配置する必要はない。周辺回路部では、パタンが大きいため、くびれなどの問題も無視できる。さらに、直線偏光光の弊害も無視できる。このような不揮発性半導体記憶装置のワード線レイアウトにおいては、本発明による強い超解像は特に有意義な効果を奏した。

（さらに後の工程）
露光工程の後、上側を覆うように層間絶縁膜（図示せず）を形成する。その後、ワード線である制御ゲート配線１１１ａ、ソース／ドレイン領域１０５、ウェル層１０１、消去ゲート配線に該当する第３のゲート配線１０７ａに至るコンタクト孔をそれぞれ形成する。さらに、その後に上側を覆うように金属膜を堆積する。この金属膜をパターニングして配線とする。こうして、図７〜図１０に示した半導体装置を完成した。この半導体装置はメモリセルアレイである。

このメモリセルアレイの構成を図２７に示す。ソース／ドレイン領域１０５に相当する不純物導入層Ｄｎはワード線と垂直な方向に延在し、同じ列に属して並ぶメモリセルを連ねて接続する配線の役割を有している。この不純物導入層Ｄｎの各々の両端にはソース線あるいはデータ線を選択する選択ＭＯＳトランジスタが配置されている。

本方法によりワード線パターンピッチを１２０ｎｍと、従来法の１４０ｎｍに対し約１５％縮小することができ、メモリセルの１つ当りの面積も約１５％縮小された。チップに占めるメモリセルアレイの占有率は面積比で約７０％だったので、チップ自体も約１０％縮小することができた。チップサイズが小さくなることによって、製造原価が下がる上に歩留まりも向上した。このようなチップサイズの縮小を通常のレイアウト寸法の縮小によって行なうと、孔径や合わせ余裕も小さくすることになるが本方法ではワード線ピッチを小さくするだけでよく、孔径や合わせ余裕を小さくする必要はない。したがって、チップサイズを縮小するための方法としては、本発明の適用は、きわめて好都合な方法である。

なお、ワード線幅を小さくしてもカップリング比などのデバイス電気特性を劣化させることはない。なお、ここではチップサイズ縮小の効果を説明したが、メモリセルサイズが縮小した分だけ集積度を上げて記憶容量を拡大することも可能である。すなわち、本発明による半導体装置の製造方法を用いて不揮発性半導体記憶装置の集積度を上げることもできる。

なお、本実施の形態では、庇量が６０ｎｍの片掘り構造位相シフトマスクを用いたが、庇量が４０ｎｍ以上であれば同様にパッド付近でのパタンブリッジは認められず、有効な効果が認められた。また、同様に庇量が４０ｎｍ以上の両掘り構造位相シフトマスクでも同様の効果が認められた。

ここでは第２のゲート配線でありワード線でもある制御ゲート配線のパタン形成に本発明の露光工程を適用した場合を述べてきたが、このゲート配線に限らず第１のゲート配線の形成においても同様に効果があった。また、セルフアラインで形成される第３のゲート配線の作成においても同様に効果があった。

図１３で示したシリコン窒化膜１０４ａ、浮遊ゲート配線１０３ａのパタン形成時のマスクパタンレイアウトを図２８に示す。この回路パタンも密集配線部であるラインアンドスペースパタン部２１と、パッド部２０とが主構成パタンである。この回路パタンを形成するためのマスクパタンにおいては、微細密集部に対し、交互に位相シフタを配置し、解像度を高めている。すなわちパタン２３に位相シフタを配置し、パタン２２を透過する露光光に対して位相がπずれるようにしている。このマスクは庇量が６０ｎｍの片掘り構造位相シフトマスクとした。また、この露光工程においては、ラインアンドスペースパタンに対してＴＥ波となる直線偏光光による露光を行なった。このラインアンドスペースパタン部２１は制御ゲート配線１１１ａとは垂直な方向の配置となっているため、露光光の偏光面は、制御ゲート配線１１１ａの露光のときに比べて９０°回転させた方向となる。このようなマスクと直線偏光光の露光によりパタンブリッジや倒れが生じることなく微細なパタン形成ができた。

（実施の形態３）
（半導体装置）
図２９を参照して、本発明に基づく実施の形態３における半導体装置の製造方法によって作製しようとする半導体装置について説明する。

図２９は、本実施の形態における半導体装置の製造方法によって製造した不揮発性半導体記憶装置の断面図である。図２９は、ワード線が延在する方向に平行にカットした断面図である。図３０は、図２９とは垂直な方向でカットした断面図である。

Ｓｉ基板１０の表面近傍には、不純物導入層１２が形成されている。Ｓｉ基板１０の表面に不純物導入層１２の上方にそれぞれ沿うように規則的に、絶縁体からなる電気的アイソレーション（以下、「アイソレーション」という。）１１が形成されている。アイソレーション１１は、不純物導入層１２の中央に上方から割り込むような形状で配置されている。アイソレーション１１同士の間の間隙には、第１の浮遊ゲート配線１３、第２の浮遊ゲート配線１４が下から順に積み重ねて形成されている。第２の浮遊ゲート配線１４およびアイソレーション１１の上側を絶縁膜１６が覆っており、その上側に第２の浮遊ゲート配線１４とは直交する方向にワード線１５が配列されている。

（半導体装置の製造方法）
このワード線１５のレイアウトは実施の形態２で示したものと同様であるので、実施の形態２と同様の露光工程を行なってワード線を形成した。他の工程については実施の形態２で示したものと同様である。

（作用・効果）
実施の形態３では、第１の浮遊ゲート配線１３および第２の浮遊ゲート配線１４が平行に配列されている各間隙にアイソレーション１１が配置されることとなる。したがって、図２９の左右方向に関しては、アイソレーション１１の幅によってサイズ縮小の制約を受ける。そのため、ワード線と垂直なローカルデータ線の幅方向（図２９における左右方向）のセルピッチは実施の形態２ほどには小さくならない。とはいえ、ワード線に沿った方向（図３０における左右方向）のセルピッチは、本発明によってもたらされる寸法縮小効果により縮小される。本実施の形態によって、セルサイズを従来のワード線形成方法を用いた場合より約１５％縮小することができた。

なお、本発明によるワード線ピッチ縮小法は、ＮＯＲ型不揮発性半導体記憶装置、ＮＡＮＤ型不揮発性半導体記憶装置、ＳＰＲＩＴ ＧＡＴＥ型不揮発性半導体記憶装置においても同様にセルサイズ縮小の効果がある。

レンズのＮＡが高いほど露光の入射角度は傾くため偏光の影響が大きく出るようになる。このため本発明による露光工程の効果がより顕著に出る。レンズのＮＡが０．９を超えるとレジスト転写像に差が顕著となる。したがって、上記実施の形態のいずれにおいても、露光工程は、位相シフトマスクとレジスト層との間にＮＡすなわち開口数が０．９以上のレンズを介して行なわれることが好ましい。

上記実施の形態のいずれにおいても、露光工程は、レンズとレジスト層との間に液体を満たして、すなわち、液浸露光法として行なわれることも好ましい。液浸露光法の場合は実効ＮＡをより高めることができるので、より偏光依存性が大きくなる。液浸露光の場合、上述のワード線のような微細で密な主パタンに対してＴＥ波（Ｓ偏光）となる直線偏光光を用いるとそのパタンピッチを無偏光光の場合より狭めることができ、チップサイズの縮小を行なうことができる。ただし、そのままでは光学像の空間周波数成分としては主パタンの方向とは垂直な方向の成分が加わってくる配線引き出し部でパタンブリッジやパタン倒れなどの解像不良が発生しやすくなる。しかし、波長λに対して庇量が０．２λ以上の庇部を備えるレベンソン位相シフトマスクを用いることによりその問題を解決することができる。

上記実施の形態のいずれにおいても、露光工程は、直線偏光光の偏光面が所望パタンのうちの最密の領域に対してＴＥ偏光光となるように行なわれることが好ましい。このようにすることで、ＴＥ偏光光の性質を利用して最も効率良く高解像度の露光を得ることができる。

また、ここではＡｒＦリソグラフィの場合を述べたが、ＫｒＦリソグラフィ（波長２４８ｎｍ）やＦ２リソグラフィ（波長１５７ｎｍ）においても、本発明は同様に効果がある。特にＫｒＦリソグラフィでは、露光波長の関係から露光光に対し適度な光吸収を持ち現像液や純水に対する膨潤が少ないフェノール溶解基を用いたネガ型レジストを使えるので、レジスト自体がパタン倒れしにくくなり、解像不良を起こしにくいという利点がある。

なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。

本発明に基づく実施の形態１で用いる位相シフトマスクの断面図である。 本発明に基づく実施の形態１で製作しようとする半導体装置の配線パタンの平面図である。 本発明に基づく実施の形態１で、位相シフトマスクの庇量Ｌを露光波長λで割った規格化庇量を横軸にして縦軸には露光によるコントラストを示したグラフである。 本発明に基づく実施の形態１で、ラインアンドスペースパタンの密集配線部からコンタクト部のパッドへ至る引出し線を長くした状態の平面図である。 本発明に基づく実施の形態１における露光工程の概念図である。 本発明に基づく実施の形態１で示した両掘り庇構造の位相シフトマスクの断面図である。 本発明に基づく実施の形態２で製作しようとする半導体装置の平面図である。 図７におけるＶＩＩＩ−ＶＩＩＩ線に関する矢視断面図である。 図７におけるＩＸ−ＩＸ線に関する矢視断面図である。 図７におけるＸ−Ｘ線に関する矢視断面図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第２の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第３の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第４の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第５の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第６の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第７の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第８の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第９の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１０の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１１の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１２の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１３の工程の説明図である。 本発明に基づく実施の形態２における半導体装置の製造方法の第１４の工程の説明図である。 本発明に基づく実施の形態２の露光工程によって形成した回路パタンの平面図である。 本発明に基づく実施の形態２の露光工程で用いた片掘り構造位相シフトマスクの平面図である。 本発明に基づく実施の形態２における半導体装置の製造方法で作製したメモリセルアレイの回路図である。 本発明に基づく実施の形態２におけるシリコン窒化膜、浮遊ゲート配線のパタン形成時のマスクパタンレイアウトの平面図である。 本発明に基づく実施の形態３における半導体装置の製造方法によって製造した不揮発性半導体記憶装置の第１の断面図である。 本発明に基づく実施の形態３における半導体装置の製造方法によって製造した不揮発性半導体記憶装置の第２の断面図である。

符号の説明

１ ワード線パタン、２ メモリセル領域、３ 周辺回路パタン、４ 直線パタン、５ パッド、６，７，８ 開口部、１０ Ｓｉ基板、１１ アイソレーション、１２ 不純物導入層、１３ 第１の浮遊ゲート配線、１４ 第２の浮遊ゲート配線、１５ ワード線、１６ 絶縁膜、２０ パッド部、２１ ラインアンドスペースパタン部、２２，２３ パタン、１００ シリコン基板、１０１ ウェル層、１０２ ゲート絶縁膜、１０３ ポリシリコン膜、１０３ａ 浮遊ゲート配線、１０４，１０４ａ，１０４ｂ シリコン窒化膜、１０５ ソース／ドレイン領域、１０６ 絶縁膜、１０６ａ 側壁絶縁膜、１０７ ポリシリコン膜、１０７ａ 第３のゲート配線、１０８ シリコン酸化膜、１０８ａ 絶縁膜、１０９ ポリシリコン膜、１０９ａ ポリシリコン部、１１０ シリコン酸化膜、１１０ａ 絶縁膜、１１１ ポリメタル膜、１１１ａ 制御ゲート配線（ワード線）、２０１ ガラス基板、２０２ 遮光体、２０５ａ，２０５ｂ 開口部、２０６ 位相シフト部、２０７ 庇部、２０８ 側壁、２１０ 密集配線部、２１１ パッド、２１２ 繋ぎ部、２１３ 引出し線、３０４ 位相シフトマスク、３０５ 直線偏光光、３０６ レンズ、３０７ ウエハ、３０８ レジスト膜。

Claims (6)

1. 主表面を有する透明基体と前記主表面の一部を所望パタンで覆うように形成された遮光体とを備え、前記透明基体は前記主表面の凹部として形成されることによって前記透明基体の厚みが小さくなっている位相シフト部を含み、前記遮光体は前記位相シフト部の上に庇状に張り出す部分である庇部を含みなおかつ、前記庇部の張り出す長さは露光光の波長の０．２倍以上であるような位相シフトマスクをマスクとして、半導体装置の回路パタンを形成するためにレジスト層を直線偏光光で露光する露光工程を含む、半導体装置の製造方法。
2. 前記露光工程は、前記位相シフトマスクと前記レジスト層との間に、開口数が０．９以上のレンズを介して行なわれる、請求項１に記載の半導体装置の製造方法。
3. 前記露光工程は、前記レンズと前記レジスト層との間に液体を満たして行なわれる、請求項２に記載の半導体装置の製造方法。
4. 前記露光工程は、前記直線偏光光の偏光面が前記所望パタンのうちの最密の領域に対してＴＥ偏光光となるように行なわれる、請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 前記半導体装置は、メモリセルを含み、前記回路パタンは、前記メモリセルの配線パタンを含む、請求項１から４のいずれかに記載の半導体装置の製造方法。
6. 前記半導体装置は、不揮発性半導体装置を含み、前記回路パタンは、ゲート配線のパタンを含む、請求項１から４のいずれかに記載の半導体装置の製造方法。

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