JP2005268278A - 半導体装置 - Google Patents

Abstract

【課題】 本発明の課題は、各フリップフロップ間のクロック到達時間差を抑えることができ、フリップフロップに入力されるクロック信号のクロック到達時間を短縮することができ、半導体チップ上にフリップフロップ、その他のセル、及び通常信号線を効率的に配置することができる半導体装置を提供することである。
【解決手段】 本発明の半導体装置は、半導体チップ上に配置されたセルにクロック信号を供給するクロック配線３、６と、前記クロック配線３、６の両側に配置された、前記セルに電源電圧を供給する電源配線１、２、４、５と、によって構成される積層構造の配線層を備え、対向する前記配線層のそれぞれに配置されたクロック配線３、６が、任意の交差位置１３で接続される。
【選択図】 図１

Description

本発明は、半導体装置に関するものである。

従来の半導体装置は、機能を考慮して半導体チップ上にセル及びセルに接続されるフリップフロップが配置され、クロック入力端子からフリップフロップの間にクロック配線が配置される。このとき、クロック配線に寄生する抵抗値及び容量を均一に近づけながら、ツリー状にクロック配線を配置することで、各フリップフロップに入力されるクロック信号に各フリップフロップ間でクロック到達時間差が発生しないようにしてきた。

図９は、特開平７−８６４１６に示された従来のクロック配線の構造図である。図９、図１０及び図１１において、７はクロック入力端子、１０は駆動バッファ、１７はクロック配線のＨ型基本配線、１８はクロック配線のＩ型基本配線である。

機能を考慮して配置されたセルに応じて、フリップフロップが四隅に接続されるＨ型基本配線１７と駆動バッファ１０を組み合わせて所望の場所に配置し、Ｉ型基本配線１８を複数のＨ型基本配線１７を接続するよう配置する。図９では、破線Ｂで囲まれる領域に駆動バッファを含むＨ型基本配線を配置し、同様にＨ型基本配線を他の３箇所に配置した後、破線Ｃで囲まれる領域に駆動バッファを含むＩ型基本配線１８を配置することで、２個のＨ型基本配線１７を接続している。２個のＨ型基本配線１７を接続したＩ型基本配線１８の２個を、さらに、別のＩ型基本配線１８で接続することで、クロック入力端子７から各Ｈ型基本配線１７に接続される各フリップフロップまでのツリー状のクロック配線を実現している。

必要となるフリップフロップの数が増えても、Ｈ型基本配線１７とＩ型基本配線１８を増やし、Ｈ型基本配線１７及びＩ型基本配線１８の接続を繰り返すことにより、クロック入力端子７から各Ｈ型基本配線１７に接続される各フリップフロップまでのツリー状のクロック配線の接続を実現することができる。

また、従来の半導体装置は、Ｈ型基本配線１７及びＩ型基本配線１８それぞれを構成する配線の長さを一定にし、かつ、Ｈ型基本配線１７及びＩ型基本配線１８の接続箇所を基本配線の中点とすることで、クロック入力端子から各フリップフロップまでのクロック配線の長さを一定にすることを特徴としている。このようにすることで、クロック入力端子から各フリップフロップまでのクロック配線に寄生する抵抗値が一定となり、各フリップフロップに入力されるクロック信号に各フリップフロップ間でクロック到達時間差が発生しないようにしてきた。

特開平７−８６４１６

しかしながら、従来の方法では、クロック配線が通常信号線に隣接して配置されるために、クロック配線の配置箇所によってクロック配線に寄生する容量が異なってしまい、各フリップフロップ間でクロック到達時間差が発生してしまうという問題がある。

また、回路規模の増大に伴って、Ｈ型基本配線１７、Ｉ型基本配線１８の数が増えると、クロック配線の引き回しが多くなる。これは、配線混雑の原因になり、半導体チップ上にセル、フリップフロップ、及び通常信号線を効率的に配置することができない。

また、クロック信号を供給すべきフリップフロップの数が多くなり、Ｈ型基本配線１７、Ｉ型基本配線１８の数が多くなると、クロック配線に寄生する抵抗値、容量が増大し、同時に、抵抗値の増大に伴ってクロック信号を供給するために必要となる駆動バッファ１０の数を増やさなければならない。抵抗値、容量が大きくなることによって、同時に、クロック信号が通過する駆動バッファの数が増えることによって、クロック信号の遅延が大きくなるため、ツリー状のクロック配線には、クロック信号を供給すべきフリップフロップの数が多くなると、クロック入力端子からフリップフロップまでのクロック到達時間が大きくなるという問題があった。

クロック到達時間が大きいと、半導体装置の動作特性にばらつきが生じ易くなり、所望のタイミングで半導体装置が動作しなくなる可能性がある。従来の半導体装置におけるツリー状のクロック配線は、チップサイズの増大に伴ってクロック到達時間が大きくなり、その結果、半導体装置の不具合を引き起こし易い構造であった。

本発明は、上記従来の問題点を解決するもので、各フリップフロップ間のクロック到達時間差を抑えることができる半導体装置を提供することを目的とする。

また、本発明は、クロック配線が複雑になることなく、半導体チップ上にフリップフロップ、その他のセル、及び通常信号線を効率的に配置することができる半導体装置を提供することを目的とする。

また、本発明は、フリップフロップに入力されるクロック信号のクロック到達時間を短縮することができる半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体チップ上に配置されたセルにクロック信号を供給するクロック配線と、前記クロック配線の両側に配置された、前記セルに電源電圧を供給する電源配線と、を備える。

この構成によれば、両側の電源配線が、隣接する通常信号線による容量の変動からクロック配線を保護するため、各フリップフロップにおけるクロック到達時間差を抑制することができる。

また、本発明の半導体装置は、前記クロック配線と前記電源配線によって構成される積層構造の配線層を備える。

この構成によれば、クロック配線及び電源配線の配置によって制約を受けることなしに、半導体チップ上にセルや通常信号線を効率的に配置することができる。

また、本発明の半導体装置は、対向する前記配線層のそれぞれに配置されたクロック配線が、任意の交差位置で接続される。

この構成によれば、クロック入力端子からフリップフロップまでの距離を短縮して抵抗値を減少することで、クロック入力端子からフリップフロップまでクロック信号が到達するまでのクロック到達時間を短縮することができる。

また、本発明の半導体装置は、前記配線層は、複数のブロックに分割される。

この構成によれば、半導体チップ上の複数のブロックを構成するセルに、それぞれ異なるタイミングでクロック信号を入力することができる。

また、本発明の半導体装置は、各ブロックに接続されたゲートを備える。

この構成によれば、ゲートがクロック信号を出力するタイミングを制御することによって、半導体チップ上の複数のブロックを構成するセルに、それぞれ異なるタイミングでクロック信号を入力することができる。

本発明の半導体装置は、隣接する通常信号線の影響による各フリップフロップ間のクロック到達時間差を抑えることができる。

また、本発明の半導体装置は、半導体チップ上にセルや通常信号線を効率的に配置することができる。

また、本発明の半導体装置は、フリップフロップに入力されるクロック信号のクロック到達時間を短縮することで、半導体装置に生じる不具合を抑えることができる。

以下、本発明に係る第１の実施の形態について説明する。
図１は、本発明に係る第１の実施の形態のクロック配線の構造図である。図１において、１は偶数層電源配線ＶＳＳ、２は偶数層電源配線ＶＤＤ、３は偶数層クロック配線、４は奇数層電源配線ＶＳＳ、５は奇数層電源配線ＶＤＤ、６は奇数層クロック配線であり、半導体チップ上に配置されたセルに電源電圧またはクロック信号を供給する。また、偶数層及び奇数層は、偶数層、奇数層に配置されるそれぞれの配線の方向を９０度異なるよう配置されており、それぞれの層の配線を交差させたメッシュ形状を構成するように積層されている。また、クロック配線及び電源配線によって構成される偶数層及び奇数層を積層した層を上位層とし、フリップフロップ、その他のセル、及び通常信号線によって構成される層を下位層とする。

偶数層電源配線ＶＳＳ１及び偶数層電源配線ＶＤＤ２は、偶数層クロック配線３の両側に偶数層クロック配線３を挟むように配置される。また、奇数層電源配線ＶＳＳ４、奇数層電源配線ＶＤＤ５は、奇数層クロック配線６の両側に奇数層クロック配線６を挟むように配置される。これによりクロック配線３、６は、電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５が隣接する通常信号線によるクロック配線３、６の容量増加を防ぐため、クロック配線の配置箇所に依らず、クロック配線の容量を一定にすることができ、各フリップフロップ間のクロック到達時間差を抑えることが可能となる。

図２は、図１のクロック配線の構造図拡大図における破線で囲まれた領域Aの拡大図である。図２において、１１は交差する偶数層電源配線ＶＳＳ１と奇数層電源配線ＶＳＳ４との接続箇所、１２は交差する偶数層電源配線ＶＤＤ２と奇数層電源配線ＶＤＤ５との接続箇所、１３は交差する偶数層クロック配線３と奇数層クロック配線６との接続箇所である。

上記のように、偶数層及び奇数層のクロック配線３、６、電源配線ＶＳＳ１、４及びＶＤＤ２、５が、それぞれの交差する箇所で接続されることにより、偶数層−奇数層間でクロック信号及び電源電圧を共有することができる。このメッシュ形状に積層されたクロック配線は、ツリー状に配置されたクロック配線と比較すると、クロック入力端子からフリップフロップまでの配線経路の距離が短くなるため、クロック配線に寄生する抵抗値を非常に小さくすることができる。このため、抵抗値の増大によるクロック到達時間の増加を最小にすることができ、同時に、抵抗値を最小に抑えることで、必要となる駆動バッファ１０の数を減らすことができるため、クロック到達時間の増大を抑えることができる。

図３は、本発明に係る第１の実施の形態のクロック配線の構造図である。図３において、図３において、１４はフリップフロップである。

図３のように、半導体チップ上の全面にメッシュ形状のクロック配線３、６が配置されるため、半導体チップ上に配置されるフリップフロップ１４とクロック配線３、６の接続は、フリップフロップ１４の配置箇所とクロック配線３、６の距離が最も近いところに配線を配置することができる。下位層では、フリップフロップ１４とクロック配線３、６を接続する配線領域が混雑することなく最小限に抑えられるため、クロック配線の配置によって制約を受けることなしに、半導体チップ上にセルや通常信号線を効率的に配置することができる。

本発明に係る第１の実施の形態によれば、クロック配線の配置箇所に依らずクロック配線に寄生する容量を一定にすることで、各フリップフロップ間のクロック到達時間差を抑えることができる。また、クロック配線に寄生する抵抗値を最小に抑えることで、クロック到達時間の増大を最小に抑えることができる。また、クロック配線及び電源配線の配置によって制約を受けることなしに、半導体チップ上にセルや通常信号線を効率的に配置することができる。

本発明に係る第１の実施の形態では、偶数層の配線１、２、３が図１の奥行き方向へ、奇数層の配線４、５、６が左右方向へ、それぞれ配置されたクロック配線の構造について説明したが、図４の本発明に係る第１の実施の形態のクロック配線の構造図に示すように、偶数層の配線１、２、３を左右方向へ、奇数層の配線４、５、６を奥行き方向へ、それぞれ配置されたクロック配線の構造であっても、同様の効果を得ることが可能である。

また、本発明に係る第１の実施の形態では、偶数層及び奇数層は、偶数層、奇数層に配置されるそれぞれの配線の方向が９０度異なったメッシュ形状を構成するように積層されているが、９０度に限らず、クロック到達時間の増大を抑える様々なメッシュ形状を構成するように積層されることも可能である。

また、本発明に係る第１の実施の形態では、図５の本発明に係る第１の実施の形態のクロック配線の構造図に示すように、メッシュ形状に配置したクロック配線３、６が大規模になり、駆動バッファ１０の駆動能力が負荷に対して不十分の場合、並列に駆動バッファ１０を追加することにより、駆動能力を増強し対応することができる。

図６は、本発明に係る第２の実施の形態のクロック配線が半導体装置内部で複数に分岐した場合の、クロック配線を示す構造図である。図６において、７はクロック入力端子、１５は機能別セル配置ブロックである。図６では、クロック配線の構造を捉え易くするため、クロック配線３、６のみを図示し、電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５を図示していない。電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５は、第１の実施の形態で説明したように、クロック配線３、６の両側に配置されれば良い。

メッシュ形状のクロック配線は、第１の実施の形態で説明したように、半導体チップ上のセルに入力されるクロック信号のクロック到達時間差を最小にすることができる構造であるが、特定のブロックによっては、他のブロックよりもクロック到達時間差をもたせてクロック信号を入力されなければならない場合がある。第２の実施の形態では、このような場合に、全てのセルに同じタイミングでクロック信号を入力することに適したメッシュ形状のクロック配線であっても、特定のブロックに異なるタイミングでクロック信号を入力することができるクロック配線について説明する。

ここで、図６に示すように、偶数層クロック配線３及び奇数層のクロック配線６を機能別セル配置ブロック１５の端面で分割し、クロック到達時間差をもたせる必要の有る特定の機能別セル配置ブロック１５にのみ、クロック入力端子に接続されたクロック配線から分岐したツリー状のクロック配線を接続する。

このように、クロック到達時間差が大きくなるという欠点を有する従来のツリー状のクロック配線を利用することで、全てのセルに同じタイミングでクロック信号を入力することに適したメッシュ形状のクロック配線３、６であっても、機能別セル配置ブロック１５に入力されるクロック信号のタイミングを意図的に変えることができる。

本発明に係る第２の実施の形態では、クロック入力端子に接続された偶数層クロック配線、奇数層クロック配線を機能別セル配置ブロックの端面で分割し、所望の分岐を実施したクロック配線を機能別セル配置ブロックに接続することで、メッシュ形状とツリー状を組み合わせたクロック配線を実現している。これにより、他の機能別セル配置ブロックとは異なるタイミングのクロック信号を機能別セル配置ブロックに入力することができる。

本発明に係る第２の実施の形態では、クロック入力端子に接続されたクロック配線からの分岐について述べたが、これに限らず、例えば、１つの機能別セル配置ブロックのクロック配線から別の機能別セル配置ブロックのクロック配線に分岐をすることもできる。

図７は、本発明に係る第３の実施の形態の複数のクロック入力端子が存在する場合の、クロック配線を示す構造図である。図７において、８は第２のクロック入力端子、９は第３のクロック入力端子である。図７では、クロック配線の構造を捉え易くするため、クロック配線３、６のみを図示し、電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５を図示していない。電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５は、第１の実施の形態で説明したように、クロック配線３、６の両側に配置されれば良い。

クロック入力端子７からのクロック信号とは異なるタイミングのクロック信号を機能別セル配置ブロック１５に入力する必要がある場合、偶数層クロック配線３及び奇数層のクロック配線６を機能別セル配置ブロック１５の端面で分割し、第２のクロック入力端子８からのクロック配線を機能別セル配置ブロック１５に接続することで、他の機能別セル配置ブロックに入力されるクロック信号とは異なるタイミングのクロック信号を、クロック入力端子８から機能別セル配置ブロック１５に入力する。

本発明に係る第３の実施の形態では、全てのセルに同じタイミングでクロック信号を入力することに適したメッシュ形状のクロック配線であっても、特定のブロックに異なるタイミングでクロック信号を入力するために、偶数層クロック配線及び奇数層のクロック配線を機能別セル配置ブロックの端面で分割し、複数のクロック入力端子の中から１つのクロック配線を機能別セル配置ブロックに接続した。これにより、他の機能別セル配置ブロックとは異なるタイミングのクロック信号を機能別セル配置ブロックに入力することが可能となる。

同様に、第３のクロック入力端子９から他の機能別セル配置ブロックへクロック信号を入力することや、第２の実施の形態のように、クロック入力端子７に接続したクロック配線を分岐して機能別セル配置ブロックへクロック信号を入力することも可能である。

図８は、本発明に係る第４の実施の形態のクロック配線が半導体装置内部で複数に分岐し、一部のクロック配線にゲートを挿入した場合の、クロック配線を示す構造図である。図８において、１６は入力したクロック信号を任意のタイミングで出力するゲート、１０は駆動用バッファである。図８では、クロック配線の構造を捉え易くするため、クロック配線３、６のみを図示し、電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５を図示していない。電源配線ＶＳＳ１、４及び電源配線ＶＤＤ２、５は、第１の実施の形態で説明したように、クロック配線３、６の両側に配置されれば良い。

機能別セル配置ブロック１５が、他の機能別セル配置ブロックとは異なるクロック信号の入力タイミングを必要としている場合、偶数層クロック配線３及び奇数層のクロック配線６を機能別セル配置ブロック１５の端面で分割し、半導体チップ上に配置した駆動バッファ１０及びゲート１６を介してクロック配線３、６に接続することで、ゲート１６が出力したクロック信号を機能別セル配置ブロック１５へ入力する。

本発明に係る第４の実施の形態では、全てのセルに同じタイミングでクロック信号を入力することに適したメッシュ形状のクロック配線であっても、特定のブロックに異なるタイミングでクロック信号を入力するために、偶数層クロック配線及び奇数層のクロック配線を機能別セル配置ブロックの端面で分割し、半導体チップ上に配置した駆動バッファ及びゲートを介してクロック配線に接続した。これにより、ゲートがクロック信号を出力するタイミングを制御することによって、他の機能別セル配置ブロックとは異なるタイミングでクロック信号を機能別セル配置ブロックに入力することが可能となる。

本発明に係る第４の実施の形態は、偶数層クロック配線３及び奇数層のクロック配線６を機能別セル配置ブロック１５の端面で分割するように説明したが、クロック配線が図８のように３層以上で構成されている場合、最上位層のクロック配線を分割せずに残し、最上位層以外の層のクロック配線を分割し、さらに、最上位層のクロック配線とその下の層のクロック配線との接続箇所１３（図２参照）を削除することによっても、同様に、ゲート１６が出力したクロック信号を機能別セル配置ブロック１５に入力することができる。

このように最上位層のクロック配線を分割せずに残すことにより、ゲートを挿入することによって機能別セル配置ブロックに接続されるクロック配線の抵抗値が増加しても、他の機能別セル配置ブロックに接続されるクロック配線の抵抗値は抑えることができる。

本発明の半導体装置は、隣接する通常信号線の影響による各フリップフロップ間のクロック到達時間差を抑えることができる。

また、本発明の半導体装置は、クロック配線が複雑にならないため、クロック配線及び電源配線の配置によって制約を受けることなしに、半導体チップ上にセルや通常信号線を効率的に配置することができる。

また、本発明の半導体装置は、フリップフロップに入力されるクロック信号のクロック到達時間を短縮することで、半導体装置の不具合を防止することができる。

また、本発明の半導体装置は、全てのセルに同じタイミングでクロック信号を入力することに適したメッシュ形状のクロック配線であっても、特定のブロックに異なるタイミングでクロック信号を入力することができる。

このため、半導体装置の信頼性の向上、および半導体装置における配線の混雑防止に大きな効果をもたらす。

本発明に係る第１の実施の形態のクロック配線の構造図 図１のクロック配線の構造図拡大図における破線で囲まれた領域Aの拡大図 本発明に係る第１の実施の形態のクロック配線の構造図 本発明に係る第１の実施の形態のクロック配線の構造図 本発明に係る第１の実施の形態のクロック配線の構造図 本発明に係る第２の実施の形態のクロック配線が半導体装置内部で複数に分岐した場合の、クロック配線を示す構造図 本発明に係る第３の実施の形態の複数のクロック入力端子が存在する場合の、クロック配線を示す構造図 本発明に係る第４の実施の形態のクロック配線が半導体装置内部で複数に分岐し、一部のクロック配線にゲートを挿入した場合の、クロック配線を示す構造図 従来のクロック配線の構造図 従来のクロック配線の構造図 Ｈ型基本配線 (Ｂの拡大図) 従来のクロック配線の構造図 Ｉ型基本配線 (Ｃの拡大図)

符号の説明

１ 偶数層電源配線ＶＳＳ
２ 偶数層電源配線ＶＤＤ
３ 偶数層クロック配線
４ 奇数層電源配線ＶＳＳ
５ 奇数層電源配線ＶＤＤ
６ 奇数層クロック配線
７ 第１のクロック入力端子
８ 第２のクロック入力端子
９ 第３のクロック入力端子
１０ 駆動用バッファ
１１ 偶数層電源配線ＶＳＳ１と奇数層電源配線ＶＳＳ４接続箇所
１２ 偶数層電源配線ＶＤＤ２と奇数層電源配線ＶＤＤ５との接続箇所
１３ 偶数層クロック配線３と奇数層クロック配線６との接続箇所
１４ フリップフロップ
１５ 機能別セル配置ブロック
１６ クロック信号に挿入されたゲート
１７ Ｈ型基本配線
１８ Ｉ型基本配線
１９ ツリー状配線

Claims (5)

1. 半導体チップ上に配置されたセルにクロック信号を供給するクロック配線と、
   前記クロック配線の両側に配置された、前記セルに電源電圧を供給する電源配線と、
   を備える半導体装置。
2. 前記クロック配線と前記電源配線によって構成される積層構造の配線層を備える請求項１記載の半導体装置。
3. 対向する前記配線層のそれぞれに配置されたクロック配線は、任意の交差位置で接続される請求項２記載の半導体装置。
4. 前記配線層は、複数のブロックに分割される請求項３記載の半導体装置。
5. 各ブロックに接続されたゲートを備える請求項４記載の半導体装置。

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