JP2005259796A

JP2005259796A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2005259796A
Application number: JP2004065958A
Authority: JP
Inventors: Tetsuya Hayashi; 哲也林; Masakatsu Hoshi; 正勝星; Hideaki Tanaka; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2005-09-22
Anticipated expiration: 2024-03-09
Also published as: JP4033150B2

Abstract

【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を容易に低減することが可能な半導体装置を提供する。
【解決手段】第一導電型のドレイン領域２と、ドレイン領域２の一主面に接して前記ドレイン領域２とはバンドギャップが異なった第一のヘテロ半導体領域（ソース領域３）および第二のヘテロ半導体領域（ソース領域４）と、第一のヘテロ半導体領域３とドレイン領域２との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４と接続されたソース電極７と、ドレイン領域２とオーミック接続されたドレイン電極８とを有し、かつ、少なくとも第二のヘテロ半導体領域４が第一のヘテロ半導体領域３とは反対導電型であることを特徴とする半導体装置。
【選択図】図１

A semiconductor device capable of easily reducing a leakage current generated at a hetero interface while ensuring a driving force equivalent to that of a conventional one.
A drain region 2 of a first conductivity type, a first hetero semiconductor region (source region 3) having a band gap different from that of the drain region 2 in contact with one main surface of the drain region 2 and a second region A hetero semiconductor region (source region 4), a gate electrode 6 formed at a junction between the first hetero semiconductor region 3 and the drain region 2 via a gate insulating film 5, the first hetero semiconductor region 3 and the first hetero semiconductor region 3; A source electrode 7 connected to the second hetero semiconductor region 4, a drain electrode 8 ohmic connected to the drain region 2, and at least the second hetero semiconductor region 4 is connected to the first hetero semiconductor region 3 Is a semiconductor device of opposite conductivity type.
[Selection] Figure 1

Description

本発明は半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

本発明の背景となる従来技術として、本出願人が出願した下記特開２００３−３１８３９８号公報に記載された発明がある。
従来技術は、Ｎ^＋型の炭化珪素基板領域上にＮ⁻型のエピタキシャル領域が形成された半導体基体の一主面にＮ⁻型の多結晶シリコン領域とＮ^＋型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ⁻型の多結晶シリコン層およびＮ^＋型の多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型の多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板領域の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することでスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ⁻型の多結晶シリコン領域およびＮ^＋型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ^＋型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られるという特徴がある。 As a prior art as the background of the present invention, there is an invention described in the following Japanese Patent Application Laid-Open No. 2003-318398 filed by the present applicant.
In the prior art, an N ⁻ type polycrystalline silicon region and an N ⁺ type polycrystalline silicon region are in contact with one main surface of a semiconductor substrate in which an N ⁻ type epitaxial region is formed on an N ⁺ type silicon carbide substrate region. The epitaxial region, the N ⁻ type polycrystalline silicon layer, and the N ⁺ type polycrystalline silicon region form a heterojunction. A gate electrode is formed via a gate insulating film adjacent to the junction between the epitaxial region and the N ⁺ type polycrystalline silicon region. The N ⁻ type polycrystalline silicon region is connected to the source electrode, and a drain electrode is formed on the back surface of the N ⁺ type silicon carbide substrate region.
The conventional technology configured as described above functions as a switch by controlling the potential of the gate electrode in a state where the source electrode is grounded and a predetermined positive potential is applied to the drain electrode. That is, in a state where the gate electrode is grounded, a reverse bias is applied to the heterojunction of the N ⁻ type polycrystalline silicon region and the N ⁺ type polycrystalline silicon region and the epitaxial region, and the drain electrode and the source electrode are not connected. Current does not flow through. However, when a predetermined positive voltage is applied to the gate electrode, the gate electric field acts on the heterojunction interface between the N ⁺ type polycrystalline silicon region and the epitaxial region, and the energy formed by the heterojunction surface at the gate oxide film interface Since the thickness of the barrier is reduced, a current flows between the drain electrode and the source electrode. This prior art uses a heterojunction portion as a current cutoff / conduction control channel, so that the channel length functions at the thickness of the heterobarrier, so that a low resistance conduction characteristic is obtained.

特開２００３−３１８３９８号公報JP 2003-318398 A

しかしながら、上記の従来構造においては、Ｎ⁻型の多結晶シリコン層およびＮ^＋型の多結晶シリコン領域とＮ⁻型のエピタキシャル領域で形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を容易に低減することが可能な半導体装置（高耐圧電界効果トランジスタ）を提供することを目的とする。 However, in the conventional structure described above, N ^- polycrystalline silicon layer and an N ⁺ -type polycrystalline silicon region and the N type ^- the hetero junction formed by the type epitaxial region, from physically hetero barrier height Since a determined leakage current is generated, there is a limit to reducing the leakage current.
The present invention has been made to solve the above-described problems of the prior art, and a semiconductor capable of easily reducing leakage current generated at a hetero interface while ensuring a driving force equivalent to that of the prior art. An object is to provide a device (high withstand voltage field effect transistor).

上記の目的を達成するため、本発明においては、第一導電型の半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なった第一のヘテロ半導体領域と第二のヘテロ半導体領域とを設けて、それぞれヘテロ接合を形成し、かつ、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域および前記第二のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、かつ、少なくとも前記第二のヘテロ半導体領域が前記第一のヘテロ半導体領域とは反対導電型であるように構成している。 In order to achieve the above object, in the present invention, a first hetero semiconductor region and a second hetero semiconductor region which are in contact with one main surface of a semiconductor substrate of a first conductivity type and have a band gap different from that of the semiconductor substrate. Each of which forms a heterojunction, and a gate electrode formed through a gate insulating film at a junction between the first hetero semiconductor region and the semiconductor substrate, and the first hetero semiconductor region And a source electrode connected to the second hetero semiconductor region, a drain electrode ohmically connected to the semiconductor substrate, and at least the second hetero semiconductor region being the first hetero semiconductor region Are configured to have opposite conductivity types.

本発明によれば、導通時においては、第一導電型の第一のソース領域（第一のヘテロ半導体領域）とドレイン領域との間のヘテロ接合部（以下、第一のヘテロ接合部と呼ぶ）をチャネルとして電流を流すため、従来と同等のオン抵抗が得られるのに加えて、遮断時においては、第二のソース領域（第二のヘテロ半導体領域）とドレイン領域との間のヘテロ接合部（以下、第二のヘテロ接合部と呼ぶ）は、第二のソース領域を第二導電型としているため、従来に比べて漏れ電流を低減することができる、という効果がある。 According to the present invention, when conducting, a heterojunction between the first source region (first hetero semiconductor region) of the first conductivity type and the drain region (hereinafter referred to as the first hetero junction). ) Is used as a channel, so that on-resistance equivalent to the conventional one can be obtained, and at the time of shut-off, a heterojunction between the second source region (second hetero semiconductor region) and the drain region The portion (hereinafter referred to as the second heterojunction portion) has an effect that the leakage current can be reduced as compared with the conventional case because the second source region has the second conductivity type.

（実施例１）
図１は本発明による半導体装置の実施例１を示す断面図であり、構造単位セルが２つ対面した構造を示している。本実施例においては、炭化珪素を基板材料とした高耐圧の電界効果トランジスタを一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型のドレイン領域２が形成され、ドレイン領域２の基板領域１との接合面に対向する主面（図１においてドレイン領域２の上面）に接するように、例えばＮ型の多結晶シリコンからなる第一のソース領域３（第一のヘテロ半導体領域）とＰ型の多結晶シリコンからなる第二のソース領域４（第２のヘテロ半導体領域）とが形成されている。つまり、ドレイン領域２と第一のソース領域３および第二のソース領域４の接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。 Example 1
FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention, and shows a structure in which two structural unit cells face each other. In this embodiment, a high-voltage field effect transistor using silicon carbide as a substrate material will be described as an example.
For example, an N ⁻ -type drain region 2 is formed on an N ⁺ -type substrate region 1 of which the polytype of silicon carbide is 4H type, and the main surface facing the junction surface of drain region 2 with substrate region 1 (FIG. 1). 1, for example, a first source region 3 (first hetero semiconductor region) made of N-type polycrystalline silicon and a second source region 4 made of P-type polycrystalline silicon. (Second hetero semiconductor region) are formed. That is, the junction between the drain region 2 and the first source region 3 and the second source region 4 is made of a heterojunction made of materials having different band gaps between silicon carbide and polycrystalline silicon. There is an energy barrier.

また、第一のソース領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜５が形成され、そのゲート絶縁膜５によって絶縁されたゲート電極６が形成されている。また、第一のソース領域３および第二のソース領域４のドレイン領域２との接合面に対向する対面（図１において第一のソース領域３および第二のソース領域４の上面）にはソース電極７が形成されている。また、炭化珪素基板領域１にはドレイン電極８が接続するように形成されている。 Further, a gate insulating film 5 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface of the first source region 3 and the drain region 2, and a gate electrode 6 insulated by the gate insulating film 5 is formed. Has been. Further, the source (the upper surface of the first source region 3 and the second source region 4 in FIG. 1) facing the joint surface of the first source region 3 and the second source region 4 with the drain region 2 has a source. An electrode 7 is formed. In addition, drain electrode 8 is formed to be connected to silicon carbide substrate region 1.

なお、本実施例においては、図１に示すように、ドレイン領域２の表層部に溝を形成して、その溝中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２には溝を形成しない、いわゆるプレーナ型の構成でもかまわない。 In the present embodiment, as shown in FIG. 1, a groove is formed in the surface layer portion of the drain region 2, and a gate electrode 6 is formed in the groove via a gate insulating film 5. Although the configuration of the mold is described, as shown in FIG. 2, a so-called planar configuration in which no groove is formed in the drain region 2 may be used.

次に図１に示した本発明の第一の実施例による炭化珪素半導体装置の製造方法を、図７、図８を用いて説明する。なお、図７および図８は一連の工程を示すので、各工程に（Ａ）〜（Ｆ）の通し番号を付している。
まず、図７（Ａ）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積した後、例えばＢＢｒ_３雰囲気中にてボロンドーピングを行い、Ｐ型の多結晶シリコン層（図の３、４の部分）を形成する。なお、多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などでシリコンを堆積した後にレーザーアニールなどで再結晶化させて形成しても構わないし、或いは分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。例えばドレイン領域２の不純物濃度は１×１０^１６ｃｍ^−３、厚さは１０μｍ、例えば多結晶シリコン層の厚さは０.５μｍである。 Next, a method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIGS. Since FIGS. 7 and 8 show a series of steps, serial numbers (A) to (F) are given to the respective steps.
First, as shown in FIG. 7A, on an N-type silicon carbide semiconductor substrate formed by epitaxially growing an N ⁻ -type drain region 2 on an N ⁺ -type substrate region 1, for example, an LP-CVD method is performed. After the polycrystalline silicon is deposited by, for example, boron doping is performed in a BBr ₃ atmosphere to form a P-type polycrystalline silicon layer (portions 3 and 4 in the figure). The polycrystalline silicon layer may be formed by depositing silicon by electron beam evaporation or sputtering, and then recrystallizing by laser annealing or the like, or a single crystal heteroepitaxially grown by molecular beam epitaxy or the like. It may be formed of silicon. In addition, a combination of ion implantation and activation heat treatment after implantation may be used for doping. For example, the impurity concentration of the drain region 2 is 1 × 10 ¹⁶ cm ⁻³ and the thickness is 10 μm. For example, the thickness of the polycrystalline silicon layer is 0.5 μm.

次に図７（Ｂ）に示すように、多結晶シリコン層（３、４）上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜を堆積し、フォトリソグラフィとエッチングによりマスク材１２を形成する。なお、ここではマスク材の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくともエッチングを選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。 Next, as shown in FIG. 7B, a silicon nitride film is deposited on the polycrystalline silicon layers (3, 4) by, for example, LP-CVD, and a mask material 12 is formed by photolithography and etching. To do. Note that although a silicon nitride film is described here as an example of a material for the mask material, other materials can be used as long as they are materials that can be selectively etched at least and can be easily removed. May be used.

次に図７（Ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、多結晶シリコン層（３、４）とドレイン領域２の表層部をエッチングし、所定の深さを有するトレンチを形成する。なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いても良い。 Next, as shown in FIG. 7C, the polysilicon layer (3, 4) and the surface layer portion of the drain region 2 are etched by, for example, reactive ion etching (dry etching), and a trench having a predetermined depth is obtained. Form. As a method for etching the polycrystalline silicon layer, other etching methods such as wet etching may be used.

次に図８（Ｄ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面からはリンが導入されるものの、マスク材１２で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層が形成される。つまり、Ｎ型の第一のソース領域３とＰ型の第二のソース領域４が形成される。 Next, as shown in FIG. 8D, when phosphorus doping is performed in a POCl ₃ atmosphere, for example, with the mask material 12, phosphorus is introduced from the ion-etched surface of the polycrystalline silicon layer. However, since phosphorus is not introduced from the portion covered with the mask material 12, an N-type polycrystalline silicon layer is formed only in a region in contact with the ion-etched surface. That is, the N-type first source region 3 and the P-type second source region 4 are formed.

次に図８（Ｅ）に示すように、例えばリン酸溶液によりマスク材１２を除去した後、第一のソース領域３および第二のソース領域４の上面およびトレンチの内壁に沿って、ゲート絶縁膜５を堆積する。さらにゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ_３を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜とゲート絶縁膜５を除去し、コンタクトホールを開孔する。 Next, as shown in FIG. 8E, for example, after removing the mask material 12 with a phosphoric acid solution, gate insulation is performed along the upper surfaces of the first source region 3 and the second source region 4 and the inner walls of the trenches. A film 5 is deposited. Further, a polycrystalline silicon layer to be the gate electrode 6 is deposited. Thereafter, phosphorus is doped into the polycrystalline silicon layer to be the gate electrode 6 by solid layer diffusion using POCl ₃ . Then, after forming the gate electrode 6 by photolithography and etching, an interlayer insulating film is deposited, the interlayer insulating film and the gate insulating film 5 are removed by photolithography and etching, and a contact hole is opened.

最後に図８（Ｆ）に示すように、裏面側に相当する基板領域１には、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のソース領域３および第二のソース領域４の上面には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第一の実施例による炭化珪素半導体装置を完成させる。
以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。 Finally, as shown in FIG. 8F, a drain electrode 8 made of, for example, titanium (Ti) or nickel (Ni) is formed in the substrate region 1 corresponding to the back surface side, and the first corresponding to the front surface side. A source electrode 7 is formed on the top surfaces of the source region 3 and the second source region 4 by sequentially depositing titanium (Ti) and aluminum (Al), and the first embodiment of the present invention shown in FIG. A silicon carbide semiconductor device is completed.
As described above, the semiconductor device of this embodiment can be easily realized by a conventional manufacturing technique.

次に動作を説明する。本実施例においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合は、遮断状態を保持する。すなわち、第一のソース領域３および第二のソース領域４とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のソース領域３および第二のソース領域４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のソース領域３とＰ型である第二のソース領域４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のソース領域４との接合界面から伸びる空乏層幅は、第一のソース領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性が得られ、それによって漏れ電流を低減することができる。 Next, the operation will be described. In this embodiment, for example, the source electrode 7 is grounded and a positive potential is applied to the drain electrode 8 for use.
First, when the gate electrode 6 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, energy barriers for conduction electrons are formed at the heterojunction interfaces between the first source region 3 and the second source region 4 and the drain region 2. At this time, since the first source region 3 and the second source region 4 are both made of a silicon material, the energy barrier difference ΔEc with the drain region 2 made of silicon carbide is substantially the same. However, the first source region 3 that is N-type and the second source region 4 that is P-type have a difference in Fermi energy indicated by energy from the conduction band to the Fermi level. The width of the depletion layer extending to the bonding interface is different. That is, since the depletion layer width extending from the junction interface with the second source region 4 is larger than the depletion layer width extending from the junction interface with the first source region 3, a higher blocking property is obtained, thereby causing leakage. The current can be reduced.

さらに、例えば第二のソース領域４の不純物濃度を第一のソース領域３の不純物濃度よりも大きく設定した場合は、第二のソース領域４と第一のソース領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のソース領域側に伸張することから、第一のソース領域とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。 Further, for example, when the impurity concentration of the second source region 4 is set higher than the impurity concentration of the first source region 3, a PN diode composed of the second source region 4 and the first source region 3. Since the depletion layer generated by the built-in electric field extends toward the first source region, the leakage current at the heterojunction between the first source region and the drain region can be further reduced.

さらに本実施例においては、製造方法上、第一のソース領域３をゲート電極６からゲート電界が及ぶ程度の幅に容易に制御して形成することが可能であるため、例えばゲート電極６を負電位として、第一のソース領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。 Furthermore, in this embodiment, the first source region 3 can be easily controlled and formed to have a width that the gate electric field extends from the gate electrode 6 due to the manufacturing method. If an inversion region is formed as the potential across the entire first source region 3, it is possible to further increase the blocking property as a semiconductor device.

また、本実施例においては、第一のソース領域３を形成する際に、ゲート電極６がゲート絶縁膜５を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のソース領域３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。
このように、本実施例においては、従来構造に比べて、より高い遮断性を実現することができる。 In this embodiment, when the first source region 3 is formed, impurities are introduced by self-alignment from the portion where the gate electrode 6 is in contact with the gate insulating film 5. Even in the case of forming an integrated semiconductor element, the width of the first source region 3 can be controlled with high accuracy, so that variation in blocking performance can be suppressed.
As described above, in this embodiment, it is possible to achieve higher blocking performance than the conventional structure.

次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合は、ゲート絶縁膜５を介して第一のソース領域３とドレイン領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６近傍の第一のソース領域３およびドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６近傍の第一のソース領域３とドレイン領域２の接合界面における第一のソース領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。 Next, when a positive potential is applied to the gate electrode 6 so as to change from the cutoff state to the conduction state, the gate electric field is applied to the heterojunction interface where the first source region 3 and the drain region 2 are in contact via the gate insulating film 5. Therefore, an accumulation layer of conduction electrons is formed in the first source region 3 and the drain region 2 in the vicinity of the gate electrode 6. That is, the potential on the first source region 3 side at the junction interface between the first source region 3 and the drain region 2 in the vicinity of the gate electrode 6 is pushed down, and the energy barrier on the drain region 2 side becomes steep, so that the energy is increased. Conduction electrons can be conducted through the barrier.

このとき、本実施例においては、第一のソース領域３を形成する際に、ゲート電極６がゲート絶縁膜５を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のソース領域３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。 At this time, in this embodiment, when the first source region 3 is formed, impurities are introduced in a self-aligned manner from the portion where the gate electrode 6 is in contact with the gate insulating film 5 interposed therebetween. Even in the case where a semiconductor element in which is integrated is formed, the width of the first source region 3 can be controlled with high accuracy, so that variation in on-resistance for each cell can also be suppressed. That is, since current concentration can be suppressed, higher reliability can be obtained.

次に導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のソース領域３とドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のソース領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板領域１に流れて枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。 Next, when the gate electrode 6 is again set to the ground potential in order to shift from the conductive state to the cut-off state, the conductive electron accumulation state formed at the heterojunction interface between the first source region 3 and the drain region 2 is released, Tunneling in the energy barrier stops. Then, when the flow of conduction electrons from the first source region 3 to the drain region 2 stops and the conduction electrons in the drain region 2 flow to the substrate region 1 and are exhausted, a heterojunction portion is formed on the drain region 2 side. As a result, the depletion layer spreads and becomes a cut-off state.

また、本実施例においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極７およびゲート電極８を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のソース領域３および第二のソース領域４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。 Further, in this embodiment, as in the conventional structure, for example, reverse conduction (reflux operation) in which the source electrode 7 is grounded and a negative potential is applied to the drain electrode 8 is also possible.
For example, when the source electrode 7 and the gate electrode 8 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 8, the energy barrier against the conduction electrons disappears, and the first source region 3 and the second source region 2 from the drain region 2 side. Conduction electrons flow to the source region 4 side of the substrate, and a reverse conduction state is established. At this time, since there is no injection of holes and conduction is performed only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. It is also possible to use the gate electrode 6 described above as a control electrode without being grounded.

上述したとおり、本実施例は図１に示す構成で従来構造と同様の動作を実現することができ、しかも従来構造と比べた場合、以下のような特徴を有する。
遮断時においては、第二のソース領域４とドレイン領域２とのヘテロ接合部は、第二のソース領域４を第二導電型としているため、従来に比べて漏れ電流を低減することができる。 As described above, this embodiment can realize the same operation as the conventional structure with the configuration shown in FIG. 1 and has the following characteristics when compared with the conventional structure.
At the time of interruption, since the heterojunction between the second source region 4 and the drain region 2 has the second source region 4 of the second conductivity type, the leakage current can be reduced as compared with the conventional case.

また、第二のソース領域４の不純物濃度を第一のソース領域３の不純物濃度よりも高くした場合、第二のソース領域４と第一のソース領域３とで構成されるＰＮダイオードのビルトイン電界による空乏層が第一のソース領域側３により伸びることから、第一のソース領域３とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することができる。 Further, when the impurity concentration of the second source region 4 is higher than the impurity concentration of the first source region 3, the built-in electric field of the PN diode constituted by the second source region 4 and the first source region 3 is used. Since the depletion layer due to is extended by the first source region side 3, the leakage current at the heterojunction between the first source region 3 and the drain region 2 can be further reduced.

また、第一のソース領域３の横方向への拡がりを抑えることができるので、ゲート電極６からの電界が及ぶ必要最小限のチャネル厚みを制御することで、第一のソース領域３とドレイン領域２との間の第一のヘテロ接合部における漏れ電流を容易に低減することができる。 Further, since the lateral extension of the first source region 3 can be suppressed, the first source region 3 and the drain region can be controlled by controlling the minimum channel thickness that the electric field from the gate electrode 6 can reach. The leakage current at the first heterojunction between 2 can be easily reduced.

さらに、第一のソース領域３の横方向への拡がりをセルフアラインで形成することができるため、複数の単位セルを集積させた場合においても、第一のソース領域３を均質に形成できるため、遮断時においては漏れ電流の偏りが起きにくく、導通時においてはオン抵抗の偏りが起きにくいため信頼性がより向上する。 Furthermore, since the lateral extension of the first source region 3 can be formed by self-alignment, the first source region 3 can be uniformly formed even when a plurality of unit cells are integrated. The leakage current is less likely to be biased at the time of interruption, and the on-resistance is less likely to be biased at the time of conduction, so that the reliability is further improved.

（実施例２）
図３は本発明による半導体装置の実施例２の断面図であり、実施例１の図１に対応した図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。 (Example 2)
FIG. 3 is a cross-sectional view of a second embodiment of the semiconductor device according to the present invention and corresponds to FIG. 1 of the first embodiment. In the present embodiment, the description of the same operation as in FIG. 1 is omitted, and different features will be described in detail.

図３に示すように本実施例においては、ゲート電極６（絶縁膜５を介して）および第一のソース領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導電領域９が形成されている。また、ゲート電極６とソース領域３が対向する部分から所定の距離はなれたところに、第一のソース領域３もしくは第二のソース領域４に接するように、ドレイン領域２の表面部分に第一の電界緩和領域１０が形成されている。さらに、ゲート電極６が形成されている溝の底部に絶縁膜５を介して接するように第二の電界緩和領域１１が形成されている。 As shown in FIG. 3, in this embodiment, an N ⁺ type having a concentration higher than that of the drain region 2 is formed in a predetermined portion of the drain region 2 where the gate electrode 6 (via the insulating film 5) and the first source region 3 are in contact. The conductive region 9 is formed. Further, the first portion of the drain region 2 is in contact with the first source region 3 or the second source region 4 at a predetermined distance from the portion where the gate electrode 6 and the source region 3 face each other. An electric field relaxation region 10 is formed. Further, a second electric field relaxation region 11 is formed so as to be in contact with the bottom of the groove where the gate electrode 6 is formed via the insulating film 5.

このような構成にすることにより、導通状態においては、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまりオン抵抗がさらに小さくなり導通性能が向上する。 With such a configuration, in the conductive state, the energy barrier at the heterojunction between the first source region 3 and the conductive region 9 can be relaxed, and higher conductive characteristics can be obtained. That is, the on-resistance is further reduced and the conduction performance is improved.

また、遮断状態においては、第一の電界緩和領域１０および第二の電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一の実施例において、第一のソース領域３および第二のソース領域４とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１０によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二の電界緩和領域１１により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。 In the cut-off state, a depletion layer corresponding to the drain potential spreads between the first electric field relaxation region 10 and the second electric field relaxation region 11 and the drain region 2. That is, in the first embodiment, the drain field applied to the heterojunction interface between the first source region 3 and the second source region 4 and the drain region 2 is relaxed by the first electric field relaxation region 10. Therefore, the leakage current is further reduced, and the interruption performance is further improved. In addition, since the drain electric field applied to the gate insulating film 5 is also relaxed by the second electric field relaxation region 11, the dielectric breakdown of the gate insulating film 5 can be made difficult to occur, and the reliability of the gate insulating film 5 can be reduced. Can be improved.

また、第二の電界緩和領域１１直下の前記半導体基体（ドレイン領域２）の厚みが第一の電界緩和領域１０直下の半導体基体の厚みと同等になっているので、製造工程を簡略化することができる。 Further, since the thickness of the semiconductor substrate (drain region 2) immediately below the second electric field relaxation region 11 is equal to the thickness of the semiconductor substrate immediately below the first electric field relaxation region 10, the manufacturing process can be simplified. Can do.

なお、本実施例においては、導電領域９および第一の電界緩和領域１０および第二の電界緩和領域１１がすべて形成された場合で例示しているが、いずれか一つが形成されていても良い。 In this embodiment, the conductive region 9, the first electric field relaxation region 10, and the second electric field relaxation region 11 are all formed, but any one of them may be formed. .

（実施例３）
図４は本発明による半導体装置の実施例３の断面図であり、実施例１の図１に対応した図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図４に示すように本実施例においては、ゲート電極６（絶縁膜５を介して）および第一のソース領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導電領域９が形成されている。実施例２とは異なり、導電領域９はゲート電極６の形成された溝の底部にも絶縁膜５を介して形成されている。 (Example 3)
4 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention, corresponding to FIG. 1 of the first embodiment. In the present embodiment, the description of the same operation as in FIG. 1 is omitted, and different features will be described in detail.
As shown in FIG. 4, in this embodiment, an N ⁺ type having a concentration higher than that of the drain region 2 is formed in a predetermined portion of the drain region 2 in contact with the gate electrode 6 (via the insulating film 5) and the first source region 3. The conductive region 9 is formed. Unlike the second embodiment, the conductive region 9 is also formed through the insulating film 5 at the bottom of the groove where the gate electrode 6 is formed.

以下、図９を用いて製造方法の一例を示す。
まず、図９（Ａ）に示した製造工程までは、実施例１の図７（Ｃ）までと同様である。
次に、図９（Ｂ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、実施例１と同様に、マスク材１２で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層およびＮ^＋型の導電領域９が同時に形成される。 Hereinafter, an example of a manufacturing method is shown using FIG.
First, the manufacturing steps shown in FIG. 9A are the same as those up to FIG.
Next, as shown in FIG. 9B, when phosphorus doping is performed at a higher temperature, for example, in a POCl ₃ atmosphere with the mask material 12, the ion-etched surface of the polycrystalline silicon layer is formed. In addition, phosphorus is also introduced from the silicon carbide surface. However, in the same manner as in Example 1, since from the portion covered by the mask material 12 phosphorus is not introduced, the conductive regions of the polycrystalline silicon layer and an N ⁺ -type N-type only in a region in contact with the surface that is ion etched 9 Are formed simultaneously.

なお、本実施例においては、不純物の導入を固相拡散による不純物導入の場合で説明したが、例えばイオン注入などの不純物導入方法を用いても良い。 In the present embodiment, the introduction of impurities has been described in the case of introducing impurities by solid phase diffusion. However, for example, an impurity introduction method such as ion implantation may be used.

次に図９（Ｃ）に示すように、第一の実施例と同様にゲート絶縁膜５、ゲート電極６、ソース電極７、ドレイン電極８を形成し、図４に示した本発明の実施例３による炭化珪素半導体装置が完成する。 Next, as shown in FIG. 9C, a gate insulating film 5, a gate electrode 6, a source electrode 7, and a drain electrode 8 are formed in the same manner as in the first embodiment, and the embodiment of the present invention shown in FIG. 3 completes the silicon carbide semiconductor device.

以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。
このような構成にすることにより、導通状態においては、実施例２で示した導電領域９の効果と同様に、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。 As described above, the semiconductor device of this embodiment can be easily realized by a conventional manufacturing technique.
By adopting such a configuration, in the conductive state, similarly to the effect of the conductive region 9 shown in Example 2, the energy barrier of the heterojunction between the first source region 3 and the conductive region 9 is relaxed, Higher conduction characteristics can be obtained.

さらに、本実施例で示した形成方法では、導電領域９の第一のソース領域３と接する部分の幅を必要最低限の幅で精度よく、かつセルフアラインで、かつ同時に形成することができる。このことから、導通時および遮断時における各セル間での電流の偏りをおさえることができ、さらには遮断時における第一のソース領域３と導電領域９とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。 Furthermore, in the formation method shown in this embodiment, the width of the portion of the conductive region 9 in contact with the first source region 3 can be formed with the minimum necessary width with high accuracy, self-alignment, and simultaneously. From this, it is possible to suppress the current bias between the cells at the time of conduction and at the time of interruption, and to further reduce the leakage current at the heterojunction between the first source region 3 and the conductive region 9 at the time of interruption. Therefore, the on-resistance can be reduced without significantly impairing the blocking performance.

（実施例４）
図５は本発明による半導体装置の実施例４の断面図であり、実施例２の図３に対応した図である。本実施例においては、図３と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図５に示すように本実施例においては、実施例２と同様に、導電領域９および第一の電界緩和領域１０および第二の電界緩和領域１１を有した構成となっているが、導電領域９および第二の電界緩和領域１１をセルフアラインで形成できるという特徴を持っている。 (Example 4)
FIG. 5 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention, corresponding to FIG. 3 of the second embodiment. In the present embodiment, the description of the portion that performs the same operation as in FIG. 3 is omitted, and different features will be described in detail.
As shown in FIG. 5, in this example, similarly to Example 2, the conductive region 9, the first electric field relaxation region 10, and the second electric field relaxation region 11 are configured. 9 and the second electric field relaxation region 11 can be formed by self-alignment.

以下、図１０、図１１を用いて製造方法の一例を示す。なお、図１０および図１１は一連の工程を示すので、各工程に（Ａ）〜（Ｅ）の通し番号を付している。
まず、図１０（Ａ）に示した製造工程までは、実施例１の図７（Ａ）において、例えば多結晶シリコン層を形成する前に第一の電界緩和領域１０を形成しておき、その後、実施例１の図７（Ａ）と同様の工程をとる。
次に、図１０（Ｂ）に示すように、実施例１の図７（Ｂ）、（Ｃ）と同様にマスク材１２を形成し、イオンエッチングによりトレンチを形成する。 Hereinafter, an example of a manufacturing method is shown using FIG. 10, FIG. Since FIG. 10 and FIG. 11 show a series of steps, serial numbers (A) to (E) are given to the respective steps.
First, until the manufacturing process shown in FIG. 10A, in FIG. 7A of the first embodiment, for example, the first electric field relaxation region 10 is formed before forming the polycrystalline silicon layer, and thereafter The steps similar to those in FIG. 7A of Embodiment 1 are taken.
Next, as shown in FIG. 10B, a mask material 12 is formed in the same manner as in FIGS. 7B and 7C of Example 1, and a trench is formed by ion etching.

次に、図１０（Ｃ）に示すように、マスク材１２を有した状態で、例えばアルミイオンもしくはボロンイオンをイオン注入して第二の電界緩和領域１１を形成する。
さらに、図１１（Ｄ）に示すように、マスク材１２を有した状態で、例えばＰＯＣｌ_３雰囲気中にてより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層の炭化珪素表面からリンが導入され、Ｎ型の多結晶シリコン層およびＮ^＋型の導電領域９が同時に形成される。
なお、本実施例においては、第二の電界緩和領域１１を形成してから第二のソース領域４および導電領域９を形成する場合で説明しているが、どちらを先に形成してもかまわない。 Next, as shown in FIG. 10C, in the state where the mask material 12 is provided, for example, aluminum ions or boron ions are ion-implanted to form the second electric field relaxation region 11.
Furthermore, as shown in FIG. 11D, when phosphorus doping is performed at a higher temperature, for example, in a POCl ₃ atmosphere with the mask material 12, the surface of the silicon carbide of the ion-etched polycrystalline silicon layer is obtained. Phosphorus is introduced from N to form an N type polycrystalline silicon layer and an N ⁺ type conductive region 9 simultaneously.
In the present embodiment, the case where the second source region 4 and the conductive region 9 are formed after the second electric field relaxation region 11 is formed has been described, but either may be formed first. Absent.

最後に図１１（Ｅ）に示すように、実施例１と同様にゲート絶縁膜５、ゲート電極６、ソース電極７、ドレイン電極８を形成し、図５に示した本発明の実施例４による炭化珪素半導体装置が完成する。
なお、図１１（Ｄ）の工程で、導電領域９を第二の電界緩和領域１１より不純物濃度が低くなるように形成すれば、図５に示した構造になるが、導電領域９を第二の電界緩和領域１１より不純物濃度が高くなるように形成すれば、図６に示した構造になる。 Finally, as shown in FIG. 11E, the gate insulating film 5, the gate electrode 6, the source electrode 7 and the drain electrode 8 are formed in the same manner as in the first embodiment, and according to the fourth embodiment of the present invention shown in FIG. A silicon carbide semiconductor device is completed.
If the conductive region 9 is formed so that the impurity concentration is lower than that of the second electric field relaxation region 11 in the step of FIG. 11D, the structure shown in FIG. If the impurity concentration is higher than that of the electric field relaxation region 11, the structure shown in FIG. 6 is obtained.

以上のように本実施例の半導体装置は従来からある製造技術で容易に実現することが可能である。 As described above, the semiconductor device of this embodiment can be easily realized by a conventional manufacturing technique.

このような構成にすることにより、導通状態においては、実施例２で示した導電領域９の効果と同様に、第一のソース領域３と導電領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができるとともに、第二の電界緩和領域１１により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができる。 By adopting such a configuration, in the conductive state, similarly to the effect of the conductive region 9 shown in Example 2, the energy barrier of the heterojunction between the first source region 3 and the conductive region 9 is relaxed, Higher conduction characteristics can be obtained, and the drain electric field applied to the gate insulating film 5 is also relaxed by the second electric field relaxation region 11, so that dielectric breakdown of the gate insulating film 5 is less likely to occur. it can.

さらに、本実施例で示した形成方法では、導電領域９と第一のソース領域３との接する部分の幅を必要最低限の幅で精度よく、かつセルフアラインで、かつ同時に形成することができることに加えて、第二の電界緩和領域１１もセルフアラインで形成することができる。このことから、導通時および遮断時における各セル間での電流の偏りをおさえることができ、遮断時における第一のソース領域３と導電領域９とのヘテロ接合における漏れ電流を極力減らすことに加え、ゲート絶縁膜５におけるドレイン電界の緩和も両立して行えるため、遮断性や信頼性を損なうことなくオン抵抗を低減することができる。 Furthermore, in the formation method shown in this embodiment, the width of the portion where the conductive region 9 and the first source region 3 are in contact with each other can be formed with the minimum necessary width with high accuracy, self-alignment, and simultaneously. In addition, the second electric field relaxation region 11 can also be formed by self-alignment. From this, it is possible to suppress the current bias between the cells at the time of conduction and at the time of interruption, in addition to reducing the leakage current at the heterojunction between the first source region 3 and the conductive region 9 at the time of interruption as much as possible. In addition, since the drain electric field in the gate insulating film 5 can be relaxed at the same time, the on-resistance can be reduced without impairing the blocking performance and reliability.

以上、実施例１乃至実施例４においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。
また、全ての実施例において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。 As described above, in Embodiments 1 to 4, the semiconductor device using silicon carbide as the substrate material has been described as an example. However, the substrate material may be other semiconductor materials such as silicon, silicon germane, gallium nitride, and diamond.
In all the examples, the 4H type was used as the polytype of silicon carbide, but other polytypes such as 6H and 3C may be used.

また、全ての実施例において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流すいわゆる縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流すいわゆる横型構造のトランジスタであってもかまわない。 In all of the embodiments, the drain electrode 8 and the source electrode 7 are arranged so as to face each other with the drain region 2 interposed therebetween, and the so-called vertical structure transistor in which the drain current flows in the vertical direction has been described. The drain electrode 8 and the source electrode 7 may be arranged on the same main surface, and a transistor having a so-called lateral structure in which a drain current flows in the lateral direction may be used.

また、第一のソース領域３、第二のソース領域４に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればゲルマニウムやシリコンゲルマニウムなどどの材料でもかまわない。 Moreover, although the example using polycrystalline silicon as the material used for the first source region 3 and the second source region 4 has been described, any material such as germanium or silicon germanium can be used as long as it is a material that forms a heterojunction with silicon carbide. But it doesn't matter.

また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のソース領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。 Further, as an example, N-type silicon carbide is used as the drain region 2 and N-type polycrystalline silicon is used as the first source region 3, but N-type silicon carbide and P-type polycrystalline silicon are used. Any combination of silicon, P-type silicon carbide and P-type polycrystalline silicon, or P-type silicon carbide and N-type polycrystalline silicon may be used.
Further, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.

本発明の実施例１の断面図。Sectional drawing of Example 1 of this invention. 本発明の実施例１の他の例を示す断面図。Sectional drawing which shows the other example of Example 1 of this invention. 本発明の実施例２の断面図。Sectional drawing of Example 2 of this invention. 本発明の実施例３の断面図。Sectional drawing of Example 3 of this invention. 本発明の実施例４の断面図。Sectional drawing of Example 4 of this invention. 本発明の実施例４の他の例を示す断面図。Sectional drawing which shows the other example of Example 4 of this invention. 本発明の実施例１の製造工程の一部を示す断面構造図。Sectional structure figure which shows a part of manufacturing process of Example 1 of this invention. 本発明の実施例１の製造工程の他の一部を示す断面構造図。Sectional structure drawing which shows another part of manufacturing process of Example 1 of this invention. 本発明の実施例３の製造工程を示す断面構造図。Sectional structure figure which shows the manufacturing process of Example 3 of this invention. 本発明の実施例４の製造工程の一部を示す断面構造図。Sectional structure figure which shows a part of manufacturing process of Example 4 of this invention. 本発明の実施例４の製造工程の他の一部を示す断面構造図。Sectional structure figure which shows the other part of the manufacturing process of Example 4 of this invention.

Explanation of symbols

１…基板領域２…ドレイン領域
３…第一のソース領域４…第二のソース領域
５…ゲート絶縁膜６…ゲート電極
７…ソース電極８…ドレイン電極
９…導電領域１０…第一の電界緩和領域
１１…第二の電界緩和領域１２…マスク材 DESCRIPTION OF SYMBOLS 1 ... Substrate region 2 ... Drain region 3 ... First source region 4 ... Second source region 5 ... Gate insulating film 6 ... Gate electrode 7 ... Source electrode 8 ... Drain electrode 9 ... Conductive region 10 ... First electric field relaxation Region 11 ... Second electric field relaxation region 12 ... Mask material

Claims

A semiconductor substrate of a first conductivity type; a first hetero semiconductor region and a second hetero semiconductor region which are in contact with one main surface of the semiconductor substrate and have different band gaps from the semiconductor substrate; and the first hetero semiconductor A gate electrode formed through a gate insulating film at a junction between the region and the semiconductor substrate, a source electrode connected to the first hetero semiconductor region and the second hetero semiconductor region, and the semiconductor substrate. And a drain electrode that is ohmic-connected, and at least the second hetero semiconductor region has a conductivity type opposite to that of the first hetero semiconductor region.

The semiconductor device according to claim 1, wherein the first hetero semiconductor region is formed of a first conductivity type.

3. The semiconductor device according to claim 1, wherein an impurity concentration of the second hetero semiconductor region is made larger than an impurity concentration of the first hetero semiconductor region.

The semiconductor substrate has a groove at a predetermined interval on one main surface of the semiconductor substrate, and faces the gate electrode through the gate insulating film in the vicinity of the surface layer portion of the sidewall of the groove; The semiconductor device according to claim 1, wherein the semiconductor device is in contact with one hetero semiconductor region.

A conductive region that is of the first conductivity type and has a higher impurity concentration than the semiconductor substrate, in a predetermined region of the semiconductor substrate that faces the gate electrode through the gate insulating film and is in contact with the first hetero semiconductor region The semiconductor device according to claim 1, wherein the semiconductor device is formed.

A predetermined region of the semiconductor substrate that is spaced a predetermined distance from a region facing the gate electrode through the gate insulating film so as to be in contact with either the first hetero semiconductor region or the second hetero semiconductor region. 6. The semiconductor device according to claim 1, wherein a first electric field relaxation region of a second conductivity type is formed.

7. The second electric field relaxation region of the second conductivity type is formed in a predetermined region of the semiconductor substrate facing the gate electrode with the gate insulating film interposed therebetween. A semiconductor device according to claim 1.

8. The thickness of the semiconductor substrate immediately below the second electric field relaxation region is equal to the thickness of the semiconductor substrate immediately below the first electric field relaxation region. 9. Semiconductor device.

9. The semiconductor device according to claim 1, wherein the semiconductor substrate is made of a wide gap semiconductor.

The semiconductor device according to claim 1, wherein the semiconductor substrate is made of silicon carbide.

11. The semiconductor device according to claim 1, wherein the first hetero semiconductor region is made of single crystal silicon, polycrystalline silicon, or amorphous silicon.

The semiconductor device according to claim 1, wherein the second hetero semiconductor region is made of a semiconductor material similar to that of the first hetero semiconductor.

Laminating a hetero semiconductor layer on one principal surface side of the semiconductor substrate (1);
A step (2) of selectively etching the hetero semiconductor layer using a mask pattern; and introducing a predetermined impurity from the etched portion of the hetero semiconductor layer into the hetero semiconductor layer to form the first hetero semiconductor region. Step (3);
Forming the gate oxide film in contact with the first hetero semiconductor region and the semiconductor substrate;
The method for manufacturing a semiconductor device according to claim 1, comprising:

Laminating a hetero semiconductor layer on one principal surface side of the semiconductor substrate (1);
A step (2) of selectively etching the hetero semiconductor layer using a mask pattern; and introducing a predetermined impurity into the semiconductor substrate facing the etched portion of the hetero semiconductor layer; A step (4) of forming one or both of the two electric field relaxation regions;
Forming the gate oxide film in contact with the first hetero semiconductor region and the semiconductor substrate;
The method of manufacturing a semiconductor device according to claim 5, wherein the method includes:

The method for manufacturing a semiconductor device according to claim 13 or 14, wherein at least the step (3) or the step (4) is performed in a state having the mask pattern used in the step (2). .

16. The method for manufacturing a semiconductor device according to claim 13, wherein the impurity is introduced by ion implantation in at least one of the step (3) and the step (4).

16. The method of manufacturing a semiconductor device according to claim 13, wherein the impurity is introduced by a solid phase diffusion method in at least one of the step (3) and the step (4). .

14. The introduction of impurities in the step (3) of forming the first hetero semiconductor region and the step of forming the conductive region in the step (4) are performed in the same step. A method for manufacturing a semiconductor device according to claim 17.

19. The method according to claim 13, further comprising at least a step of introducing an impurity into a predetermined region of the hetero semiconductor layer to form the second hetero semiconductor region before the step (2). The manufacturing method of the semiconductor device of description.