JP2005156731A

JP2005156731A - 信号処理装置

Info

Publication number: JP2005156731A
Application number: JP2003392620A
Authority: JP
Inventors: Takushi Kimura; 卓士木村; Toru Aida; 徹相田; Makoto Ikeda; 誠池田; Junichi Onodera; 純一小野寺
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2005-06-16

Abstract

【課題】外部クロックに対する内部クロックの遅延を可能な限り小さくすることに加えて、ドットインターリーブしたデータ用のクロックＣＤＫを必要としないようにして、動作速度を高める。
【解決手段】各回路用の内部クロックＣＫと、ドットデインターリーブ用で且つ内部クロックＣＫの１／２倍の周波数のクロックＣＫＩＮとを使用する信号処理回路を単位とし、該信号処理回路の複数個をカスケード接続して信号処理装置を構成する。各信号処理回路は、内部クロックＣＫの遅延部をループ内に含むように構成され且つクロックＣＫＩＮを外部から入力してクロックＣＫを生成するＰＬＬ回路を具備する。
【選択図】図１

Description

本発明は、複数の信号処理回路をカスケード接続して構成した信号処理装置に関するものである。

前記したような信号処理装置の１つとして、多画面表示を行うために、複数の映像信号源から出力する映像データ信号を１つの映像データ信号に合成する処理を行う映像合成装置がある。この処理のために、映像の拡大／縮小の処理を行うスケーラ機能と複数の映像を合成するミキサ回路機能をもつ映像合成回路を単位として、これを複数個カスケード接続した映像合成装置が使用される。

図５はその映像合成装置の従来例の構成を示すブロック図で、ＩＣ化された単体の映像合成回路５０を５０Ａ，５０Ｂ，５０Ｃに示すように３個カスケード接続した例である。映像合成では映像の位置を確定する必要があるので、最終段のマスタ用の映像合成回路５０Ａの同期生成回路５１で生成した同期信号の出力をスレーブ側となる他の映像合成回路５０Ｂ，５０Ｃに入力し、全ての映像合成回路５０Ａ〜５０Ｃを同期化している。映像信号源から入力された複数の映像データ信号(1)〜(3)は、各映像合成回路５０Ａ〜５０Ｃのスケーラ回路５２により適当なサイズに拡大／縮小され、ミキサ回路５３で合成されて終段の映像合成回路５０Ａから合成映像データ信号として出力される。

この映像合成装置では、各映像合成回路から他の映像合成回路への映像信号の流れが一方向でしかないので、全ての入力でセットアップタイムＴｓｕとホールドタイムＴｈｄを確保するために、各映像合成回路５０Ａ〜５０Ｃに同位相の外部クロックＣＫを入力する必要がある。各映像合成回路５０Ａ〜５０Ｃ間のインターフェースでは、外部クロックＣＫに対して出力映像データ信号が遅延するため、外部クロックＣＫの周波数が高いほど信号取り込みのタイミングが厳しくなる。

そこで、従来では、映像データ信号をドットインターリーブ回路５４でドットインターリーブすることにより、２系統のデータ信号に分けてそのタイミングを緩和していた。ドットインターリーブすることにより、データ信号のビット幅を２倍にすることができるので、これを処理するクロックＤＣＫの周波数を元の外部クロックＣＫの１／２に低減できる。なお、前段でドットインターリーブされた映像データ信号は、当該映像処理回路５０の入力側でドットデインターリーブ回路５５により元の１系統の映像データ信号に復元されてミキサ回路５３に入力される。

ところが、前記構成では、外部クロックＣＫに対する出力映像データの遅延Ｔｃｏが、外部クロックＣＫに対する内部クロックＣＫ’の遅延Ｔｄｃｋ（図５ではバッファ５６をその遅延部を代表する箇所として示した。）および内部クロックＣＫ’に対する出力映像データの遅延Ｔｃｋｏ（図５ではバッファ５７をその遅延部を代表する箇所として示した。）の合計（Ｔｃｏ＝Ｔｄｃｋ＋Ｔｃｋｏ）となるため大きくなり、外部クロックＣＫの周波数を高くすることができなかった。すなわち、図６にタイムチャートで示すように、外部クロックＣＫに対する出力映像データ信号の遅延Ｔｃｏ（＝Ｔｄｃｋ＋Ｔｃｋｏ）が外部クロックＣＫの周期近くになっていた。

そこで、外部クロックＣＫに対する内部クロックＣＫ’の遅延Ｔｄｃｋを解消するために、特許文献１，２に記載のように、ＰＬＬ回路を使用して内部クロックＣＫ’の位相を外部クロックＣＫに合わせることが行われていた。
特開２０００−１６００００号公報特開２０００−３４７７６４号公報

しかしながら、ドットインターリーブでは映像データ信号と共にクロックＤＣＫを後段の映像合成回路に渡す必要があるが、その後段の回路のドットデインターリーブ５５においてドットインターリーブされた映像データ信号を取り込んでドットデインターリーブを行うときは、クロックＣＫで映像データおよびクロックＤＣＫを取り込むことになり、クロックＤＣＫの取り込みのタイミングが厳しく、映像合成装置の外部クロックＣＫの周波数を高くできなかった。

本発明の目的は、外部クロックに対する内部クロックの遅延を可能な限り小さくすることに加えて、ドットインターリーブしたデータ用のクロックＤＣＫを必要としないようにして、動作速度を高めることを可能にした映像合成装置等の信号処理装置を提供することである。

請求項１にかかる発明は、Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第２のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路を具備することを特徴とする。
請求項２にかかる発明は、Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第１のクロックの１／（Ｍ×Ｎ）（Ｎ≧１）の周波数の第３のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路と、前記第１のクロックと前記第３のクロックを入力して前記第２のクロックを生成するクロック生成回路とを具備することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の信号処理装置において、前記同期生成回路は、前記第２のクロックに同期して動作することを特徴とする。

本発明によれば、ＰＬＬ回路によって第１のクロックの内部遅延（Ｔｄｃｋ）はほぼゼロになるので、第１のクロックの周波数を高くすることでき、高速化が可能となる。また、第１のクロックの１／２の周波数の第２のクロックは各信号処理回路で同期しており、しかも第１のクロックに対するドットインターリーブされたデータ信号の遅延は若干（Ｔｃｋｏのみ）になるので、この第２のクロックによりドットデインターリーブすることがきる。このため、各信号処理回路の相互間で転送するドットインターリーブされたデータ信号に特別のクロック（従来のクロックＤＣＫ）は必要なくなる。さらに、クロック生成回路を使用することにより、外部から入力する第３のクロックを第１のクロックの１／２Ｎ（Ｎは１以上の整数）に設定することができる。

図１は本発明の１つの実施例の映像合成装置の構成を示すブロック図である。映像合成装置は、ＩＣ化された単体の映像合成回路１０を１０Ａ，１０Ｂ，１０Ｃに示すように３個カスケード接続して構成される。映像合成では映像の位置を確定する必要があるので、最終段のマスタ用の映像合成回路１０Ａの同期生成回路１１で生成した同期信号の出力をスレーブ側となる他の映像合成回路１０Ｂ，１０Ｃに入力し、全ての映像合成回路１０Ａ〜１０Ｃを同期化している。映像信号源から入力された映像データ信号(1)〜(3)は、各映像合成回路１０Ａ〜１０Ｃのスケーラ回路１２に入力して適当なサイズに拡大／縮小され、ミキサ回路１３でミキシングされて終段の映像合成回路１０Ａから出力される。１４は映像データ信号を２系統のデータ信号に変換して後段に出力するドットインターリーブ回路、１５は前段から入力する２系統の映像データ信号を１系統のデータ信号に逆変換してミキサ回路１３に入力するドットデインターリーブ回路である。

この映像合成装置では、外部クロックＣＫＩＮ（第２のクロック）を各映像合成回路１０Ａ〜１０Ｃに同位相で入力させ、各映像合成回路１０Ａ〜１０Ｃの内部でＰＬＬ回路１６により２逓倍して内部クロックＣＫ（第１のクロック）を生成する。ＰＬＬ回路１６は、そのループ内に内部遅延部（図５におけるバッファ５６）も含まれるように構成することで、このＰＬＬ回路１６の位相同期作用によって内部クロックＣＫの外部クロックＣＫＩＮに対する遅延Ｔｄｃｋをほぼゼロにすることができる。これにより、外部クロックＣＫＩＮに対する出力映像データ信号の遅延は、内部クロックＣＫ（すなわち外部クロックＣＫＩＮ）に対する映像データの遅延Ｔｃｋｏ（図１ではバッファ１７をその遅延部を代表する箇所として示した。）のみとなる。

また、この映像合成装置では、外部クロックＣＫＩＮの周波数と内部クロックＣＫの周波数が１：２の関係にあるので、外部クロックＣＫＩＮをそのままドットデインターリーブ回路１５における処理用のクロックとして利用することができる。したがって、各映像合成回路１０Ａ〜１０Ｃの隣接する相互間で図５で説明したようなクロックＤＣＫを渡す必要がない。

さらに、映像合成回路１０Ａの同期生成回路１１で生成される垂直同期信号ＶＳ、水平同期信号ＨＳ、パリティ信号ＰＲ等を、外部クロックＣＫＩＮに同期させることができるので、ビット数を増やすことなく、それら同期信号等を含めて外部クロックＣＫＩＮの周波数で映像データ信号と共に後段に転送することができる。

以上のように、この映像合成装置では、全ての映像合成回路１０Ａ〜１０Ｃの相互間で外部クロックＣＫＩＮに同期させて映像データの受け渡しができ、且つ各映像合成回路１０Ａ〜１０Ｃにおける内部クロックＣＫは同期しているので、ドットデインターリーブ回路１５における処理を余裕をもって行うことができ、内部クロックＣＫを高速化することが可能となる。

なお、以上では、ドットデインターリーブ回路１５において、２系統の映像データ信号を１系統の映像データ信号に戻す処理を行うために外部クロックＣＫＩＮを直接そのドットデインターリーブ回路１５に入力させてその立ち上がりエッジと立ち下がりエッジで処理を行うが、外部クロックＣＫＩＮが内部クロックＣＫの１／４の周波数のクロック（第３のクロック）場合には、例えば次のように改変すればよい。

この場合は、各映像合成回路１０Ａ〜１０ＣのＰＬＬ回路１６を、入力クロックＣＫＩＮの周波数を４倍に逓倍するとともに内部遅延Ｔｄｃｋを補償するＰＬＬ回路に置き換える。さらに、内部クロックＣＫと１／４の周波数の外部クロックＣＫＩＮを入力させて１／２のクロックＣＫ２（第２のクロック）を生成する図３に示すクロック生成回路を内蔵させ、そのクロックＣＫ２のその立ち上がりエッジと立ち下がりエッジでドットデインターリーブ回路１５の処理を行えばよい。また、同期生成回路１１でもこのクロックＣＫ２を使用する。図３において、２１〜２６はＤＦＦ、２７，２８はＮＡＮＤゲート、２９，３０はインバータである。図４(a)に１／４の周波数の外部クロックＣＫＩＮと内部クロックＣＫからドットデインターリーブ用の１／２の周波数のクロックＣＫ２を作成する場合のタイムチャートを示した。

また、図４(b)のタイムチャートに示すように、１／２の周波数の外部クロックＣＫＩＮと内部クロックＣＫから再度１／２のクロックＣＫ２を作成するようなクロック生成回路を内蔵させてもよい。

以上のように、内部クロックＣＫに対する外部クロックＣＫＩＮ（第３のクロック）が１／２Ｎ（Ｎ≧１）の周波数である場合には、２逓倍するＰＬＬ回路１６を２Ｎ逓倍するＰＬＬ回路に置き換えるとともに、外部クロックＣＫＩＮと内部クロックＣＫから内部クロックＣＫの１／２の周波数のクロックＣＫ２を生成するクロック生成回路を内蔵させることで、対応することができる。

なお、以上のドットインターリーブは１系統を２系統にする場合について、ドットデインターリーブは２系統を１系統にする場合について説明したが、１系統をＭ（≧２）系統にドットインターリーブし、Ｍ（≧２）系統を１系統にドットデインターリーブする場合にも適用できる。この場合は、外部クロックＣＫＩＮの周波数を内部クロックＣＫの１／Ｍに、あるいは１／（Ｎ×Ｍ）にすればよい。また、以上では本発明を映像合成装置に適用した実施例について説明したが、他の分野にも適用できることは勿論である。

１つの実施例の映像合成装置のブロック図である。図１の映像合成装置の動作説明用のタイムチャートである。内部クロックＣＫとその内部クロックＣＫの１／４の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成する回路のブロック図である。 (a)は内部クロックＣＫとその内部クロックＣＫの１／４の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成するタイムチャート、(b)は内部クロックＣＫとその内部クロックＣＫの１／２の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成するタイムチャートである。従来の映像合成回路のブロック図である。図５の映像合成回路の動作説明用のタイムチャートである。

符号の説明

１０Ａ〜１０Ｃ：映像合成回路

Claims

Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、
該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、
前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第２のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路を具備することを特徴とする信号処理装置。
Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、
該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、
前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第１のクロックの１／（Ｍ×Ｎ）（Ｎ≧１）の周波数の第３のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路と、前記第１のクロックと前記第３のクロックを入力して前記第２のクロックを生成するクロック生成回路とを具備することを特徴とする信号処理装置。
請求項１又は２に記載の信号処理装置において、
前記同期生成回路は、前記第２のクロックに同期して動作することを特徴とする信号処理装置。