JP3493111B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3493111B2 JP3493111B2 JP04054097A JP4054097A JP3493111B2 JP 3493111 B2 JP3493111 B2 JP 3493111B2 JP 04054097 A JP04054097 A JP 04054097A JP 4054097 A JP4054097 A JP 4054097A JP 3493111 B2 JP3493111 B2 JP 3493111B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- reset
- semiconductor integrated
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004891 communication Methods 0.000 claims description 20
- 238000012545 processing Methods 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 239000000284 extract Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、リセット信号をク
ロック信号に同期して取り込むフリップフロップを備え
ている半導体集積回路装置に関する。
ロック信号に同期して取り込むフリップフロップを備え
ている半導体集積回路装置に関する。
【０００２】
【従来の技術】一般に、リセット信号をクロック信号に
同期して取り込むフリップフロップを備えている半導体
集積回路装置４０は、図７に示すようにクロック生成回
路２と、動作回路６とを有している。クロック生成回路
２は外部から送られてくるクロック信号ｆexに基づいて
このクロック信号ｆexの周波数とは異なる周波数のクロ
ック信号ｆi を生成する。動作回路６はクロック信号ｆ
i に同期して動作する部分を含む回路である。
同期して取り込むフリップフロップを備えている半導体
集積回路装置４０は、図７に示すようにクロック生成回
路２と、動作回路６とを有している。クロック生成回路
２は外部から送られてくるクロック信号ｆexに基づいて
このクロック信号ｆexの周波数とは異なる周波数のクロ
ック信号ｆi を生成する。動作回路６はクロック信号ｆ
i に同期して動作する部分を含む回路である。
【０００３】今、クロック生成回路２および動作回路６
は、それぞれフリップフロップを含んでいるものとす
る。特に、動作回路６には、動作回路のリセット時にク
ロックパルスの印加を必要とするようなフリップフロッ
プが必ず含まれており、そのクロックはクロック生成回
路２から供給されるものとする。このようなフリップフ
ロップは、クリア動作やプリセット動作を行うためのリ
セット信号をクロックに同期して取り込む。一方、クロ
ック生成回路２に含まれるフリップフロップがリセット
動作にクロックパルスの印加を必要とするかしないかは
どちらでもよい。
は、それぞれフリップフロップを含んでいるものとす
る。特に、動作回路６には、動作回路のリセット時にク
ロックパルスの印加を必要とするようなフリップフロッ
プが必ず含まれており、そのクロックはクロック生成回
路２から供給されるものとする。このようなフリップフ
ロップは、クリア動作やプリセット動作を行うためのリ
セット信号をクロックに同期して取り込む。一方、クロ
ック生成回路２に含まれるフリップフロップがリセット
動作にクロックパルスの印加を必要とするかしないかは
どちらでもよい。
【０００４】以降は、リセット時に行われるフリップフ
ロップのクリア動作やプリセット動作をまとめて“リセ
ット動作”と呼ぶことにする。また、リセット信号をク
ロックに同期して取り込むようなフリップフロップを
“同期リセット式フリップフロップ”と呼ぶことにす
る。
ロップのクリア動作やプリセット動作をまとめて“リセ
ット動作”と呼ぶことにする。また、リセット信号をク
ロックに同期して取り込むようなフリップフロップを
“同期リセット式フリップフロップ”と呼ぶことにす
る。
【０００５】上記のように構成された従来の半導体集積
回路装置４０は次のように使用される。例えば、クロッ
ク信号ｆexの周波数が高過ぎるために動作回路６がクロ
ック信号ｆexに同期して動作することが性能上不可能で
ある場合は、クロック生成回路２によってクロック信号
ｆexを分周し、低い周波数のクロック信号ｆi を生成し
た上で、このクロック信号ｆi を用いて動作回路６を動
作させるというように使用される。この場合、クロック
生成回路２は分周回路として実現される。また、クロッ
ク信号ｆexを高速化したクロックをクロック信号ｆi と
して生成し、このクロック信号ｆi を用いて動作回路６
を動作させるというようにも使用される。この場合は、
クロック生成回路２は逓倍回路として実現される。
回路装置４０は次のように使用される。例えば、クロッ
ク信号ｆexの周波数が高過ぎるために動作回路６がクロ
ック信号ｆexに同期して動作することが性能上不可能で
ある場合は、クロック生成回路２によってクロック信号
ｆexを分周し、低い周波数のクロック信号ｆi を生成し
た上で、このクロック信号ｆi を用いて動作回路６を動
作させるというように使用される。この場合、クロック
生成回路２は分周回路として実現される。また、クロッ
ク信号ｆexを高速化したクロックをクロック信号ｆi と
して生成し、このクロック信号ｆi を用いて動作回路６
を動作させるというようにも使用される。この場合は、
クロック生成回路２は逓倍回路として実現される。
【０００６】次に図７に示す半導体集積回路装置４０
に、外部からリセット信号を入力することを考える。
に、外部からリセット信号を入力することを考える。
【０００７】図７の半導体集積回路装置４０にリセット
信号線ＳR を加えた場合の半導体集積回路装置５０を図
８に示す。リセット信号ＳR は、クロック生成回路２お
よび動作回路６に含まれるフリップフロップを初期化す
るために、クロック生成回路２と動作回路６の両方に配
られる。
信号線ＳR を加えた場合の半導体集積回路装置５０を図
８に示す。リセット信号ＳR は、クロック生成回路２お
よび動作回路６に含まれるフリップフロップを初期化す
るために、クロック生成回路２と動作回路６の両方に配
られる。
【０００８】
【発明が解決しようとする課題】しかし、図８に示すよ
うに構成された半導体集積回路装置５０では、動作回路
６においてリセット動作が正しく行われないことが次の
ようにして示される。リセット信号ＳR がイネーブルの
期間、クロック生成回路２が初期化されるため、動作回
路６にはクロックパルスが出力されない。このため、動
作回路６の内部にある同期リセット式フリップフロップ
はリセット信号ＳR を取り込むことができない。動作回
路６にクロックパルスｆi が出力されるのは、リセット
信号ＳR が解除されて、クロック生成回路２が動作を始
めてからである。このため、動作回路６はリセット信号
をクロック信号ｆi によって取り込むことができず、よ
って動作回路６に関してはリセット動作が行われないこ
とになる。すなわち、動作回路６の内部の同期リセット
式フリップフロップをリセットするためには、リセット
信号とそれを同期化して取り込むためのクロックの両方
が動作回路６に供給される必要があるが、図８の回路構
成では、リセット信号が発生している間は、クロック信
号ｆi が生成されないためリセット動作が行われないの
である。
うに構成された半導体集積回路装置５０では、動作回路
６においてリセット動作が正しく行われないことが次の
ようにして示される。リセット信号ＳR がイネーブルの
期間、クロック生成回路２が初期化されるため、動作回
路６にはクロックパルスが出力されない。このため、動
作回路６の内部にある同期リセット式フリップフロップ
はリセット信号ＳR を取り込むことができない。動作回
路６にクロックパルスｆi が出力されるのは、リセット
信号ＳR が解除されて、クロック生成回路２が動作を始
めてからである。このため、動作回路６はリセット信号
をクロック信号ｆi によって取り込むことができず、よ
って動作回路６に関してはリセット動作が行われないこ
とになる。すなわち、動作回路６の内部の同期リセット
式フリップフロップをリセットするためには、リセット
信号とそれを同期化して取り込むためのクロックの両方
が動作回路６に供給される必要があるが、図８の回路構
成では、リセット信号が発生している間は、クロック信
号ｆi が生成されないためリセット動作が行われないの
である。
【０００９】本発明は上記事情を考慮してなされたもの
であって、リセット動作を行うことのできる半導体集積
回路装置を提供することを目的とする。
であって、リセット動作を行うことのできる半導体集積
回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路装置は、リセット信号に基づいてリセットされ、ク
ロック信号を生成する第１の回路と、前記リセット信号
を受けて遅延されたリセット信号を出力する遅延回路
と、前記生成されたクロック信号に同期して動作し、前
記生成されたクロック信号に同期して、前記遅延された
リセット信号を取り込むフリップフロップを有する第２
の回路と、を備えていることを特徴とする。
回路装置は、リセット信号に基づいてリセットされ、ク
ロック信号を生成する第１の回路と、前記リセット信号
を受けて遅延されたリセット信号を出力する遅延回路
と、前記生成されたクロック信号に同期して動作し、前
記生成されたクロック信号に同期して、前記遅延された
リセット信号を取り込むフリップフロップを有する第２
の回路と、を備えていることを特徴とする。
【００１１】なお、前記第１の回路は、外部から供給さ
れる外部クロック信号を分周することにより、前記クロ
ック信号を生成する分周回路であっても良い。
れる外部クロック信号を分周することにより、前記クロ
ック信号を生成する分周回路であっても良い。
【００１２】また、前記第１の回路は、外部から供給さ
れる外部クロック信号を逓倍することにより前記クロッ
ク信号を生成する逓倍回路であっても良い。
れる外部クロック信号を逓倍することにより前記クロッ
ク信号を生成する逓倍回路であっても良い。
【００１３】また、前記第１の回路は、外部から供給さ
れる入力データから前記クロック信号を抽出するＰＬＬ
回路であっても良い。
れる入力データから前記クロック信号を抽出するＰＬＬ
回路であっても良い。
【００１４】また本発明の半導体集積回路装置は、通信
の階層プロトコルにおける物理層の制御を行う通信制御
装置であって、前記第２の回路は、前記ＰＬＬ回路から
出力されるクロック信号に同期して、前記入力データに
所定の処理を行い、この処理されたデータを上位のプロ
トコル階層の制御装置に供給するデータ処理装置である
ように構成することも可能である。
の階層プロトコルにおける物理層の制御を行う通信制御
装置であって、前記第２の回路は、前記ＰＬＬ回路から
出力されるクロック信号に同期して、前記入力データに
所定の処理を行い、この処理されたデータを上位のプロ
トコル階層の制御装置に供給するデータ処理装置である
ように構成することも可能である。
【００１５】また本発明の半導体集積回路装置は、リセ
ット信号によってリセットされ、外部から送られてくる
外部クロック信号をｎ分周する分周器と、前記リセット
信号によってリセットされ、前記外部クロック信号に同
期して送られてくるシリアルな受信データを、前記外部
クロック信号および前記分周器の出力である分周された
クロック信号に基づいてｎビットパラレルデータに変換
するパラレル化回路と、前記リセット信号を受けて遅延
されたリセット信号を出力する遅延回路と、前記分周さ
れたクロック信号に同期して前記遅延されたリセット信
号を取り込むフリップフロップを有し、前記分周された
クロック信号に同期して前記ｎビットパラレルデータに
所定の処理を行って上位のプロトコル階層の制御装置に
供給するデータ処理回路と、を有している通信制御装置
を備えていることを特徴とする。
ット信号によってリセットされ、外部から送られてくる
外部クロック信号をｎ分周する分周器と、前記リセット
信号によってリセットされ、前記外部クロック信号に同
期して送られてくるシリアルな受信データを、前記外部
クロック信号および前記分周器の出力である分周された
クロック信号に基づいてｎビットパラレルデータに変換
するパラレル化回路と、前記リセット信号を受けて遅延
されたリセット信号を出力する遅延回路と、前記分周さ
れたクロック信号に同期して前記遅延されたリセット信
号を取り込むフリップフロップを有し、前記分周された
クロック信号に同期して前記ｎビットパラレルデータに
所定の処理を行って上位のプロトコル階層の制御装置に
供給するデータ処理回路と、を有している通信制御装置
を備えていることを特徴とする。
【００１６】また、前記遅延回路は、インバータチェー
ンから構成することも可能である。
ンから構成することも可能である。
【００１７】また、前記遅延回路は、クロック信号に同
期して動作するシフトレジスタから構成することも可能
である。
期して動作するシフトレジスタから構成することも可能
である。
【００１８】
【発明の実施の形態】本発明による半導体集積回路装置
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置１は、クロック生成回路２と、
遅延回路４と、動作回路６とを備えている。
の第１の実施の形態の構成を図１に示す。この実施の形
態の半導体集積回路装置１は、クロック生成回路２と、
遅延回路４と、動作回路６とを備えている。
【００１９】クロック生成回路２は、外部から送られて
くるリセット信号ＳR によってリセットされ、外部から
送られてくるクロック信号ｆexに基づいてこのクロック
信号ｆexの周波数とは異なる周波数のクロック信号ｆi
を生成する。遅延回路４は上記リセット信号ＳR を遅延
したリセット信号ＳDRを生成し、動作回路６に供給す
る。なお、この遅延回路はインバータチェーン等から構
成することができる。動作回路６は、クロック信号ｆi
に同期して動作し、このクロック信号ｆi に同期して上
記遅延されたリセット信号ＳDRを取り込むフリップフロ
ップを有している。
くるリセット信号ＳR によってリセットされ、外部から
送られてくるクロック信号ｆexに基づいてこのクロック
信号ｆexの周波数とは異なる周波数のクロック信号ｆi
を生成する。遅延回路４は上記リセット信号ＳR を遅延
したリセット信号ＳDRを生成し、動作回路６に供給す
る。なお、この遅延回路はインバータチェーン等から構
成することができる。動作回路６は、クロック信号ｆi
に同期して動作し、このクロック信号ｆi に同期して上
記遅延されたリセット信号ＳDRを取り込むフリップフロ
ップを有している。
【００２０】次に第１の実施の形態の半導体集積回路装
置の動作を図２を参照して説明する。
置の動作を図２を参照して説明する。
【００２１】図２において、リセット信号ＳR および遅
延されたリセット信号ＳDRはロウイネーブルの信号とし
て示されている。リセット信号ＳR は時刻ｔ1 まではイ
ネーブル（ロウ）で、時刻ｔ1 でディスイネーブル（ハ
イ）になるように入力されたとする。リセット信号がロ
ウの期間は、クロック生成回路２がリセットされていて
動作しないので、クロック生成回路２の出力であるクロ
ック信号ｆi はロウで変化しない。
延されたリセット信号ＳDRはロウイネーブルの信号とし
て示されている。リセット信号ＳR は時刻ｔ1 まではイ
ネーブル（ロウ）で、時刻ｔ1 でディスイネーブル（ハ
イ）になるように入力されたとする。リセット信号がロ
ウの期間は、クロック生成回路２がリセットされていて
動作しないので、クロック生成回路２の出力であるクロ
ック信号ｆi はロウで変化しない。
【００２２】一方、遅延されたリセット信号ＳDRは、時
刻ｔ1 よりも後の時刻ｔ4 においてディスイネーブルと
なる。遅延時間（＝ｔ4 −ｔ1 ）は、遅延回路４を構成
する遅延素子を適当に選ぶことにより調節できる。
刻ｔ1 よりも後の時刻ｔ4 においてディスイネーブルと
なる。遅延時間（＝ｔ4 −ｔ1 ）は、遅延回路４を構成
する遅延素子を適当に選ぶことにより調節できる。
【００２３】時刻ｔ1 でリセット信号ＳR がディスイネ
ーブル（ハイ）となると、クロック生成回路２が動作を
開始し、時刻ｔ2 でクロック信号ｆi が発生される。遅
延されたリセット信号ＳDRがイネーブル（ロウ）である
期間に、クロック信号ｆi が発生し、クロックの立上が
りが２回、現われている（時刻ｔ2 ，ｔ3 参照）。これ
により動作回路６に含まれる同期リセット式フリップフ
ロップは、時刻ｔ2 またはｔ3 においてリセット信号を
取り込んでリセット動作を行うことができる。
ーブル（ハイ）となると、クロック生成回路２が動作を
開始し、時刻ｔ2 でクロック信号ｆi が発生される。遅
延されたリセット信号ＳDRがイネーブル（ロウ）である
期間に、クロック信号ｆi が発生し、クロックの立上が
りが２回、現われている（時刻ｔ2 ，ｔ3 参照）。これ
により動作回路６に含まれる同期リセット式フリップフ
ロップは、時刻ｔ2 またはｔ3 においてリセット信号を
取り込んでリセット動作を行うことができる。
【００２４】以上説明したように本実施の形態によれば
リセット動作を行うことができる。
リセット動作を行うことができる。
【００２５】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を示す。この実施の形態の半導体
集積回路装置１は、図１に示す第１の実施の形態におい
て遅延回路４を遅延回路４Ａに置換えたものである。
２の実施の形態の構成を示す。この実施の形態の半導体
集積回路装置１は、図１に示す第１の実施の形態におい
て遅延回路４を遅延回路４Ａに置換えたものである。
【００２６】この遅延回路４Ａはクロック信号ｆexに同
期して動作するシフトレジスタからなっており、外部か
ら供給されるリセット信号ＳR を遅延させ、遅延された
リセット信号ＳDRを生成する。この遅延回路４Ａの具体
的な構成を図４に示す。この遅延回路４Ａは直列に接続
されたｎ個のフリップフロップ５1 〜５n からなってお
り、クロック信号ｆexに同期してリセット信号ＳR を、
図面上では左から右へ転送する。
期して動作するシフトレジスタからなっており、外部か
ら供給されるリセット信号ＳR を遅延させ、遅延された
リセット信号ＳDRを生成する。この遅延回路４Ａの具体
的な構成を図４に示す。この遅延回路４Ａは直列に接続
されたｎ個のフリップフロップ５1 〜５n からなってお
り、クロック信号ｆexに同期してリセット信号ＳR を、
図面上では左から右へ転送する。
【００２７】この第２の実施の形態も第１の実施の形態
と同様の効果を奏することは云うまでもない。
と同様の効果を奏することは云うまでもない。
【００２８】なお上記第２の実施の形態においては、遅
延回路４にとってクロック信号ｆexが高速で動作が追従
できない場合は、クロック信号ｆexを分周したものを用
いる。
延回路４にとってクロック信号ｆexが高速で動作が追従
できない場合は、クロック信号ｆexを分周したものを用
いる。
【００２９】次に本発明による半導体集積回路装置の第
３の実施の形態を図５を参照して説明する。この実施の
形態の半導体集積回路装置は、通信の階層プロトコルに
おいて最下層にあたる物理層の制御を行う通信制御装置
であって、受信側部分の概略の構成を図５に示す。なお
物理層は、通信端末と伝送路とのインタフェースを行う
働きを有する。
３の実施の形態を図５を参照して説明する。この実施の
形態の半導体集積回路装置は、通信の階層プロトコルに
おいて最下層にあたる物理層の制御を行う通信制御装置
であって、受信側部分の概略の構成を図５に示す。なお
物理層は、通信端末と伝送路とのインタフェースを行う
働きを有する。
【００３０】この第３の実施の形態の通信制御装置１０
はＰＬＬ回路１２と、遅延回路１４と、データ処理回路
１６とを備えている。ＰＬＬ回路１２は外部からのリセ
ット信号ＳR によってリセットされ、受信データ１１か
らクロック信号ｆi を抽出再生する。遅延回路１４はリ
セット信号ＳR を所定時間、遅延し、遅延されたリセッ
ト信号ＳDRを出力する。
はＰＬＬ回路１２と、遅延回路１４と、データ処理回路
１６とを備えている。ＰＬＬ回路１２は外部からのリセ
ット信号ＳR によってリセットされ、受信データ１１か
らクロック信号ｆi を抽出再生する。遅延回路１４はリ
セット信号ＳR を所定時間、遅延し、遅延されたリセッ
ト信号ＳDRを出力する。
【００３１】データ処理回路１６はＰＬＬ回路１２から
のクロック信号ｆi に同期してリセット信号ＳDRを取り
込む同期リセット式フリップフロップを有し、上記クロ
ック信号ｆi に同期して受信データ１１に所定の処理を
施し、処理が施されたデータ１７を、上位のプロトコル
階層の制御装置に出力する。上記所定の処理とは例え
ば、データ形式の変換や誤りの検出／訂正等である。
のクロック信号ｆi に同期してリセット信号ＳDRを取り
込む同期リセット式フリップフロップを有し、上記クロ
ック信号ｆi に同期して受信データ１１に所定の処理を
施し、処理が施されたデータ１７を、上位のプロトコル
階層の制御装置に出力する。上記所定の処理とは例え
ば、データ形式の変換や誤りの検出／訂正等である。
【００３２】この第３の実施の形態においては、ＰＬＬ
回路１２がリセット信号ＳR によってリセットされてい
る期間、再生クロック信号ｆi は出力されない。しか
し、第１の実施の形態の場合と同様にリセット信号ＳR
を遅延回路１４によってデータ処理回路１６の内部の同
期リセット式フリップフロップをリセットすることによ
り、データ処理回路１６、ひいては半導体集積回路装置
全体のリセット動作すなわち初期化を行うことができ
る。
回路１２がリセット信号ＳR によってリセットされてい
る期間、再生クロック信号ｆi は出力されない。しか
し、第１の実施の形態の場合と同様にリセット信号ＳR
を遅延回路１４によってデータ処理回路１６の内部の同
期リセット式フリップフロップをリセットすることによ
り、データ処理回路１６、ひいては半導体集積回路装置
全体のリセット動作すなわち初期化を行うことができ
る。
【００３３】次に本発明による半導体集積回路装置の第
４の実施の形態を図６を参照して説明する。この実施の
形態の半導体集積回路装置は、第３の実施の形態の場合
と同様に通信の階層プロトコルの物理層の制御を行う通
信制御装置であって、受信側の部分の概略の構成を図６
に示す。
４の実施の形態を図６を参照して説明する。この実施の
形態の半導体集積回路装置は、第３の実施の形態の場合
と同様に通信の階層プロトコルの物理層の制御を行う通
信制御装置であって、受信側の部分の概略の構成を図６
に示す。
【００３４】この第４の実施の形態の通信制御装置は、
第３の実施の形態の通信制御装置のように受信データか
らクロック信号を再生するものではなく、シリアルな受
信データ２１とこの受信データ２１に同期したクロック
信号ｆとを別々に受け取る通信制御装置である。
第３の実施の形態の通信制御装置のように受信データか
らクロック信号を再生するものではなく、シリアルな受
信データ２１とこの受信データ２１に同期したクロック
信号ｆとを別々に受け取る通信制御装置である。
【００３５】この第４の実施の形態の通信制御装置は、
分周器２２と、遅延回路２４と、パラレル化回路２６
と、データ処理回路２８とを備えている。
分周器２２と、遅延回路２４と、パラレル化回路２６
と、データ処理回路２８とを備えている。
【００３６】分周器２２は受信データ２１に同期して送
られてくるクロック信号ｆをｎ分周し、分周したクロッ
ク信号ｆi をデータ処理回路２８に送出する。なお、分
周器２２は外部からのリセット信号ＳR によってリセッ
トされる。遅延回路２４はリセット信号ＳR を遅延し、
遅延された信号ＳDRをデータ処理回路２８に送出する。
パラレル化回路２６はリセット信号ＳR によってリセッ
トされ、クロック信号ｆ，ｆi に基づいて受信データ２
１をｎビットパラレルデータに変換する。データ処理回
路２８は、分周器２２からのクロック信号ｆi に同期し
てリセット信号ＳDRを取り込む同期リセット式フリップ
フロップを有し、上記クロック信号ｆiに同期して、ｎ
ビットパラレルデータに所定の処理を施し、処理された
データを上位のプロトコル階層の制御装置に出力する。
なお、所定の処理とは例えば、データ形式の変換や誤り
の検出／訂正等である。
られてくるクロック信号ｆをｎ分周し、分周したクロッ
ク信号ｆi をデータ処理回路２８に送出する。なお、分
周器２２は外部からのリセット信号ＳR によってリセッ
トされる。遅延回路２４はリセット信号ＳR を遅延し、
遅延された信号ＳDRをデータ処理回路２８に送出する。
パラレル化回路２６はリセット信号ＳR によってリセッ
トされ、クロック信号ｆ，ｆi に基づいて受信データ２
１をｎビットパラレルデータに変換する。データ処理回
路２８は、分周器２２からのクロック信号ｆi に同期し
てリセット信号ＳDRを取り込む同期リセット式フリップ
フロップを有し、上記クロック信号ｆiに同期して、ｎ
ビットパラレルデータに所定の処理を施し、処理された
データを上位のプロトコル階層の制御装置に出力する。
なお、所定の処理とは例えば、データ形式の変換や誤り
の検出／訂正等である。
【００３７】この実施の形態の通信制御装置において
は、分周器２２がリセット信号ＳR によってリセットさ
れている期間は、分周されたクロック信号ｆi は出力さ
れない。しかし、遅延されたリセット信号ＳDRによって
データ処理回路２８の内部の同期リセット式フリップフ
ロップをリセットすることが可能となり、データ処理回
路２８、ひいては通信制御装置全体のリセット動作、す
なわち初期化を行うことができる。
は、分周器２２がリセット信号ＳR によってリセットさ
れている期間は、分周されたクロック信号ｆi は出力さ
れない。しかし、遅延されたリセット信号ＳDRによって
データ処理回路２８の内部の同期リセット式フリップフ
ロップをリセットすることが可能となり、データ処理回
路２８、ひいては通信制御装置全体のリセット動作、す
なわち初期化を行うことができる。
【００３８】さらにこの制御装置では、分周器２２によ
ってクロックをｎ分周するとともにパラレル化回路２６
によって受信データ２１をシリアルからｎビットパラレ
ル化している。このようにすることにより、受信データ
をシリアル処理する場合に比べて、データ処理回路２８
を低速で動作させることができるようになり、特に転送
レートが高い通信を制御する通信制御装置のタイミング
設計を容易化することが可能になる。
ってクロックをｎ分周するとともにパラレル化回路２６
によって受信データ２１をシリアルからｎビットパラレ
ル化している。このようにすることにより、受信データ
をシリアル処理する場合に比べて、データ処理回路２８
を低速で動作させることができるようになり、特に転送
レートが高い通信を制御する通信制御装置のタイミング
設計を容易化することが可能になる。
【００３９】
【発明の効果】以上述べたように本発明によれば、リセ
ット動作を行うことができる。
ット動作を行うことができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】第１の実施の形態の動作を説明するタイミング
チャート。
チャート。
【図３】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図４】第２の実施の形態にかかる遅延回路の具体例を
示す回路図。
示す回路図。
【図５】本発明の第３の実施の形態の構成を示すブロッ
ク図。
ク図。
【図６】本発明の第４の実施の形態の構成を示すブロッ
ク図。
ク図。
【図７】従来の半導体集積回路装置の構成を示すブロッ
ク図。
ク図。
【図８】従来の半導体集積回路装置の他の構成を示すブ
ロック図。
ロック図。
【符号の説明】
１ 半導体集積回路装置
２ クロック発生回路
４，１４，２４ 遅延回路
４Ａ シフトレジスタ
６ 動作回路
１０，２０ 通信制御装置
１１ 受信データ
１２ ＰＬＬ回路
１６，２８ データ処理回路
１７，２９ 処理されたデータ
２１ シリアル受信データ
２２ 分周器
２６ パラレル化回路
ｆ 受信データに同期したクロック信号
ｆex，ｆi クロック信号
ＳDR 遅延されたリセット信号
ＳR リセット信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/037
G06F 1/24
Claims (8)
- 【請求項１】リセット信号に基づいてリセットされ、ク
ロック信号を生成する第１の回路と、 前記リセット信号を受けて遅延されたリセット信号を出
力する遅延回路と、 前記生成されたクロック信号に同期して動作し、前記生
成されたクロック信号に同期して、前記遅延されたリセ
ット信号を取り込むフリップフロップを有する第２の回
路と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項２】前記第１の回路は、外部から供給される外
部クロック信号を分周することにより、前記クロック信
号を生成する分周回路であることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】前記第１の回路は、外部から供給される外
部クロック信号を逓倍することにより前記クロック信号
を生成する逓倍回路であることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項４】前記第１の回路は、外部から供給される入
力データから前記クロック信号を抽出するＰＬＬ回路で
あることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項５】前記半導体集積回路装置は、通信の階層プ
ロトコルにおける物理層の制御を行う通信制御装置であ
って、 前記第２の回路は、前記ＰＬＬ回路から出力されるクロ
ック信号に同期して、前記入力データに所定の処理を行
い、この処理されたデータを上位のプロトコル階層の制
御装置に供給するデータ処理装置であることを特徴とす
る請求項４記載の半導体集積回路装置。 - 【請求項６】リセット信号によってリセットされ、外部
から送られてくる外部クロック信号をｎ分周する分周器
と、 前記リセット信号によってリセットされ、前記外部クロ
ック信号に同期して送られてくるシリアルな受信データ
を、前記外部クロック信号および前記分周器の出力であ
る分周されたクロック信号に基づいてｎビットパラレル
データに変換するパラレル化回路と、 前記リセット信号を受けて遅延されたリセット信号を出
力する遅延回路と、 前記分周されたクロック信号に同期して前記遅延された
リセット信号を取り込むフリップフロップを有し、前記
分周されたクロック信号に同期して前記ｎビットパラレ
ルデータに所定の処理を行って上位のプロトコル階層の
制御装置に供給するデータ処理回路と、 を有している通信制御装置を備えていることを特徴とす
る半導体集積回路装置。 - 【請求項７】前記遅延回路は、インバータチェーンから
構成されることを特徴とする請求項１乃至６のいずれか
に記載の半導体集積回路装置。 - 【請求項８】前記遅延回路は、クロック信号に同期して
動作するシフトレジスタであることを特徴とする請求項
１乃至６のいずれかに記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04054097A JP3493111B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置 |
| US09/022,747 US6219393B1 (en) | 1997-02-25 | 1998-02-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04054097A JP3493111B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242808A JPH10242808A (ja) | 1998-09-11 |
| JP3493111B2 true JP3493111B2 (ja) | 2004-02-03 |
Family
ID=12583292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04054097A Expired - Fee Related JP3493111B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6219393B1 (ja) |
| JP (1) | JP3493111B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3109465B2 (ja) * | 1997-12-04 | 2000-11-13 | 日本電気株式会社 | ディジタルｐｌｌ回路及び信号再生方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450572A (en) * | 1982-05-07 | 1984-05-22 | Digital Equipment Corporation | Interface for serial data communications link |
| JP2533192B2 (ja) * | 1989-06-12 | 1996-09-11 | 富士通株式会社 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
| US5122694A (en) * | 1990-12-26 | 1992-06-16 | Tektronix, Inc. | Method and electrical circuit for eliminating time jitter caused by metastable conditions in asynchronous logic circuits |
| EP0880248A1 (en) * | 1991-08-30 | 1998-11-25 | Nec Corporation | Circuit for detecting synchronizing signal in frame synchronization data transmission |
| JPH0738560B2 (ja) * | 1993-02-23 | 1995-04-26 | 日本電気株式会社 | 自動等化器 |
| US5510740A (en) * | 1993-04-21 | 1996-04-23 | Intel Corporation | Method for synchronizing clocks upon reset |
| US5886582A (en) * | 1996-08-07 | 1999-03-23 | Cypress Semiconductor Corp. | Enabling clock signals with a phase locked loop (PLL) lock detect circuit |
| US5825706A (en) * | 1997-10-27 | 1998-10-20 | Motorola, Inc. | Circuit and method for retaining data in DRAM in a portable electronic device |
-
1997
- 1997-02-25 JP JP04054097A patent/JP3493111B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-12 US US09/022,747 patent/US6219393B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242808A (ja) | 1998-09-11 |
| US6219393B1 (en) | 2001-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1166210B1 (en) | Elastic interface apparatus and method therefor | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| US7936854B2 (en) | Method and system of cycle slip framing in a deserializer | |
| JP2000354029A (ja) | 同期クロックを発生させるための回路 | |
| JPH08237142A (ja) | 並直列データ変換回路 | |
| JP2744690B2 (ja) | フレーム同期回路 | |
| US6664859B1 (en) | State machine based phase-lock-loop for USB clock recovery | |
| CN110768778B (zh) | 一种单线通信电路、通信方法及通信系统 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| US7194057B2 (en) | System and method of oversampling high speed clock/data recovery | |
| US7321647B2 (en) | Clock extracting circuit and clock extracting method | |
| US6359908B1 (en) | Frame synchronous circuit contributing to SDH signal | |
| KR100418017B1 (ko) | 데이터 및 클럭 복원회로 | |
| JPS613545A (ja) | 標本化回路 | |
| KR100212551B1 (ko) | 개선된 동기 클럭 발생장치 | |
| JPH07168652A (ja) | 同期リセット回路 | |
| US6885714B1 (en) | Independently roving range control | |
| JPH03204251A (ja) | クロック同期回路 | |
| US6617904B1 (en) | Electronic circuit with clock generating circuit | |
| JPH10303874A (ja) | 異クロック間同期エッジ検出方式 | |
| JP2774380B2 (ja) | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 | |
| JPH1056362A (ja) | ディジタル信号処理集積回路 | |
| JPH08163399A (ja) | ディジタル信号の位相差吸収装置 | |
| JP2590935B2 (ja) | デジタル伝送データ再生回路 | |
| EP1104105A2 (en) | Electronic circuit with clock generating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |