JP2004335917A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供する。
【解決手段】半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開平１１−２７４４８７号公報
【特許文献２】特開２０００−１６４５２５号公報。
【０００３】
炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらにＳｉＣの自然酸化物はＳｉＯ_２でありＳｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型ＭＯＳＦＥＴは電力用半導体デバイスへのＳｉＣ適用を考える上で重要なデバイスである。ＭＯＳＦＥＴは電圧駆動型デバイスであるため、素子の並列駆動が可能であり駆動回路も簡素である。またユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるＳｉＣパワーＭＯＳＦＥＴとしては、例えば上記特許文献１に開示されている。
従来例におけるデバイス断面構造では、高濃度Ｎ^＋型ＳｉＣ基板上にＮ⁻型ＳｉＣエピタキシャル領域が形成されている。そしてエピタキシャル領域の表層部における所定領域にはＰ型ウエル領域が形成され、Ｐ型ウエル領域内にはＮ^＋型ソース領域とＰ^＋型コンタクト領域が形成される。またＰ型ウエル領域表層にはＮ^＋型ソース領域と接続されてＮ⁻型蓄積型チャネル領域が形成されている。また、エピタキシャル領域の表層部には蓄積型チャネル領域と接続されてＰウエル間Ｎ^＋型領域が形成される。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そしてＰ^＋型コンタクト領域およびＮ^＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ^＋型ＳｉＣ基板の裏面にはドレイン電極が形成されている。
【０００４】
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からエピタキシャル領域、Ｐウエル間Ｎ^＋型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはＰ型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果Ｐウエル間Ｎ^＋型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００５】
従来の上記ＳｉＣパワーＭＯＳＦＥＴの製造方法の一例について説明する。
まずＮ^＋型ＳｉＣ基板の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域を形成する。
次にマスク材１５０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域を形成する。総ドーズ量は例えば１０^１２〜１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次にマスク材を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次に別のマスク材を用いて例えば１００〜１０００℃の高温で燐イオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次にさらに別のマスク材を用いて例えば１００〜１０００℃の高温で窒素イオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域とＰウエル間Ｎ^＋型領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次に例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
次にゲート絶縁膜を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極を形成する。次に層間膜としてＣＶＤ酸化膜を堆積する。
その後、層間膜に対しＮ^＋型ソース領域及びＰ^＋型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、Ｎ^＋基板裏面にドレイン電極として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、上記従来のＳｉＣパワーＭＯＳＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】
上記従来のＳｉＣパワーＭＯＳＦＥＴの問題点を以下に説明する。
上記のように、イオン注入によってＰ型ウエル領域を形成する従来のＳｉＣパワーＭＯＳＦＥＴでは、上記のウエル領域を形成する工程においてウエル領域を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常Ｐ型ウエル領域のＰ型不純物濃度は大きくなるように設計されている。
ところで上記の窒素イオンをイオン注入して、Ｎ⁻型蓄積型チャネル領域とＰウエル間Ｎ^＋型領域を形成する工程において、Ｐ型不純物を補償してＮ⁻型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、Ｐ型ウエル領域のＰ型不純物濃度以上となるようにしなくてはならない。それゆえＰウエル間Ｎ^＋型領域のＮ型不純物濃度は、Ｐ型ウエル領域のＰ型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなＰ型ウエル領域よりも不純物濃度の大きいＮ^＋型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のＮ^＋型領域にドレイン電界が集中してしまう。その結果半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のＳｉＣ ＭＯＳＦＥＴではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基体に形成される第１導電型ドレイン領域と、該ドレイン領域と接続される第１導電型ドリフト領域と、該ドリフト領域表層に形成される第２導電型ウエル領域と、該ウエル領域内に形成される第１導電型ソース領域と、該ソース領域と接続され側壁が前記ウエル領域の側壁とほぼ一致して形成される第１導電型蓄積型チャネル領域と、該蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備えている。
【０００８】
【発明の効果】
本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また本実施の形態ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
本実施の形態においては、例えばドレイン領域がＮ型、ウエル領域がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域がＰ型、ウエル領域がＮ型となるような構成にしてもよい。
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１０】
（実施の形態１）
図１は本発明によって製造される半導体装置の実施の形態１を示している。図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３０が形成され、Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３０表層には、Ｎ⁻型蓄積型チャネル領域１１０が、Ｎ^＋型ソース領域４０と接続されかつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
【００１１】
この実施の形態の半導体装置の動作について説明する。なお基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１４０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からエピタキシャル領域２０、蓄積型チャネル領域１１０、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル１１０はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果エピタキシャル領域２０から蓄積型チャネル領域１１０へと電流が流れなくなり、ドレイン電極１４０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１２】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜図３（ｇ）の断面図を用いて説明する。
【００１３】
図２（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。
図２（ｂ）の工程においては、マスク材１５０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６０を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１０^１２〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｃ）の工程においては、同じくマスク材１５０を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域１１０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。
図２（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６２を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｅ）の工程においては、マスク材１５２を用いて例えば１００〜１０００℃の高温で燐イオン１６３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図２（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図３（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図１参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す実施の形態１としての半導体装置が完成する。
【００１４】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図１のＮ^＋型ＳｉＣ基板が特許請求の範囲の第１導電型のドレイン領域に、Ｎ⁻型ＳｉＣエピタキシャル領域２０が第１導電型のドリフト領域に、Ｐ型ウエル領域３０が第２導電型のウエル領域に、Ｎ^＋型ソース領域４０が第１導電型のソース領域に、Ｎ⁻型蓄積型チャネル領域１１０が第１導電型の蓄積型チャネル領域に相当する。この半導体装置においては、ゲート絶縁膜９０の下のドレイン電界の及ぶ領域に、Ｐ型ウエル領域３０よりも高濃度のＮ^＋型領域が形成されないから、従来に比べてゲート絶縁膜９０に大きな電界がかからない。その結果半導体装置内部でアバランシェ降伏が起きる前にゲート絶縁膜９０がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、本実施の形態の半導体装置の製造方法は、半導体基体上に第１のマスク材１５０を堆積する工程と、該マスク材１５０をパターニングする工程とを少なくとも含み、該マスク材１５０越しに半導体基体中に不純物を導入することで、Ｐ型ウエル領域３０を形成する工程と、同じくマスク材１５０越しに半導体基体中に不純物を導入することで、Ｎ⁻型蓄積型チャネル領域１１０を形成する工程とを順不同に少なくとも含む。したがって、Ｐ型ウエル領域３０とＮ⁻型蓄積チャネル領域１１０を同一マスクで作製できるから、２枚のマスクを用いてＰ型ウエル領域とＮ⁻型蓄積チャネル領域を形成する従来の製造方法に比べて、より簡単に製造できる。また、Ｐ型ウエル領域３０内に蓄積型チャネル領域１１０を自己整合により形成できるので、製造工程が簡単でチャネル抵抗が小さく、かつ高耐圧の半導体装置を提供できる。
また、半導体基体として炭化珪素を用いることでシリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。
【００１５】
（実施の形態２）
図４は本発明によって製造される半導体装置の実施の形態２を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３１が形成され、Ｐ型ウエル領域３１内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３１表層には、Ｎ^＋型ソース領域４０と接続されてＮ⁻型蓄積型チャネル領域１１０が形成されている。Ｐ型反転型チャネル領域１２０は、同じくＰ型ウエル領域３１表層に、Ｎ⁻型蓄積型チャネル領域１１０と接続されて形成されている。反転型チャネル領域１２０及び蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図１に示す実施の形態１との構造上の相違点は、反転型チャネル領域１２０が、Ｎ⁻型蓄積型チャネル領域１１０と接続されてＰ型ウエル領域３１表層に形成されている点である。
【００１６】
この実施の形態の半導体装置の動作について説明する。ドレイン電極１４０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。また同じくゲート電極８０に対向したＰ型ウエル領域３１の表層に反転型チャネル領域１２０が形成される。その結果、ドレイン領域１０からエピタキシャル領域２０、反転型チャネル領域１２０、蓄積型チャネル領域１１０、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ることによってドレイン電極１４０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１７】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜図６（ｇ）、図７（ａ）〜（ｄ）の各断面図を用いて説明する。
図５（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。
図５（ｂ）の工程においては、例えばＣＶＤ酸化膜を用いて、パターン側壁に傾斜（テーパ）が設けられるようにエッチングを行って、マスク材１５３を形成する。
ここでＳｉＣ基板法線方向に対するパターン側壁の傾斜（テーパ）角度を１８０とすると、１８０は、形成するウエル領域３１の深さや反転型チャネル領域１２０の長さ、マスク材１５３の厚さ、ウエル領域３１形成に用いる不純物原子が何であるのか、等のプロセスおよびデバイス設計項目を勘案して決定されるが、例えば１０〜３０°程度が好ましい。
このテーパが形成されたマスク材１５３を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６０を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域３１を形成する。総ドーズ量は例えば１０^１２〜１０^１６ｃｍ^−２である。この時打ち込まれるアルミニウムイオンの一部は、図中１９０で示される領域のようにマスク材１５３のテーパ部分を一部貫通してエピタキシャル領域２０に導入され、同じくＰ型ウエル領域３１を形成する。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００１８】
なお、ＣＶＤ酸化膜のテーパエッチングについて、ここで図７の（ａ）〜（ｄ）を用いて説明しておく。
図７（ａ）の工程においては、半導体基板上にＣＶＤ酸化膜１５３を例えば厚さ１．５μｍ程度堆積し、その上にフォトレジスト１７０を塗布する。
図７（ｂ）の工程においては、フォトレジスト１７０の一部を露光後、有機溶剤によりパターニングを行って、残ったフォトレジスト１７０を例えば１００℃程度の熱処理によりリフローさせ、図に示すように側壁がなだらかなレジストパターン１７０を形成する。
図７（ｃ）の工程においては、ＣＦ_６、ＳＦ_６、ＮＦ_３、Ｃ２Ｆ_６等のガスと、及び酸素ガスを用いた条件で、フォトレジスト１７０とＣＶＤ酸化膜１５３のエッチングの選択比が１となるようにドライエッチングを行って、レジストパターンの傾斜をＣＶＤ酸化膜１５３に転写させる。
図７（ｄ）の工程においては、フォトレジスト１７０を例えばアッシャー等で除去して、パターン側壁に傾斜（テーパ）が設けられたマスク材１５３が完成する。
マスク材１５３の傾斜（テーパ）角度１８０は、図７（ｂ）においてフォトレジスト１７０をリフローさせる際の熱処理温度・時間と、およびドライエッチングにおけるエッチングスピードによって決定される。
なお、テーパエッチング法としては、上述したレジストの後退を利用したドライエッチング法以外にも、例えばＣＨＦ_３ガスを使用してＳｉＣ基板温度を０℃程度まで冷却し、フォトレジストマスクでＣＶＤ酸化膜のドライエッチングを行って、マスク材１５３を形成しても良い。また、フォトレジストマスクでＣＶＤ酸化膜のエッチングを、例えばＨＦ溶液を用いてウエットエッチングを行う。するとＣＶＤ酸化膜は等方的にエッチングされアンダーカットが形成されるので、容易にマスク材１５３にテーパを設けることができる。
【００１９】
図５（ｃ）の工程においては、同じくマスク材１５３を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、蓄積チャネル領域１１０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。この時窒素イオン１６１は、深さ方向にウエル領域３１よりも浅く注入されるから、窒素イオンの一部がマスク材１５３のテーパ部分を一部貫通したとしても、Ｐ型ウエル領域３１の表層の一部分には窒素イオン１６１は注入されない。つまり図中１２０で示される領域のように、Ｐ型ウエル領域３１の表層で蓄積チャネル領域１１０が形成されない領域がある。これを反転型チャネル領域１２０とする。
蓄積型チャネル１１０の形成に用いるＮ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
図５（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６２を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｅ）の工程においては、マスク材１５２を用いて例えば１００〜１０００℃の高温で燐イオン１６３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図５（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図６（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図４参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図４に示す実施の形態２としての半導体装置が完成する。
【００２０】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３１と、該ウエル領域３１内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されて、ウエル領域３１内でその表層に形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０とＳｉＣエピタキシャル領域２０との間の、ウエル領域３１の表層に形成されるＰ型反転型チャネル領域１２０と、少なくとも該反転型チャネル領域１２０及び蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図４のＰ型反転型チャネル領域１２０が特許請求の範囲の第２導電型の反転型チャネル領域に相当する。この半導体装置においては、蓄積型チャネル１１０と接続されて反転型チャネル１２０が形成されるため、実施の形態１で示した半導体装置に比べて高ドレイン電界に対する素子リーク電流を少なくできる。特に高温では蓄積型チャネル領域１１０で素子リーク電流が大きくなるが、本半導体装置は高温でもリーク電流が少ないという特長を有する。
また、本実施の形態の半導体装置の製造方法は、マスク材１５３のパターニングは、該マスク材１５３のパターン側壁に傾斜が設けられるようにエッチングを行う工程である。このような製造方法によれば、Ｐ型ウエル領域３１とＮ⁻型蓄積チャネル領域１１０を同一マスクで作製する際、Ｐウエル領域３１表層にＮ⁻型蓄積チャネル領域１１０と接続されて反転型チャネル領域１２０が形成される。このため、実施の形態１および後述の実施の形態３、４の製造方法よりも、高ドレイン電界に対する素子リーク電流が少なく、優れた高温特性を有する半導体装置を製造することができる。
また上に示したような製造方法を用いると、Ｐ型ウエル領域３１と反転型チャネル領域１２０がセルフアライン（自己整合）的に形成される（図５（ｃ）の工程）。そのため、図４に示す半導体装置をユニットセルとすると、すべてのユニットセルにおいて反転型チャネル領域の形状が等しく形成される。その結果チャネル長のバラツキをなくすことができ、そのバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止できる。
【００２１】
（実施の形態３）
図８は本発明によって製造される半導体装置の実施の形態３を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３０が形成され、Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３０表層には、Ｎ⁻型蓄積型チャネル領域１１０が、Ｎ^＋型ソース領域４０と接続されかつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。さらにＰウエル間低濃度Ｎ型領域１３０が、蓄積型チャネル領域１１０と接続されてエピタキシャル領域２０の表層部に形成されている。蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図１に示す実施の形態１との構造上の相違点は、エピタキシャル領域２０の表層部に蓄積型チャネル１１０と接続されて、Ｐウエル間低濃度Ｎ型領域１３０が形成されている点である。
【００２２】
次に本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜（ｅ）、図９（ａ）〜（ｃ）の断面図を用いて説明する。
図２（ａ）〜（ｅ）の工程は実施の形態１で説明した工程と同様であるから、その説明を省略する。
図９の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温で窒素イオン１６４を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐウエル間低濃度Ｎ型領域１３０を形成する。総ドーズ量は例えば１０^１４〜１０^１５ｃｍ^−２である。Ｎ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図９（ｂ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図９（ｃ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図８参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図８に示す実施の形態３としての半導体装置が完成する。
【００２３】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０と接続されてＳｉＣエピタキシャル領域２０の表層に形成される、該ＳｉＣエピタキシャル領域２０よりも高濃度でかつウエル領域３０におけるＰ型不純物濃度よりも低濃度の、Ｐウエル間低濃度Ｎ型領域１３０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図８のＰウエル間低濃度Ｎ型領域１３０が特許請求の範囲の第１導電型のウエル間低濃度領域に相当する。この半導体装置におけるＰウエル間低濃度Ｎ型領域１３０のＮ型不純物濃度は、エピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３０におけるＰ型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜９０に３ＭＶｃｍ^−１以上の高電界が印加されない。本半導体装置では、このようなＮ型領域１３０をゲート絶縁膜９０下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態１の半導体装置よりも、さらにオン抵抗を低減することができる。
また、本実施の形態の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法に加え、半導体基体上に第２のマスク材１５４を堆積する工程と、該マスク材１５４をパターニングする工程と、該マスク材１５４越しに半導体基体中に不純物を導入することで、Ｐウエル間低濃度Ｎ型領域１３０を形成する工程とを少なくとも含む。このような製造方法によれば、ゲート絶縁膜９０下の領域にＳｉＣエピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３０におけるＰ型不純物濃度よりも低濃度のＮ型不純物濃度を有するＰウエル間低濃度Ｎ型領域１３０が形成されるから、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態１の半導体装置よりも、さらにオン抵抗を低減した半導体装置を製造することができる。
【００２４】
（実施の形態４）
図１０は本発明によって製造される半導体装置の実施の形態４を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３１が形成され、Ｐ型ウエル領域３１内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３１表層には、Ｎ^＋型ソース領域４０と接続されてＮ⁻型蓄積型チャネル領域１１０が形成されている。反転型チャネル領域１２１は、同じくＰ型ウエル領域３１表層に、Ｎ⁻型蓄積型チャネル領域１１０と接続されて形成されている。さらにＰウエル間低濃度Ｎ型領域１３１が、反転型チャネル領域１２１と接続されてエピタキシャル領域２０の表層部に形成されている。反転型チャネル領域１２１及び蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図４に示す実施の形態２との構造上の相違点は、エピタキシャル領域２０の表層部に反転型チャネル領域１２１と接続されて、Ｐウエル間低濃度Ｎ型領域１３１が形成されている点である。
【００２５】
次に本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜（ｅ）、図１１（ａ）〜（ｃ）の断面図を用いて説明する。
図５（ａ）〜（ｅ）の工程は実施の形態２で説明した工程と同様であるから、その説明を省略する。
図１１（ａ）の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温で窒素イオン１６５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐウエル間低濃度Ｎ型領域１３１を形成する。総ドーズ量は例えば１０^１４〜１０^１５ｃｍ^−２である。この時反転型チャネル領域１２０にも窒素イオンが注入され（反転型チャネル領域１２１とする）、Ｐ型不純物の一部が窒素イオンにより補償される。注入される窒素イオン１６５の量は、反転型チャネル領域１２０におけるＰ型不純物濃度を超えない範囲とする。なおＮ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図１１（ｂ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図１１（ｃ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図１０参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１０に示す実施の形態４としての半導体装置が完成する。
【００２６】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３１と、該ウエル領域３１内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されて、ウエル領域３１内でその表層に形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０とＳｉＣエピタキシャル領域２０との間の、ウエル領域３１の表層に形成されるＰ型反転型チャネル領域１２１と、該Ｐ型反転型チャネル領域１２１と接続されてＳｉＣエピタキシャル領域２０の表層に形成される、該ＳｉＣエピタキシャル領域２０よりも高濃度でかつウエル領域３１におけるＰ型不純物濃度よりも低濃度の、Ｐウエル間低濃度Ｎ型領域１３１と、少なくとも該反転型チャネル領域１２１及び蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。この半導体装置においては、ゲート絶縁膜９０下の領域にＳｉＣエピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３１におけるＰ型不純物濃度よりも低濃度のＮ型不純物濃度を有するＰウエル間低濃度Ｎ型領域１３１が形成されるから、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態２の半導体装置よりも、さらにオン抵抗を低減することができる。
また、この半導体装置におけるＰウエル間低濃度Ｎ型領域１３１は、エピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３１におけるＰ型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜９０に３ＭＶｃｍ^−１以上の高電界が印加されない。本半導体装置では、このようなＮ型領域１３１をゲート絶縁膜９０下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態２の半導体装置よりも、さらにオン抵抗を低減することができる。
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図
【図２】本発明の第１の実施の形態の製造工程を示す断面図
【図３】本発明の第１の実施の形態の製造工程を示す断面図
【図４】本発明の第２の実施の形態を示す断面図
【図５】本発明の第２の実施の形態の製造工程を示す断面図
【図６】本発明の第２の実施の形態の製造工程を示す断面図
【図７】レジストの後退を利用したテーパエッチングの工程説明図
【図８】本発明の第３の実施の形態を示す断面図
【図９】本発明の第３の実施の形態の製造工程を示す断面図
【図１０】本発明の第４の実施の形態を示す断面図
【図１１】本発明の第４の実施の形態の製造工程を示す断面図
【符号の説明】
１０・・・Ｎ^＋型ＳｉＣ基板
２０・・・Ｎ⁻型ＳｉＣエピタキシャル領域
３０、３１・・・Ｐ型ウエル領域
４０・・・Ｎ^＋型ソース領域
５０・・・Ｐ^＋型コンタクト領域
６０・・・ソース電極
７０・・・層間膜
８０・・・ゲート電極
９０・・・ゲート絶縁膜
１１０・・・Ｎ⁻型蓄積型チャネル領域
１２０、１２１・・・Ｐ型反転型チャネル領域
１３０、１３１・・・Ｐウエル間低濃度Ｎ型領域
１４０・・・ドレイン電極
１５０、１５１、１５２、１５３、１５４・・・マスク材
１６０、１６２・・・アルミニウムイオン注入
１６１、１６４、１６５、１６６・・・窒素イオン注入
１６３・・・燐イオン注入
１７０・・・フォトレジスト
１８０・・・マスク材テーパ角度
１９０・・・マスク材を貫通したイオンにより形成されたＰ型ウエル領域

Claims (10)

1. 半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されかつ側壁が前記ウエル領域の側壁とほぼ一致するように形成される第１導電型の蓄積型チャネル領域と、少なくとも該蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
   を備えたことを特徴とする半導体装置。
2. 半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されて、前記ウエル領域内でその表層に形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と前記ドリフト領域との間の、前記ウエル領域の表層に形成される第２導電型の反転型チャネル領域と、少なくとも該反転型チャネル領域及び前記蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
   を備えたことを特徴とする半導体装置。
3. 半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されかつ側壁が前記ウエル領域の側壁とほぼ一致するように形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と接続されて前記ドリフト領域の表層に形成される、該ドリフト領域よりも高濃度でかつ前記ウエル領域における第２導電型不純物濃度よりも低濃度の、第１導電型のウエル間低濃度領域と、少なくとも該蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
   を備えたことを特徴とする半導体装置。
4. 半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されて、前記ウエル領域内でその表層に形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と前記ドリフト領域との間の、前記ウエル領域の表層に形成される第２導電型の反転型チャネル領域と、該反転型チャネル領域と接続されて前記ドリフト領域の表層に形成される、前記ドリフト領域よりも高濃度でかつ前記ウエル領域における第２導電型不純物濃度よりも低濃度の、第１導電型のウエル間低濃度領域と、少なくとも前記反転型チャネル領域及び前記蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
   を備えたことを特徴とする半導体装置。
5. 請求項２または４記載の前記半導体装置をユニットセルとし、すべての該ユニットセルにおいて前記反転型チャネル領域の形状が等しく形成されることを特徴とする半導体装置。
6. 前記半導体基体が、炭化珪素半導体であることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
7. 前記半導体基体上に第１のマスク材を堆積する工程と、該第１のマスク材をパターニングする工程とを少なくとも含み、
   該第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第２導電型のウエル領域を形成する工程と、
   同じく第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第１導電型の蓄積型チャネル領域を形成する工程と
   を順不同に少なくとも含むことを特徴とする請求項１乃至５のいずれか記載の半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法に加え、
   前記半導体基体上に第２のマスク材を堆積する工程と、該第２のマスク材をパターニングする工程と、該第２のマスク材越しに前記半導体基体中に不純物を導入することで、前記第１導電型のウエル間低濃度領域を形成する工程と、
   を少なくとも含むことを特徴とする半導体装置の製造方法。
9. 前記第１のマスク材のパターニングは、該第１のマスク材のパターン側壁に傾斜が設けられるようにエッチングを行う工程であることを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記半導体基体として、炭化珪素半導体を用いることを特徴とする請求項７乃至９のいずれか記載の半導体装置の製造方法。

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