JP2004335917A

JP2004335917A - Semiconductor device and manufacturing method thereof

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Publication number: JP2004335917A
Application number: JP2003132695A
Authority: JP
Inventors: Saichiro Kaneko; 佐一郎金子; Masakatsu Hoshi; 正勝星; Tetsuya Hayashi; 哲也林; Hideaki Tanaka; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2003-05-12
Filing date: 2003-05-12
Publication date: 2004-11-25
Anticipated expiration: 2023-05-12
Also published as: JP3985727B2

Abstract

【課題】高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供する。
【解決手段】半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。
【選択図】図１A high-breakdown-voltage semiconductor device and a method for manufacturing the same, which can suppress a large electric field from being applied to a gate insulating film even with a high drain electric field.
Kind Code: A1 An N ⁺ -type SiC substrate formed on a semiconductor substrate, an N ⁻ -type SiC epitaxial region formed by being connected to the SiC substrate, and a predetermined region formed on a surface of the SiC epitaxial region. A P-type well region 30, an N ⁺ -type source region 40 formed in the well region 30, and an N-type source region 40 formed so as to be connected to the source region 40 and to have a side wall substantially coincident with the side wall of the well region 30. ^- -type accumulation type channel region 110, a gate insulating film 90 formed on at least the storage-type channel region 110, a gate electrode 80 formed on the gate insulating film 90, a drain connected to the SiC substrate 10 An electrode 140 and a source electrode 60 connected to the source region 40 are provided.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開平１１−２７４４８７号公報
【特許文献２】特開２０００−１６４５２５号公報。
【０００３】
炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらにＳｉＣの自然酸化物はＳｉＯ_２でありＳｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型ＭＯＳＦＥＴは電力用半導体デバイスへのＳｉＣ適用を考える上で重要なデバイスである。ＭＯＳＦＥＴは電圧駆動型デバイスであるため、素子の並列駆動が可能であり駆動回路も簡素である。またユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるＳｉＣパワーＭＯＳＦＥＴとしては、例えば上記特許文献１に開示されている。
従来例におけるデバイス断面構造では、高濃度Ｎ^＋型ＳｉＣ基板上にＮ⁻型ＳｉＣエピタキシャル領域が形成されている。そしてエピタキシャル領域の表層部における所定領域にはＰ型ウエル領域が形成され、Ｐ型ウエル領域内にはＮ^＋型ソース領域とＰ^＋型コンタクト領域が形成される。またＰ型ウエル領域表層にはＮ^＋型ソース領域と接続されてＮ⁻型蓄積型チャネル領域が形成されている。また、エピタキシャル領域の表層部には蓄積型チャネル領域と接続されてＰウエル間Ｎ^＋型領域が形成される。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そしてＰ^＋型コンタクト領域およびＮ^＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ^＋型ＳｉＣ基板の裏面にはドレイン電極が形成されている。
【０００４】
このパワーＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からエピタキシャル領域、Ｐウエル間Ｎ^＋型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはＰ型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果Ｐウエル間Ｎ^＋型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００５】
従来の上記ＳｉＣパワーＭＯＳＦＥＴの製造方法の一例について説明する。
まずＮ^＋型ＳｉＣ基板の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域を形成する。
次にマスク材１５０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域を形成する。総ドーズ量は例えば１０^１２〜１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次にマスク材を用いて例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次に別のマスク材を用いて例えば１００〜１０００℃の高温で燐イオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次にさらに別のマスク材を用いて例えば１００〜１０００℃の高温で窒素イオンを１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域とＰウエル間Ｎ^＋型領域を形成する。総ドーズ量は例えば１０^１４〜１０^１６／ｃｍ^２である。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次に例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
次にゲート絶縁膜を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極を形成する。次に層間膜としてＣＶＤ酸化膜を堆積する。
その後、層間膜に対しＮ^＋型ソース領域及びＰ^＋型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、Ｎ^＋基板裏面にドレイン電極として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、上記従来のＳｉＣパワーＭＯＳＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】
上記従来のＳｉＣパワーＭＯＳＦＥＴの問題点を以下に説明する。
上記のように、イオン注入によってＰ型ウエル領域を形成する従来のＳｉＣパワーＭＯＳＦＥＴでは、上記のウエル領域を形成する工程においてウエル領域を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常Ｐ型ウエル領域のＰ型不純物濃度は大きくなるように設計されている。
ところで上記の窒素イオンをイオン注入して、Ｎ⁻型蓄積型チャネル領域とＰウエル間Ｎ^＋型領域を形成する工程において、Ｐ型不純物を補償してＮ⁻型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、Ｐ型ウエル領域のＰ型不純物濃度以上となるようにしなくてはならない。それゆえＰウエル間Ｎ^＋型領域のＮ型不純物濃度は、Ｐ型ウエル領域のＰ型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなＰ型ウエル領域よりも不純物濃度の大きいＮ^＋型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のＮ^＋型領域にドレイン電界が集中してしまう。その結果半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のＳｉＣＭＯＳＦＥＴではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基体に形成される第１導電型ドレイン領域と、該ドレイン領域と接続される第１導電型ドリフト領域と、該ドリフト領域表層に形成される第２導電型ウエル領域と、該ウエル領域内に形成される第１導電型ソース領域と、該ソース領域と接続され側壁が前記ウエル領域の側壁とほぼ一致して形成される第１導電型蓄積型チャネル領域と、該蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備えている。
【０００８】
【発明の効果】
本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また本実施の形態ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
本実施の形態においては、例えばドレイン領域がＮ型、ウエル領域がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域がＰ型、ウエル領域がＮ型となるような構成にしてもよい。
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１０】
（実施の形態１）
図１は本発明によって製造される半導体装置の実施の形態１を示している。図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３０が形成され、Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３０表層には、Ｎ⁻型蓄積型チャネル領域１１０が、Ｎ^＋型ソース領域４０と接続されかつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
【００１１】
この実施の形態の半導体装置の動作について説明する。なお基本的な動作は上記従来のＳｉＣパワーＭＯＳＦＥＴのそれと同様である。すなわち、ドレイン電極１４０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。その結果、ドレイン領域１０からエピタキシャル領域２０、蓄積型チャネル領域１１０、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ると、蓄積型チャネル１１０はＰ型ウエル領域３０とのビルトインポテンシャルによって空乏化される。その結果エピタキシャル領域２０から蓄積型チャネル領域１１０へと電流が流れなくなり、ドレイン電極１４０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１２】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜図３（ｇ）の断面図を用いて説明する。
【００１３】
図２（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。
図２（ｂ）の工程においては、マスク材１５０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６０を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域３０を形成する。総ドーズ量は例えば１０^１２〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｃ）の工程においては、同じくマスク材１５０を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ⁻型蓄積型チャネル領域１１０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。
図２（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６２を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図２（ｅ）の工程においては、マスク材１５２を用いて例えば１００〜１０００℃の高温で燐イオン１６３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図２（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図３（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図１参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１に示す実施の形態１としての半導体装置が完成する。
【００１４】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図１のＮ^＋型ＳｉＣ基板が特許請求の範囲の第１導電型のドレイン領域に、Ｎ⁻型ＳｉＣエピタキシャル領域２０が第１導電型のドリフト領域に、Ｐ型ウエル領域３０が第２導電型のウエル領域に、Ｎ^＋型ソース領域４０が第１導電型のソース領域に、Ｎ⁻型蓄積型チャネル領域１１０が第１導電型の蓄積型チャネル領域に相当する。この半導体装置においては、ゲート絶縁膜９０の下のドレイン電界の及ぶ領域に、Ｐ型ウエル領域３０よりも高濃度のＮ^＋型領域が形成されないから、従来に比べてゲート絶縁膜９０に大きな電界がかからない。その結果半導体装置内部でアバランシェ降伏が起きる前にゲート絶縁膜９０がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、本実施の形態の半導体装置の製造方法は、半導体基体上に第１のマスク材１５０を堆積する工程と、該マスク材１５０をパターニングする工程とを少なくとも含み、該マスク材１５０越しに半導体基体中に不純物を導入することで、Ｐ型ウエル領域３０を形成する工程と、同じくマスク材１５０越しに半導体基体中に不純物を導入することで、Ｎ⁻型蓄積型チャネル領域１１０を形成する工程とを順不同に少なくとも含む。したがって、Ｐ型ウエル領域３０とＮ⁻型蓄積チャネル領域１１０を同一マスクで作製できるから、２枚のマスクを用いてＰ型ウエル領域とＮ⁻型蓄積チャネル領域を形成する従来の製造方法に比べて、より簡単に製造できる。また、Ｐ型ウエル領域３０内に蓄積型チャネル領域１１０を自己整合により形成できるので、製造工程が簡単でチャネル抵抗が小さく、かつ高耐圧の半導体装置を提供できる。
また、半導体基体として炭化珪素を用いることでシリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。
【００１５】
（実施の形態２）
図４は本発明によって製造される半導体装置の実施の形態２を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３１が形成され、Ｐ型ウエル領域３１内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３１表層には、Ｎ^＋型ソース領域４０と接続されてＮ⁻型蓄積型チャネル領域１１０が形成されている。Ｐ型反転型チャネル領域１２０は、同じくＰ型ウエル領域３１表層に、Ｎ⁻型蓄積型チャネル領域１１０と接続されて形成されている。反転型チャネル領域１２０及び蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図１に示す実施の形態１との構造上の相違点は、反転型チャネル領域１２０が、Ｎ⁻型蓄積型チャネル領域１１０と接続されてＰ型ウエル領域３１表層に形成されている点である。
【００１６】
この実施の形態の半導体装置の動作について説明する。ドレイン電極１４０とソース電極６０との間に電圧が印加された状態で、ゲート電極８０に正の電圧が印加されると、ゲート電極８０に対向した蓄積型チャネル１１０の表層に電子の蓄積層が形成される。また同じくゲート電極８０に対向したＰ型ウエル領域３１の表層に反転型チャネル領域１２０が形成される。その結果、ドレイン領域１０からエピタキシャル領域２０、反転型チャネル領域１２０、蓄積型チャネル領域１１０、ソース領域４０を経て、ソース電極６０へと電流が流れる。
また、ゲート電極８０に印加された電圧を取り去ることによってドレイン電極１４０とソース電極６０との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１７】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜図６（ｇ）、図７（ａ）〜（ｄ）の各断面図を用いて説明する。
図５（ａ）の工程においては、Ｎ^＋型ＳｉＣ基板１０の上に例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。
図５（ｂ）の工程においては、例えばＣＶＤ酸化膜を用いて、パターン側壁に傾斜（テーパ）が設けられるようにエッチングを行って、マスク材１５３を形成する。
ここでＳｉＣ基板法線方向に対するパターン側壁の傾斜（テーパ）角度を１８０とすると、１８０は、形成するウエル領域３１の深さや反転型チャネル領域１２０の長さ、マスク材１５３の厚さ、ウエル領域３１形成に用いる不純物原子が何であるのか、等のプロセスおよびデバイス設計項目を勘案して決定されるが、例えば１０〜３０°程度が好ましい。
このテーパが形成されたマスク材１５３を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６０を１０ｋ〜３ＭｅＶの加速電圧で多段注入し、Ｐ型ウエル領域３１を形成する。総ドーズ量は例えば１０^１２〜１０^１６ｃｍ^−２である。この時打ち込まれるアルミニウムイオンの一部は、図中１９０で示される領域のようにマスク材１５３のテーパ部分を一部貫通してエピタキシャル領域２０に導入され、同じくＰ型ウエル領域３１を形成する。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００１８】
なお、ＣＶＤ酸化膜のテーパエッチングについて、ここで図７の（ａ）〜（ｄ）を用いて説明しておく。
図７（ａ）の工程においては、半導体基板上にＣＶＤ酸化膜１５３を例えば厚さ１．５μｍ程度堆積し、その上にフォトレジスト１７０を塗布する。
図７（ｂ）の工程においては、フォトレジスト１７０の一部を露光後、有機溶剤によりパターニングを行って、残ったフォトレジスト１７０を例えば１００℃程度の熱処理によりリフローさせ、図に示すように側壁がなだらかなレジストパターン１７０を形成する。
図７（ｃ）の工程においては、ＣＦ_６、ＳＦ_６、ＮＦ_３、Ｃ２Ｆ_６等のガスと、及び酸素ガスを用いた条件で、フォトレジスト１７０とＣＶＤ酸化膜１５３のエッチングの選択比が１となるようにドライエッチングを行って、レジストパターンの傾斜をＣＶＤ酸化膜１５３に転写させる。
図７（ｄ）の工程においては、フォトレジスト１７０を例えばアッシャー等で除去して、パターン側壁に傾斜（テーパ）が設けられたマスク材１５３が完成する。
マスク材１５３の傾斜（テーパ）角度１８０は、図７（ｂ）においてフォトレジスト１７０をリフローさせる際の熱処理温度・時間と、およびドライエッチングにおけるエッチングスピードによって決定される。
なお、テーパエッチング法としては、上述したレジストの後退を利用したドライエッチング法以外にも、例えばＣＨＦ_３ガスを使用してＳｉＣ基板温度を０℃程度まで冷却し、フォトレジストマスクでＣＶＤ酸化膜のドライエッチングを行って、マスク材１５３を形成しても良い。また、フォトレジストマスクでＣＶＤ酸化膜のエッチングを、例えばＨＦ溶液を用いてウエットエッチングを行う。するとＣＶＤ酸化膜は等方的にエッチングされアンダーカットが形成されるので、容易にマスク材１５３にテーパを設けることができる。
【００１９】
図５（ｃ）の工程においては、同じくマスク材１５３を用いて、例えば１００〜１０００℃の高温で窒素イオン１６１を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、蓄積チャネル領域１１０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。この時窒素イオン１６１は、深さ方向にウエル領域３１よりも浅く注入されるから、窒素イオンの一部がマスク材１５３のテーパ部分を一部貫通したとしても、Ｐ型ウエル領域３１の表層の一部分には窒素イオン１６１は注入されない。つまり図中１２０で示される領域のように、Ｐ型ウエル領域３１の表層で蓄積チャネル領域１１０が形成されない領域がある。これを反転型チャネル領域１２０とする。
蓄積型チャネル１１０の形成に用いるＮ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
図５（ｄ）の工程においては、マスク材１５１を用いて、例えば１００〜１０００℃の高温でアルミニウムイオン１６２を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐ^＋型コンタクト領域５０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＰ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図５（ｅ）の工程においては、マスク材１５２を用いて例えば１００〜１０００℃の高温で燐イオン１６３を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｎ^＋型ソース領域４０を形成する。総ドーズ量は例えば１０^１４〜１０^１６ｃｍ^−２である。もちろんＮ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図５（ｆ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図６（ｇ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図４参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図４に示す実施の形態２としての半導体装置が完成する。
【００２０】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３１と、該ウエル領域３１内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されて、ウエル領域３１内でその表層に形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０とＳｉＣエピタキシャル領域２０との間の、ウエル領域３１の表層に形成されるＰ型反転型チャネル領域１２０と、少なくとも該反転型チャネル領域１２０及び蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図４のＰ型反転型チャネル領域１２０が特許請求の範囲の第２導電型の反転型チャネル領域に相当する。この半導体装置においては、蓄積型チャネル１１０と接続されて反転型チャネル１２０が形成されるため、実施の形態１で示した半導体装置に比べて高ドレイン電界に対する素子リーク電流を少なくできる。特に高温では蓄積型チャネル領域１１０で素子リーク電流が大きくなるが、本半導体装置は高温でもリーク電流が少ないという特長を有する。
また、本実施の形態の半導体装置の製造方法は、マスク材１５３のパターニングは、該マスク材１５３のパターン側壁に傾斜が設けられるようにエッチングを行う工程である。このような製造方法によれば、Ｐ型ウエル領域３１とＮ⁻型蓄積チャネル領域１１０を同一マスクで作製する際、Ｐウエル領域３１表層にＮ⁻型蓄積チャネル領域１１０と接続されて反転型チャネル領域１２０が形成される。このため、実施の形態１および後述の実施の形態３、４の製造方法よりも、高ドレイン電界に対する素子リーク電流が少なく、優れた高温特性を有する半導体装置を製造することができる。
また上に示したような製造方法を用いると、Ｐ型ウエル領域３１と反転型チャネル領域１２０がセルフアライン（自己整合）的に形成される（図５（ｃ）の工程）。そのため、図４に示す半導体装置をユニットセルとすると、すべてのユニットセルにおいて反転型チャネル領域の形状が等しく形成される。その結果チャネル長のバラツキをなくすことができ、そのバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止できる。
【００２１】
（実施の形態３）
図８は本発明によって製造される半導体装置の実施の形態３を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３０が形成され、Ｐ型ウエル領域３０内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３０表層には、Ｎ⁻型蓄積型チャネル領域１１０が、Ｎ^＋型ソース領域４０と接続されかつ側壁がＰ型ウエル領域３０の側壁とほぼ一致するように形成されている。さらにＰウエル間低濃度Ｎ型領域１３０が、蓄積型チャネル領域１１０と接続されてエピタキシャル領域２０の表層部に形成されている。蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図１に示す実施の形態１との構造上の相違点は、エピタキシャル領域２０の表層部に蓄積型チャネル１１０と接続されて、Ｐウエル間低濃度Ｎ型領域１３０が形成されている点である。
【００２２】
次に本実施の形態で示した半導体装置の製造方法の一例を、図２（ａ）〜（ｅ）、図９（ａ）〜（ｃ）の断面図を用いて説明する。
図２（ａ）〜（ｅ）の工程は実施の形態１で説明した工程と同様であるから、その説明を省略する。
図９の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温で窒素イオン１６４を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐウエル間低濃度Ｎ型領域１３０を形成する。総ドーズ量は例えば１０^１４〜１０^１５ｃｍ^−２である。Ｎ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図９（ｂ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図９（ｃ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図８参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図８に示す実施の形態３としての半導体装置が完成する。
【００２３】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３０と、該ウエル領域３０内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されかつ側壁がウエル領域３０の側壁とほぼ一致するように形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０と接続されてＳｉＣエピタキシャル領域２０の表層に形成される、該ＳｉＣエピタキシャル領域２０よりも高濃度でかつウエル領域３０におけるＰ型不純物濃度よりも低濃度の、Ｐウエル間低濃度Ｎ型領域１３０と、少なくとも該蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。なお、図８のＰウエル間低濃度Ｎ型領域１３０が特許請求の範囲の第１導電型のウエル間低濃度領域に相当する。この半導体装置におけるＰウエル間低濃度Ｎ型領域１３０のＮ型不純物濃度は、エピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３０におけるＰ型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜９０に３ＭＶｃｍ^−１以上の高電界が印加されない。本半導体装置では、このようなＮ型領域１３０をゲート絶縁膜９０下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態１の半導体装置よりも、さらにオン抵抗を低減することができる。
また、本実施の形態の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法に加え、半導体基体上に第２のマスク材１５４を堆積する工程と、該マスク材１５４をパターニングする工程と、該マスク材１５４越しに半導体基体中に不純物を導入することで、Ｐウエル間低濃度Ｎ型領域１３０を形成する工程とを少なくとも含む。このような製造方法によれば、ゲート絶縁膜９０下の領域にＳｉＣエピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３０におけるＰ型不純物濃度よりも低濃度のＮ型不純物濃度を有するＰウエル間低濃度Ｎ型領域１３０が形成されるから、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態１の半導体装置よりも、さらにオン抵抗を低減した半導体装置を製造することができる。
【００２４】
（実施の形態４）
図１０は本発明によって製造される半導体装置の実施の形態４を示している。
図に示すように、高濃度Ｎ^＋型ＳｉＣ基板１０上にＮ⁻型ＳｉＣエピタキシャル領域２０が形成されている。そしてエピタキシャル領域２０の表層部における所定領域にはＰ型ウエル領域３１が形成され、Ｐ型ウエル領域３１内にはＮ^＋型ソース領域４０とＰ^＋型コンタクト領域５０が形成されている。またＰ型ウエル領域３１表層には、Ｎ^＋型ソース領域４０と接続されてＮ⁻型蓄積型チャネル領域１１０が形成されている。反転型チャネル領域１２１は、同じくＰ型ウエル領域３１表層に、Ｎ⁻型蓄積型チャネル領域１１０と接続されて形成されている。さらにＰウエル間低濃度Ｎ型領域１３１が、反転型チャネル領域１２１と接続されてエピタキシャル領域２０の表層部に形成されている。反転型チャネル領域１２１及び蓄積型チャネル領域１１０上にはゲート絶縁膜９０を介してゲート電極８０が配置され、ゲート電極８０は層間絶縁膜７０にて覆われている。そしてＰ^＋型コンタクト領域５０およびＮ^＋型ソース領域４０に接するようにソース電極６０が形成されるとともに、Ｎ^＋型ＳｉＣ基板１０の裏面にはドレイン電極１４０が形成されている。
図４に示す実施の形態２との構造上の相違点は、エピタキシャル領域２０の表層部に反転型チャネル領域１２１と接続されて、Ｐウエル間低濃度Ｎ型領域１３１が形成されている点である。
【００２５】
次に本実施の形態で示した半導体装置の製造方法の一例を、図５（ａ）〜（ｅ）、図１１（ａ）〜（ｃ）の断面図を用いて説明する。
図５（ａ）〜（ｅ）の工程は実施の形態２で説明した工程と同様であるから、その説明を省略する。
図１１（ａ）の工程においては、マスク材１５４を用いて、例えば１００〜１０００℃の高温で窒素イオン１６５を１０ｋ〜１ＭｅＶの加速電圧で多段注入し、Ｐウエル間低濃度Ｎ型領域１３１を形成する。総ドーズ量は例えば１０^１４〜１０^１５ｃｍ^−２である。この時反転型チャネル領域１２０にも窒素イオンが注入され（反転型チャネル領域１２１とする）、Ｐ型不純物の一部が窒素イオンにより補償される。注入される窒素イオン１６５の量は、反転型チャネル領域１２０におけるＰ型不純物濃度を超えない範囲とする。なおＮ型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図１１（ｂ）の工程においては、例えば１０００〜１８００℃での熱処理を行い。注入した不純物を活性化させる。
図１１（ｃ）の工程においては、ゲート絶縁膜９０を１２００℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極８０を形成する。次に層間膜７０としてＣＶＤ酸化膜を堆積する。
その後は特に図示しないが、層間膜７０に対しＮ^＋型ソース領域４０及びＰ^＋型コンタクト領域５０上にコンタクトホールを開孔し、ソース電極６０を形成する（図１０参照）。また、Ｎ^＋基板１０裏面にドレイン電極１４０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極として、図１０に示す実施の形態４としての半導体装置が完成する。
【００２６】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるＮ^＋型ＳｉＣ基板１０と、該ＳｉＣ基板１０と接続されて形成されるＮ⁻型ＳｉＣエピタキシャル領域２０と、該ＳｉＣエピタキシャル領域２０表層の所定領域に形成されるＰ型ウエル領域３１と、該ウエル領域３１内に形成されるＮ^＋型ソース領域４０と、該ソース領域４０と接続されて、ウエル領域３１内でその表層に形成されるＮ⁻型蓄積型チャネル領域１１０と、該蓄積型チャネル領域１１０とＳｉＣエピタキシャル領域２０との間の、ウエル領域３１の表層に形成されるＰ型反転型チャネル領域１２１と、該Ｐ型反転型チャネル領域１２１と接続されてＳｉＣエピタキシャル領域２０の表層に形成される、該ＳｉＣエピタキシャル領域２０よりも高濃度でかつウエル領域３１におけるＰ型不純物濃度よりも低濃度の、Ｐウエル間低濃度Ｎ型領域１３１と、少なくとも該反転型チャネル領域１２１及び蓄積型チャネル領域１１０上に形成されるゲート絶縁膜９０と、該ゲート絶縁膜９０上に形成されるゲート電極８０と、ＳｉＣ基板１０に接続されるドレイン電極１４０と、ソース領域４０に接続されるソース電極６０とを備えている。この半導体装置においては、ゲート絶縁膜９０下の領域にＳｉＣエピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３１におけるＰ型不純物濃度よりも低濃度のＮ型不純物濃度を有するＰウエル間低濃度Ｎ型領域１３１が形成されるから、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態２の半導体装置よりも、さらにオン抵抗を低減することができる。
また、この半導体装置におけるＰウエル間低濃度Ｎ型領域１３１は、エピタキシャル領域２０よりも高濃度でかつＰ型ウエル領域３１におけるＰ型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜９０に３ＭＶｃｍ^−１以上の高電界が印加されない。本半導体装置では、このようなＮ型領域１３１をゲート絶縁膜９０下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜９０に大きな電界がかかることを抑制しつつ、実施の形態２の半導体装置よりも、さらにオン抵抗を低減することができる。
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面図
【図２】本発明の第１の実施の形態の製造工程を示す断面図
【図３】本発明の第１の実施の形態の製造工程を示す断面図
【図４】本発明の第２の実施の形態を示す断面図
【図５】本発明の第２の実施の形態の製造工程を示す断面図
【図６】本発明の第２の実施の形態の製造工程を示す断面図
【図７】レジストの後退を利用したテーパエッチングの工程説明図
【図８】本発明の第３の実施の形態を示す断面図
【図９】本発明の第３の実施の形態の製造工程を示す断面図
【図１０】本発明の第４の実施の形態を示す断面図
【図１１】本発明の第４の実施の形態の製造工程を示す断面図
【符号の説明】
１０・・・Ｎ^＋型ＳｉＣ基板
２０・・・Ｎ⁻型ＳｉＣエピタキシャル領域
３０、３１・・・Ｐ型ウエル領域
４０・・・Ｎ^＋型ソース領域
５０・・・Ｐ^＋型コンタクト領域
６０・・・ソース電極
７０・・・層間膜
８０・・・ゲート電極
９０・・・ゲート絶縁膜
１１０・・・Ｎ⁻型蓄積型チャネル領域
１２０、１２１・・・Ｐ型反転型チャネル領域
１３０、１３１・・・Ｐウエル間低濃度Ｎ型領域
１４０・・・ドレイン電極
１５０、１５１、１５２、１５３、１５４・・・マスク材
１６０、１６２・・・アルミニウムイオン注入
１６１、１６４、１６５、１６６・・・窒素イオン注入
１６３・・・燐イオン注入
１７０・・・フォトレジスト
１８０・・・マスク材テーパ角度
１９０・・・マスク材を貫通したイオンにより形成されたＰ型ウエル領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
[Patent Document 1] JP-A-11-274487
[Patent Document 2] JP-A-2000-164525.
[0003]
Silicon carbide (hereinafter, SiC) has a wide band gap, and the maximum breakdown electric field is one digit larger than that of silicon (hereinafter, Si). Furthermore, the natural oxide of SiC is SiO ₂ Thus, a thermal oxide film can be easily formed on the surface of SiC by the same method as Si. For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element of an electric vehicle, particularly as a high-power uni / bipolar element.
The vertical MOSFET is an important device when considering application of SiC to a power semiconductor device. Since the MOSFET is a voltage-driven device, the elements can be driven in parallel and the driving circuit is simple. In addition, high-speed switching is possible because the device is a unipolar device. A SiC power MOSFET according to the related art is disclosed, for example, in Patent Document 1 described above.
In the device cross-sectional structure in the conventional example, the high concentration N ⁺ N on the SiC substrate ⁻ A type SiC epitaxial region is formed. Then, a P-type well region is formed in a predetermined region in the surface portion of the epitaxial region, and an N-type well region is formed in the P-type well region. ⁺ Type source region and P ⁺ A mold contact region is formed. The surface of the P-type well region has N ⁺ N connected to the mold source region ⁻ A type accumulation type channel region is formed. The surface of the epitaxial region is connected to the accumulation type channel region and N ⁺ A mold region is formed. A gate electrode is arranged on the accumulation type channel region via a gate insulating film, and the gate electrode is covered with an interlayer insulating film. And P ⁺ Mold contact area and N ⁺ A source electrode is formed in contact with the mold source region, and N ⁺ A drain electrode is formed on the back surface of the type SiC substrate.
[0004]
The operation of this power MOSFET is as follows. When a positive voltage is applied to the gate electrode while a voltage is applied between the drain electrode and the source electrode, electrons are stored on the surface layer of the storage channel facing the gate electrode. An accumulation layer is formed. As a result, N between the drain region to the epitaxial region and the P well ⁺ A current flows to the source electrode via the mold region, the storage channel region, and the source region.
When the voltage applied to the gate electrode is removed, the storage channel is depleted by the built-in potential with the P-type well region. As a result, N between P wells ⁺ No current flows from the mold region to the accumulation-type channel region, and the drain electrode and the source electrode are electrically insulated from each other, thus exhibiting a switching function.
[0005]
An example of a conventional method for manufacturing the above-described SiC power MOSFET will be described.
First N ⁺ For example, an impurity concentration of 10 ¹⁴ -10 ¹⁸ cm ^-3 , N having a thickness of 1 to 100 μm ⁻ Forming a type SiC epitaxial region;
Next, using the mask material 150, aluminum ions are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 to 3 MeV to form a P-type well region. The total dose is, for example, 10 ¹² -10 ¹⁶ / Cm ² It is. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
Next, using a mask material, multi-stage implantation of aluminum ions at a high temperature of, for example, 100 to 1000 ° C. and an acceleration voltage of 10 k to 1 MeV is performed. ⁺ Form a mold contact region. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ / Cm ² It is. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
Next, using another mask material, phosphorus ions are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. and at an acceleration voltage of 10 k to 1 MeV. ⁺ Form a mold source region. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ / Cm ² It is. Of course, nitrogen or arsenic may be used as the N-type impurity in addition to phosphorus.
Next, using another mask material, nitrogen ions are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. and at an acceleration voltage of 10 k to 1 MeV. ⁻ N between P-type storage channel region and P-well ⁺ Form a mold region. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ / Cm ² It is.
Note that the order of ion implantation for forming each region is not limited to this example.
Next, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
Next, a gate insulating film is formed by thermal oxidation at about 1200 ° C., and then a gate electrode is formed of, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film.
After that, N ⁺ Mold source region and P ⁺ A contact hole is formed on the mold contact region, and a source electrode is formed. Also, N ⁺ A metal film is deposited as a drain electrode on the back surface of the substrate, and heat-treated at, for example, about 600 to 1400 ° C. to complete the above-described conventional SiC power MOSFET as an ohmic electrode.
[0006]
[Problems to be solved by the invention]
The problems of the conventional SiC power MOSFET will be described below.
As described above, in the conventional SiC power MOSFET in which the P-type well region is formed by ion implantation, it is difficult to form the well region sufficiently deep in the step of forming the well region. Therefore, in order to prevent punch-through from occurring, the P-type well region is usually designed to have a high P-type impurity concentration.
By the way, the above-mentioned nitrogen ions are ion-implanted, ⁻ N between P-type storage channel region and P-well ⁺ In the step of forming the p-type region, the p-type impurity is compensated for ⁻ In order to form the type accumulation type channel region, the concentration of nitrogen ions implanted into the semiconductor substrate must be higher than the P-type impurity concentration of the P-type well region. Therefore N between P wells ⁺ The N-type impurity concentration of the mold region is formed higher than the P-type impurity concentration of the P-type well region.
However, under the gate insulating film, N having a higher impurity concentration than such a P-type well region is used. ⁺ When a high voltage is applied to the drain electrode, a high concentration of N ⁺ The drain electric field concentrates on the mold region. As a result, a breakdown occurs in the gate insulating film before avalanche breakdown occurs inside the semiconductor element, and a problem arises in that a desired breakdown voltage cannot be obtained. Normal power devices are required to withstand a certain current when an avalanche current flows.However, in conventional SiC MOSFETs, the avalanche withstand capability is defined by the dielectric breakdown of the gate insulating film. There was a problem of becoming.
The present invention has been made in order to solve the problems of the prior art as described above, and has a high withstand voltage semiconductor device and a method of manufacturing the same that can suppress a large electric field from being applied to a gate insulating film even with a high drain electric field. The purpose is to provide.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a first conductivity type drain region formed in a semiconductor substrate, a first conductivity type drift region connected to the drain region, and a second conductivity type drift region formed in the drift region surface layer. A conductivity type well region, a first conductivity type source region formed in the well region, and a first conductivity type storage channel connected to the source region and having a side wall substantially coincident with the side wall of the well region. Region, a gate insulating film formed on the storage channel region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source connected to the source region Electrodes.
[0008]
【The invention's effect】
According to the present invention, it is possible to provide a high withstand voltage semiconductor device capable of suppressing a large electric field from being applied to a gate insulating film even with a high drain electric field, and a method for manufacturing the same.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings described below, those having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
The polytype of silicon carbide (SiC) used in the present embodiment is typically 4H, but other polytypes such as 6H and 3C may be used. Further, in the present embodiment, the semiconductor device has a structure in which the drain electrode is formed on the back surface of the semiconductor substrate, the source electrode is arranged on the substrate surface, and the current flows vertically in the element. However, for example, the present invention is also applicable to a semiconductor device having a structure in which a drain electrode is arranged on the substrate surface in the same manner as a source electrode and a current flows in a lateral direction.
In the present embodiment, for example, the configuration has been described in which the drain region is N-type and the well region is P-type. However, the combination of the N-type and P-type is not limited thereto. The configuration may be such that the region is N-type.
Needless to say, the present invention includes modifications without departing from the gist of the present invention.
[0010]
(Embodiment 1)
FIG. 1 shows a first embodiment of a semiconductor device manufactured by the present invention. As shown in FIG. ⁺ N on the SiC substrate 10 ⁻ Type SiC epitaxial region 20 is formed. Then, a P-type well region 30 is formed in a predetermined region in the surface portion of the epitaxial region 20, and an N-type well region 30 is formed in the P-type well region 30. ⁺ Mold source region 40 and P ⁺ A mold contact region 50 is formed. The surface layer of the P-type well region 30 includes N ⁻ Type storage channel region 110 is N ⁺ It is formed so as to be connected to the mold source region 40 and to have the side wall substantially coincident with the side wall of the P-type well region 30. A gate electrode 80 is disposed on the storage channel region 110 via a gate insulating film 90, and the gate electrode 80 is covered with an interlayer insulating film 70. And P ⁺ Mold contact region 50 and N ⁺ The source electrode 60 is formed so as to be in contact with the ⁺ A drain electrode 140 is formed on the back surface of the type SiC substrate 10.
[0011]
The operation of the semiconductor device according to this embodiment will be described. The basic operation is the same as that of the above-mentioned conventional SiC power MOSFET. That is, when a positive voltage is applied to the gate electrode 80 in a state where a voltage is applied between the drain electrode 140 and the source electrode 60, the accumulation of electrons in the surface layer of the accumulation type channel 110 facing the gate electrode 80. A layer is formed. As a result, a current flows from the drain region 10 to the source electrode 60 via the epitaxial region 20, the storage channel region 110, and the source region 40.
When the voltage applied to the gate electrode 80 is removed, the storage channel 110 is depleted by the built-in potential with the P-type well region 30. As a result, no current flows from the epitaxial region 20 to the accumulation type channel region 110, and the drain electrode 140 and the source electrode 60 are electrically insulated and exhibit a switching function.
[0012]
Next, an example of a method for manufacturing the semiconductor device described in the present embodiment will be described with reference to the cross-sectional views of FIGS.
[0013]
In the step of FIG. ⁺ The impurity concentration is, for example, 10 ¹⁴ -10 ¹⁸ cm ^-3 , N having a thickness of 1 to 100 μm ⁻ Type SiC epitaxial region 20 is formed.
In the step of FIG. 2B, using the mask material 150, aluminum ions 160 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 3 MeV to form the P-type well region 30. The total dose is, for example, 10 ¹² -10 ¹⁶ cm ^-2 It is. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 2C, nitrogen ions 161 are multi-stage implanted at a high temperature of, for example, 100 to 1000 ° C. at an accelerating voltage of 10 k to 1 MeV by using the mask material 150. ⁻ A type accumulation type channel region 110 is formed. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is.
In the step of FIG. 2D, aluminum ions 162 are multi-stage implanted at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV using a mask material 151, ⁺ A mold contact region 50 is formed. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 2E, phosphorus ions 163 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV using the mask material 152, ⁺ A mold source region 40 is formed. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is. Of course, nitrogen or arsenic may be used as the N-type impurity in addition to phosphorus.
Note that the order of ion implantation for forming each region is not limited to this example.
In the step of FIG. 2F, for example, heat treatment at 1000 to 1800 ° C. is performed. Activate the implanted impurities.
In the step of FIG. 3G, the gate insulating film 90 is formed by thermal oxidation at about 1200 ° C., and then the gate electrode 80 is formed of, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film 70.
Thereafter, although not particularly shown, the interlayer film 70 is ⁺ Mold source region 40 and P ⁺ A contact hole is formed on the mold contact region 50 to form a source electrode 60 (see FIG. 1). Also, N ⁺ A metal film is deposited on the back surface of the substrate 10 as the drain electrode 140, and is heat-treated at, for example, about 600 to 1400 ° C. to complete the semiconductor device as the first embodiment shown in FIG.
[0014]
As described above, the semiconductor device according to the present embodiment has a structure in which N ⁺ Type SiC substrate 10 and N formed by being connected to the SiC substrate 10. ⁻ -Type SiC epitaxial region 20, a P-type well region 30 formed in a prescribed region of the surface layer of SiC epitaxial region 20, and an N-type well formed in well region 30. ⁺ Type source region 40 and N formed so as to be connected to source region 40 and to have a side wall substantially coincident with a side wall of well region 30. ⁻ Storage channel region 110, at least a gate insulating film 90 formed on the storage channel region 110, a gate electrode 80 formed on the gate insulating film 90, and a drain electrode connected to the SiC substrate 10. 140 and a source electrode 60 connected to the source region 40. Note that N in FIG. ⁺ -Type SiC substrate is formed in the drain region of the first conductivity type in the claims. ⁻ The SiC epitaxial region 20 is a drift region of the first conductivity type, the P-type well region 30 is a well region of the second conductivity type, ⁺ The source region 40 of the first conductivity type is ⁻ The type storage channel region 110 corresponds to the first conductivity type storage channel region. In this semiconductor device, the region under the gate insulating film 90 to which the drain electric field reaches is higher in N concentration than the P-type well region 30. ⁺ Since no mold region is formed, a large electric field is not applied to the gate insulating film 90 as compared with the related art. As a result, breakdown of the gate insulating film 90 before avalanche breakdown occurs inside the semiconductor device can be prevented, and the withstand voltage of the element can be improved.
The method for manufacturing a semiconductor device according to the present embodiment includes at least a step of depositing a first mask material 150 on a semiconductor substrate and a step of patterning the mask material 150. The step of forming the P-type well region 30 by introducing impurities into the base, and the step of introducing impurities into the semiconductor base through the mask material 150 in the same manner as described above. ⁻ And forming the type accumulation type channel region 110 at least in any order. Therefore, the P-type well region 30 and N ⁻ Since the p-type accumulation channel region 110 can be manufactured with the same mask, the P-type well region and the N-type ⁻ It can be more easily manufactured as compared with the conventional manufacturing method of forming the type storage channel region. Further, since the storage channel region 110 can be formed in the P-type well region 30 by self-alignment, a semiconductor device with a simple manufacturing process, a small channel resistance, and a high withstand voltage can be provided.
In addition, by using silicon carbide as a semiconductor substrate, high withstand voltage, high carrier mobility, and high saturation drift speed can be easily secured as compared with a silicon semiconductor. Therefore, it can be used as a high-speed switching element or a high-power element.
[0015]
(Embodiment 2)
FIG. 4 shows a second embodiment of the semiconductor device manufactured by the present invention.
As shown in FIG. ⁺ N on the SiC substrate 10 ⁻ Type SiC epitaxial region 20 is formed. Then, a P-type well region 31 is formed in a predetermined region in the surface portion of the epitaxial region 20, and an N-type well region 31 is formed in the P-type well region 31. ⁺ Mold source region 40 and P ⁺ A mold contact region 50 is formed. The surface layer of the P-type well region 31 has N ⁺ N connected to the mold source region 40 ⁻ A type accumulation type channel region 110 is formed. The P-type inversion type channel region 120 is formed on the surface of the P-type well region 31 by N ⁻ It is formed so as to be connected to the type accumulation type channel region 110. A gate electrode 80 is arranged on the inversion type channel region 120 and the storage type channel region 110 via a gate insulating film 90, and the gate electrode 80 is covered with an interlayer insulating film 70. And P ⁺ Mold contact region 50 and N ⁺ The source electrode 60 is formed so as to be in contact with the ⁺ A drain electrode 140 is formed on the back surface of the type SiC substrate 10.
The structural difference from the first embodiment shown in FIG. ⁻ The point is that it is connected to the type accumulation type channel region 110 and is formed on the surface layer of the P-type well region 31.
[0016]
The operation of the semiconductor device according to this embodiment will be described. When a positive voltage is applied to the gate electrode 80 in a state where a voltage is applied between the drain electrode 140 and the source electrode 60, an electron accumulation layer is formed on the surface layer of the accumulation type channel 110 facing the gate electrode 80. It is formed. Similarly, an inversion channel region 120 is formed in the surface layer of the P-type well region 31 facing the gate electrode 80. As a result, a current flows from the drain region 10 to the source electrode 60 via the epitaxial region 20, the inversion type channel region 120, the accumulation type channel region 110, and the source region 40.
In addition, by removing the voltage applied to the gate electrode 80, the drain electrode 140 and the source electrode 60 are electrically insulated, and exhibit a switching function.
[0017]
Next, an example of a method for manufacturing the semiconductor device described in the present embodiment will be described with reference to FIGS. 5A to 6G and FIGS. 7A to 7D.
In the step of FIG. ⁺ The impurity concentration is, for example, 10 ¹⁴ -10 ¹⁸ cm ^-3 , N having a thickness of 1 to 100 μm ⁻ Type SiC epitaxial region 20 is formed.
In the step shown in FIG. 5B, a mask material 153 is formed by etching using, for example, a CVD oxide film so that a slope (taper) is provided on the pattern side wall.
Here, assuming that the inclination (taper) angle of the pattern side wall with respect to the normal direction of the SiC substrate is 180, 180 is the depth of the well region 31 to be formed, the length of the inversion type channel region 120, the thickness of the mask material 153, the well region. Although it is determined in consideration of the process and device design items such as what impurity atoms are used for forming 31, it is preferably, for example, about 10 to 30 °.
By using the tapered mask material 153, aluminum ions 160 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 3 MeV to form the P-type well region 31. The total dose is, for example, 10 ¹² -10 ¹⁶ cm ^-2 It is. A part of the aluminum ions implanted at this time is introduced into the epitaxial region 20 through a part of the tapered portion of the mask material 153 as shown by a region 190 in the figure to form the P-type well region 31 similarly. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
[0018]
Here, the taper etching of the CVD oxide film will be described with reference to FIGS.
In the step of FIG. 7A, a CVD oxide film 153 is deposited on the semiconductor substrate to a thickness of, for example, about 1.5 μm, and a photoresist 170 is applied thereon.
In the step of FIG. 7B, after a portion of the photoresist 170 is exposed, patterning is performed with an organic solvent, and the remaining photoresist 170 is reflowed by, for example, a heat treatment at about 100 ° C., and as shown in FIG. A gentle resist pattern 170 is formed.
In the step of FIG. ₆ , SF ₆ , NF ₃ , C2F ₆ Dry etching is performed so that the etching selectivity of the photoresist 170 and the CVD oxide film 153 becomes 1 under the conditions of using a gas such as the above and oxygen gas, and the inclination of the resist pattern is transferred to the CVD oxide film 153. Let it.
In the step of FIG. 7D, the photoresist 170 is removed by, for example, an asher or the like to complete a mask material 153 having a pattern side wall having an inclination (taper).
The inclination (taper) angle 180 of the mask material 153 is determined by the heat treatment temperature and time for reflowing the photoresist 170 in FIG. 7B and the etching speed in dry etching.
As the taper etching method, in addition to the dry etching method using the above-described resist receding, for example, CHF ₃ The temperature of the SiC substrate may be reduced to about 0 ° C. using a gas, and the dry etching of the CVD oxide film may be performed using a photoresist mask to form the mask material 153. Further, the CVD oxide film is etched using a photoresist mask, and wet etching is performed using, for example, an HF solution. Then, the CVD oxide film is isotropically etched to form an undercut, so that the mask material 153 can be easily tapered.
[0019]
In the step of FIG. 5C, nitrogen ions 161 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV using the mask material 153 to form the storage channel region 110. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is. At this time, the nitrogen ions 161 are implanted shallower than the well region 31 in the depth direction. Therefore, even if a part of the nitrogen ions penetrates a part of the tapered portion of the mask material 153, the surface of the surface layer of the P-type well region 31 is removed. The nitrogen ions 161 are not implanted into a part. That is, there is a region where the storage channel region 110 is not formed in the surface layer of the P-type well region 31 as a region indicated by 120 in the drawing. This is referred to as an inversion type channel region 120.
As the N-type impurity used for forming the storage channel 110, phosphorus, arsenic, or the like may be used in addition to nitrogen.
In the step of FIG. 5D, aluminum ions 162 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV by using a mask material 151. ⁺ A mold contact region 50 is formed. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is. Of course, boron, gallium, or the like may be used as the P-type impurity in addition to aluminum.
In the step of FIG. 5E, phosphorus ions 163 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV by using the mask material 152. ⁺ A mold source region 40 is formed. The total dose is, for example, 10 ¹⁴ -10 ¹⁶ cm ^-2 It is. Of course, nitrogen or arsenic may be used as the N-type impurity in addition to phosphorus.
Note that the order of ion implantation for forming each region is not limited to this example.
In the step of FIG. 5F, for example, heat treatment at 1000 to 1800 ° C. is performed. Activate the implanted impurities.
In the step of FIG. 6G, the gate insulating film 90 is formed by thermal oxidation at about 1200 ° C., and then the gate electrode 80 is formed of, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film 70.
Thereafter, although not particularly shown, the interlayer film 70 is ⁺ Mold source region 40 and P ⁺ A contact hole is formed on the mold contact region 50 to form a source electrode 60 (see FIG. 4). Also, N ⁺ A metal film is deposited as a drain electrode 140 on the back surface of the substrate 10 and heat-treated at, for example, about 600 to 1400 ° C. to form an ohmic electrode, thereby completing the semiconductor device according to the second embodiment shown in FIG.
[0020]
As described above, the semiconductor device according to the present embodiment has a structure in which N ⁺ Type SiC substrate 10 and N formed by being connected to the SiC substrate 10. ⁻ -Type SiC epitaxial region 20, a P-type well region 31 formed in a predetermined region of the surface layer of SiC epitaxial region 20, and an N-type well formed in well region 31. ⁺ Type source region 40 and N formed in the surface layer in well region 31 connected to source region 40. ⁻ -Type storage channel region 110, a P-type inversion channel region 120 formed in the surface layer of the well region 31 between the storage channel region 110 and the SiC epitaxial region 20, and at least the inversion type channel region 120 and A gate insulating film 90 formed on the storage channel region 110, a gate electrode 80 formed on the gate insulating film 90, a drain electrode 140 connected to the SiC substrate 10, and connected to the source region 40 And a source electrode 60. The P-type inversion channel region 120 in FIG. 4 corresponds to the second conductivity-type inversion channel region in the claims. In this semiconductor device, since the inversion channel 120 is formed by being connected to the accumulation type channel 110, the element leakage current with respect to a high drain electric field can be reduced as compared with the semiconductor device shown in the first embodiment. In particular, at high temperatures, the element leakage current increases in the accumulation type channel region 110, but the present semiconductor device has the feature that the leakage current is small even at high temperatures.
In the method of manufacturing a semiconductor device according to the present embodiment, the patterning of the mask material 153 is a step of performing etching so that the pattern side wall of the mask material 153 is inclined. According to such a manufacturing method, the P-type well region 31 and the N-type ⁻ When fabricating the p-type storage channel region 110 with the same mask, N ⁻ Inversion type channel region 120 is formed by being connected to type storage channel region 110. Therefore, a semiconductor device having less element leak current with respect to a high drain electric field and excellent high-temperature characteristics can be manufactured as compared with the manufacturing methods of the first embodiment and the later-described third and fourth embodiments.
When the above-described manufacturing method is used, the P-type well region 31 and the inversion type channel region 120 are formed in a self-aligned manner (the process of FIG. 5C). Therefore, assuming that the semiconductor device shown in FIG. 4 is a unit cell, the shape of the inversion channel region is equal in all the unit cells. As a result, a variation in channel length can be eliminated, and an increase in on-resistance and a decrease in withstand voltage of an element caused by the variation can be prevented.
[0021]
(Embodiment 3)
FIG. 8 shows a third embodiment of the semiconductor device manufactured by the present invention.
As shown in FIG. ⁺ N on the SiC substrate 10 ⁻ Type SiC epitaxial region 20 is formed. Then, a P-type well region 30 is formed in a predetermined region in the surface portion of the epitaxial region 20, and an N-type well region 30 is formed in the P-type well region 30. ⁺ Mold source region 40 and P ⁺ A mold contact region 50 is formed. The surface layer of the P-type well region 30 includes N ⁻ Type storage channel region 110 is N ⁺ It is formed so as to be connected to the mold source region 40 and to have the side wall substantially coincident with the side wall of the P-type well region 30. Further, an inter-P-well low-concentration N-type region 130 is formed in the surface layer of the epitaxial region 20 while being connected to the accumulation-type channel region 110. A gate electrode 80 is disposed on the storage channel region 110 via a gate insulating film 90, and the gate electrode 80 is covered with an interlayer insulating film 70. And P ⁺ Mold contact region 50 and N ⁺ The source electrode 60 is formed so as to be in contact with the ⁺ A drain electrode 140 is formed on the back surface of the type SiC substrate 10.
The structural difference from the first embodiment shown in FIG. 1 is that a low concentration N-type region 130 between P-wells is formed in the surface layer of epitaxial region 20 by being connected to storage channel 110. .
[0022]
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to the cross-sectional views of FIGS. 2 (a) to 2 (e) and 9 (a) to 9 (c).
The steps in FIGS. 2A to 2E are the same as the steps described in the first embodiment, and a description thereof will be omitted.
In the step of FIG. 9, using the mask material 154, nitrogen ions 164 are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. and at an acceleration voltage of 10 k to 1 MeV, to form the P-well low-concentration N-type region 130. The total dose is, for example, 10 ¹⁴ -10 ^Fifteen cm ^-2 It is. As the N-type impurity, phosphorus, arsenic, or the like may be used in addition to nitrogen.
Note that the order of ion implantation for forming each region is not limited to this example.
In the step of FIG. 9B, for example, a heat treatment at 1000 to 1800 ° C. is performed. Activate the implanted impurities.
In the step of FIG. 9C, the gate insulating film 90 is formed by thermal oxidation at about 1200 ° C., and then the gate electrode 80 is formed of, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film 70.
Thereafter, although not particularly shown, the interlayer film 70 is ⁺ Mold source region 40 and P ⁺ A contact hole is formed on the mold contact region 50 to form a source electrode 60 (see FIG. 8). Also, N ⁺ A semiconductor device as the third embodiment shown in FIG. 8 is completed by depositing a metal film on the back surface of the substrate 10 as the drain electrode 140 and heat-treating the metal film at, for example, about 600 to 1400 ° C. to form an ohmic electrode.
[0023]
As described above, the semiconductor device according to the present embodiment has a structure in which N ⁺ Type SiC substrate 10 and N formed by being connected to the SiC substrate 10. ⁻ -Type SiC epitaxial region 20, a P-type well region 30 formed in a prescribed region of the surface layer of SiC epitaxial region 20, and an N-type well formed in well region 30. ⁺ Type source region 40 and N formed so as to be connected to source region 40 and to have a side wall substantially coincident with a side wall of well region 30. ⁻ -Type storage channel region 110 and a P-type impurity concentration higher than that of SiC epitaxial region 20 and formed at the surface of SiC epitaxial region 20 connected to storage type channel region 110 and higher than that of P-type impurity in well region 30. A low-concentration P-well low-concentration N-type region 130, a gate insulating film 90 formed at least on the storage channel region 110, a gate electrode 80 formed on the gate insulating film 90, and a SiC substrate. A source electrode 60 connected to the source region 40; The low-concentration N-type region 130 between P-wells in FIG. 8 corresponds to the low-concentration region between wells of the first conductivity type in the claims. In this semiconductor device, the N-type impurity concentration in the P-well low concentration N-type region 130 is formed so as to be higher than the epitaxial region 20 and lower than the P-type impurity concentration in the P-type well region 30. . Therefore, even when a high drain electric field is applied, 3 MVcm ^-1 The above high electric field is not applied. In the present semiconductor device, by forming such an N-type region 130 in a region below the gate insulating film 90, a large electric field is suppressed from being applied to the gate insulating film 90 with respect to a high drain electric field. The on-resistance can be further reduced as compared with the first semiconductor device.
Further, the method for manufacturing a semiconductor device according to the present embodiment includes, in addition to the method for manufacturing a semiconductor device according to Embodiment 1, a step of depositing a second mask material 154 on a semiconductor substrate and patterning the mask material 154. And at least a step of introducing an impurity into the semiconductor substrate through the mask material 154 to form the low-concentration N-type region 130 between the P-wells. According to such a manufacturing method, the P-well having a higher N-type impurity concentration in the region under the gate insulating film 90 than the SiC epitaxial region 20 and a lower concentration than the P-type impurity concentration in the P-type well region 30. Since the low-concentration N-type region 130 is formed, the ON resistance is further reduced as compared with the semiconductor device of the first embodiment while suppressing the application of a large electric field to the gate insulating film 90 with respect to the high drain electric field. A semiconductor device can be manufactured.
[0024]
(Embodiment 4)
FIG. 10 shows a fourth embodiment of a semiconductor device manufactured by the present invention.
As shown in FIG. ⁺ N on the SiC substrate 10 ⁻ Type SiC epitaxial region 20 is formed. Then, a P-type well region 31 is formed in a predetermined region in the surface portion of the epitaxial region 20, and an N-type well region 31 is formed in the P-type well region 31. ⁺ Mold source region 40 and P ⁺ A mold contact region 50 is formed. The surface layer of the P-type well region 31 has N ⁺ N connected to the mold source region 40 ⁻ A type accumulation type channel region 110 is formed. The inversion type channel region 121 is also formed on the surface layer of the P-type well region 31 by N ⁻ It is formed so as to be connected to the type accumulation type channel region 110. Further, a low-concentration N-type region 131 between P wells is formed in the surface layer portion of the epitaxial region 20 while being connected to the inversion type channel region 121. A gate electrode 80 is arranged on the inversion type channel region 121 and the storage type channel region 110 via a gate insulating film 90, and the gate electrode 80 is covered with an interlayer insulating film 70. And P ⁺ Mold contact region 50 and N ⁺ The source electrode 60 is formed so as to be in contact with the ⁺ A drain electrode 140 is formed on the back surface of the type SiC substrate 10.
The structural difference from the second embodiment shown in FIG. 4 is that a low concentration N-type region 131 between P-wells is formed in the surface layer of epitaxial region 20 by being connected to inversion type channel region 121. is there.
[0025]
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to the cross-sectional views of FIGS. 5A to 5E and 11A to 11C.
The steps in FIGS. 5A to 5E are the same as the steps described in the second embodiment, and thus the description will be omitted.
In the step of FIG. 11A, the mask material 154 is used to implant nitrogen ions 165 in multiple stages at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 MeV, thereby forming a low concentration N-type region 131 between P wells. Form. The total dose is, for example, 10 ¹⁴ -10 ^Fifteen cm ^-2 It is. At this time, nitrogen ions are also implanted into the inversion type channel region 120 (referred to as an inversion type channel region 121), and a part of the P-type impurity is compensated by the nitrogen ions. The amount of the implanted nitrogen ions 165 is set so as not to exceed the P-type impurity concentration in the inversion channel region 120. As the N-type impurity, phosphorus, arsenic, or the like may be used in addition to nitrogen.
The order of performing the ion implantation for forming each region is not limited to that shown in this example.
In the step of FIG. 11B, for example, a heat treatment at 1000 to 1800 ° C. is performed. Activate the implanted impurities.
In the step of FIG. 11C, the gate insulating film 90 is formed by thermal oxidation at about 1200 ° C., and then the gate electrode 80 is formed of, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film 70.
Thereafter, although not particularly shown, the interlayer film 70 is ⁺ Mold source region 40 and P ⁺ A contact hole is formed on the mold contact region 50 to form a source electrode 60 (see FIG. 10). Also, N ⁺ A semiconductor device as the fourth embodiment shown in FIG. 10 is completed by depositing a metal film as the drain electrode 140 on the back surface of the substrate 10 and heat-treating the metal film at, for example, about 600 to 1400 ° C. to form an ohmic electrode.
[0026]
As described above, the semiconductor device according to the present embodiment has a structure in which N ⁺ Type SiC substrate 10 and N formed by being connected to the SiC substrate 10. ⁻ -Type SiC epitaxial region 20, a P-type well region 31 formed in a predetermined region of the surface layer of SiC epitaxial region 20, and an N-type well formed in well region 31. ⁺ Type source region 40 and N formed in the surface layer in well region 31 connected to source region 40. ⁻ -Type storage channel region 110, a P-type inversion channel region 121 formed in the surface layer of well region 31 between storage-type channel region 110 and SiC epitaxial region 20, and P-type inversion channel region 121 A low concentration N-type inter-P well region 131 having a higher concentration than the SiC epitaxial region 20 and a lower concentration than the P-type impurity concentration in the well region 31 formed on the surface layer of the SiC epitaxial region 20. A gate insulating film 90 formed on at least the inversion type channel region 121 and the storage type channel region 110; a gate electrode 80 formed on the gate insulating film 90; and a drain electrode 140 connected to the SiC substrate 10. And a source electrode 60 connected to the source region 40. In this semiconductor device, the P-well low concentration in the region below the gate insulating film 90 is higher than the SiC epitaxial region 20 and lower than the P-type impurity concentration in the P-type well region 31. Since the N-type region 131 is formed, on-resistance can be further reduced as compared with the semiconductor device of the second embodiment, while suppressing application of a large electric field to the gate insulating film 90 with respect to a high drain electric field. .
The low-concentration N-type region 131 between P-wells in this semiconductor device is formed to have a higher concentration than the epitaxial region 20 and a lower concentration than the P-type impurity concentration in the P-type well region 31. Therefore, even when a high drain electric field is applied, 3 MVcm ^-1 The above high electric field is not applied. In the present semiconductor device, by forming such an N-type region 131 in a region below the gate insulating film 90, a large electric field is suppressed from being applied to the gate insulating film 90 with respect to a high drain electric field. The on-resistance can be further reduced as compared with the second semiconductor device.
Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and it is needless to say that various modifications can be made without departing from the gist of the present invention.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of the present invention.
FIG. 2 is a sectional view showing a manufacturing process according to the first embodiment of the present invention.
FIG. 3 is a sectional view showing a manufacturing process according to the first embodiment of the present invention.
FIG. 4 is a sectional view showing a second embodiment of the present invention.
FIG. 5 is a sectional view showing a manufacturing process according to a second embodiment of the present invention.
FIG. 6 is a sectional view showing a manufacturing process according to the second embodiment of the present invention.
FIG. 7 is an explanatory view of a step of taper etching utilizing receding resist.
FIG. 8 is a sectional view showing a third embodiment of the present invention.
FIG. 9 is a sectional view showing a manufacturing process according to the third embodiment of the present invention.
FIG. 10 is a sectional view showing a fourth embodiment of the present invention.
FIG. 11 is a sectional view showing a manufacturing process according to a fourth embodiment of the present invention.
[Explanation of symbols]
10 ... N ⁺ Type SiC substrate
20 ... N ⁻ Type SiC epitaxial region
30, 31,... P-type well region
40 ... N ⁺ Type source area
50 ... P ⁺ Mold contact area
60 ... source electrode
70 ... Interlayer film
80 ... Gate electrode
90 gate insulating film
110 ... N ⁻ Storage channel region
120, 121... P-type inversion channel region
130, 131 ... P-well low concentration N-type region
140 ・・・ Drain electrode
150, 151, 152, 153, 154 ... mask material
160, 162 ... aluminum ion implantation
161, 164, 165, 166 ... nitrogen ion implantation
163: phosphorus ion implantation
170 ・・・ Photoresist
180: Mask material taper angle
190: P-type well region formed by ions penetrating the mask material

Claims

A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region connected to the drain region, and a second conductivity type drift region formed in a predetermined region of the drift region surface layer; A well region, a source region of a first conductivity type formed in the well region, and an accumulation of a first conductivity type connected to the source region and having a sidewall substantially coincident with a sidewall of the well region. A channel region, a gate insulating film formed at least on the storage type channel region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a connection to the source region. Source electrode,
A semiconductor device comprising:

A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region connected to the drain region, and a second conductivity type drift region formed in a predetermined region of the drift region surface layer; A well region, a first conductivity type source region formed in the well region, a first conductivity type storage channel region connected to the source region and formed in a surface layer in the well region; A second conductivity type inversion type channel region formed on the surface layer of the well region between the accumulation type channel region and the drift region, and formed on at least the inversion type channel region and the accumulation type channel region. A gate insulating film to be formed, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source electrode connected to the source region.
A semiconductor device comprising:

A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region connected to the drain region, and a second conductivity type drift region formed in a predetermined region of the drift region surface layer; A well region, a source region of a first conductivity type formed in the well region, and an accumulation of a first conductivity type connected to the source region and having a sidewall substantially coincident with a sidewall of the well region. A channel region which is formed on the surface of the drift region by being connected to the accumulation type channel region and having a higher concentration than the drift region and a lower concentration than the second conductivity type impurity concentration in the well region. A low-concentration region between wells of one conductivity type, a gate insulating film formed on at least the storage type channel region, a gate electrode formed on the gate insulating film, and a connection to the drain region. A drain electrode that, a source electrode connected to the source region,
A semiconductor device comprising:

A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region connected to the drain region, and a second conductivity type drift region formed in a predetermined region of the drift region surface layer; A well region, a first conductivity type source region formed in the well region, a first conductivity type storage channel region connected to the source region and formed in a surface layer in the well region; A second conductivity type inversion type channel region formed on the surface of the well region between the accumulation type channel region and the drift region; and a second conductivity type inversion type channel region connected to the inversion type channel region. A first conductivity type inter-well low concentration region having a higher concentration than the drift region and a lower concentration than the second conductivity type impurity in the well region; and at least the inversion type channel. A gate insulating film formed on the region and the accumulation type channel region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source electrode connected to the source region When,
A semiconductor device comprising:

5. The semiconductor device according to claim 2, wherein the semiconductor device according to claim 2 is a unit cell, and the shape of the inversion type channel region is equal in all the unit cells.

6. The semiconductor device according to claim 1, wherein said semiconductor substrate is a silicon carbide semiconductor.

Depositing a first mask material on the semiconductor substrate, and patterning the first mask material at least,
Forming the second conductivity type well region by introducing an impurity into the semiconductor substrate through the first mask material;
6. The method according to claim 1, further comprising a step of forming an accumulation type channel region of the first conductivity type by introducing an impurity into the semiconductor substrate through the first mask material. 13. The method for manufacturing a semiconductor device according to any one of the above.

In addition to the method for manufacturing a semiconductor device according to claim 7,
Depositing a second mask material on the semiconductor substrate, patterning the second mask material, and introducing an impurity into the semiconductor substrate through the second mask material to form the second mask material. Forming a one-conductivity low-concentration region between wells;
A method for manufacturing a semiconductor device, comprising:

9. The method of manufacturing a semiconductor device according to claim 7, wherein the patterning of the first mask material is a step of performing etching so that a pattern side wall of the first mask material is inclined.

The method of manufacturing a semiconductor device according to claim 7, wherein a silicon carbide semiconductor is used as the semiconductor substrate.