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CN112655096A - 超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法 - Google Patents

超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法 Download PDF

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CN112655096A
CN112655096A CN201980057211.XA CN201980057211A CN112655096A CN 112655096 A CN112655096 A CN 112655096A CN 201980057211 A CN201980057211 A CN 201980057211A CN 112655096 A CN112655096 A CN 112655096A
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CN
China
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region
silicon carbide
conductivity type
semiconductor layer
type
Prior art date
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Application number
CN201980057211.XA
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小林勇介
武井学
京极真也
原田信介
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Toshiba Corp
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Toshiba Corp
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
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Publication date
Application filed by Toshiba Corp, Fuji Electric Co Ltd, National Institute of Advanced Industrial Science and Technology AIST filed Critical Toshiba Corp
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Abstract

一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。

Description

超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法
技术领域
本发明涉及超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法。
背景技术
在通常的n型沟道纵向型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅型场效应晶体管)中，形成于半导体基板内的多个半导体层中，n型传导层(漂移层)是电阻最高的半导体层。该n型漂移层的电阻对整个纵向型MOSFET的导通电阻带来较大影响。通过将n型漂移层的厚度减薄并且使电流路径变短，从而能够实现降低整个纵向型MOSFET的导通电阻。
但是，纵向型MOSFET通过在关断状态下耗尽层扩展到高电阻的n型漂移层，从而也具有保持耐压的功能。因此，在为了降低导通电阻而使n型漂移层减薄的情况下，关断状态下的耗尽层的扩展变短，由此变得容易在低的施加电压下达到击穿电场强度，且耐压下降。另一方面，为了提高纵向型MOSFET的耐压，需要使n型漂移层的厚度增加，导致导通电阻增加。这样的导通电阻与耐压的关系称为权衡关系，通常难以使处于权衡关系的两者同时提高。已知该导通电阻与耐压的权衡关系在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和/或双极型晶体管、二极管等半导体装置中也同样成立。
作为解决上述那样的问题的半导体装置的结构，已知有超结(SJ：SuperJunction：超结)结构。例如，已知具有超结结构的MOSFET(以下，记为SJ-MOSFET)。图16是示出以往的SJ-MOSFET的结构的截面图。
如图16所示，SJ-MOSFET200以例如在由硅(Si)构成的高杂质浓度的n+型半导体基板101上外延生长n-型漂移层102而成的晶片为材料。设置有从该晶片表面贯穿n-型漂移层102而未到达n+型半导体基板101的p型柱区130。在图16中，p型柱区130虽然未到达n+型半导体基板101，但是也可以到达n+型半导体基板101。
此外，在n-型漂移层102中，具有将沿与基板主面垂直的方向延伸且在与基板主面平行的面上具有狭窄的宽度的p型区(p型柱区130)和n型区(被p型柱区130所夹的n-型漂移层102的部分，以下称为n型柱区131)在与基板主面平行的面上交替地重复排列的并列结构(以后称为并列pn区133)。构成并列pn区133的n型柱区131是与n-型漂移层102对应而提高了杂质浓度的区域。在并列pn区133中，通过对p型柱区130和n型柱区131所含有的杂质浓度与面积的积即杂质量以大致相等的方式调整电荷平衡，从而能够在关断状态下模拟地制出非掺杂层而实现高耐压化。
以往的SJ-MOSFET200如例如下述专利文献1所记载的那样，在n+型半导体基板101的正面具备沟槽型的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。在形成元件并且在导通状态时有电流流动的有源区的并列pn区133上设置有由p-型基区116、n+型源极区117、p++型接触区118、栅绝缘膜119以及栅电极120构成的MOS栅极结构。
n+型源极区117在相邻的沟槽123之间，选择性地设置于p-型基区116的内部。如图16所示，n+型源极区117被设置为与沟槽123接触。
p++型接触区118设置于p-型基区116的未设置有n+型源极区117的表面。n+型源极区117和p++型接触区118在沿深度方向贯穿层间绝缘膜121的接触孔处露出。源极电极122作为正面电极以埋入到接触孔的方式设置，并与p++型接触区118和n+型源极区117接触。在n+型半导体基板101的背面(与n-型漂移层102相反的面)，作为背面电极而设置有漏极电极(未图示)。
在以往的SJ-MOSFET200中，p型柱区130由于需要与源极电极122连接，所以被设置于源极电极122的接触孔正下方(n+型半导体基板101侧)。n型柱区131的杂质浓度为研究级别的狭窄柱宽的杂质浓度且为1.0×1016/cm3左右，但是在产品级别杂质浓度成为其以下(例如，参照下述非专利文献1)。此外，已知利用碳化硅(SiC)形成SJ-MOSFET的技术(例如，参照下述专利文献2～专利文献5)。
现有技术文献
专利文献
专利文献1：日本特开2008-016518号公报
专利文献2：日本特开2016-192541号公报
专利文献3：日本特开2018-019069号公报
专利文献4：日本特开2012-164707号公报
专利文献5：日本特开2018-142682号公报
非专利文献
非专利文献1：Jun Sakakibara，等，“具有高纵横比P/N柱结构的600V级超结MOSFET(600V-class Super Junction MOSFET with High Aspect Ratio P/N ColumnsStructure)”，ISPSD，2008
发明内容
技术问题
这样的结构的SJ-MOSFET200在源极-漏极之间作为体二极管而内置由p-型基区116和n-型漂移层102层形成的体pn二极管。能够将SJ-MOSFET200的体二极管作为续流二极管(FWD：Free Wheeling Diode)使用。体二极管从流通有正向电流(续流电流)的状态向体二极管的pn结的反向偏置阻断状态(即反向恢复状态)转变。然而，由于该体二极管是单极结构，几乎没有少数载流子且反向恢复电流小，并且与没有SJ结构的MOSFET相比高注入载流子在低电压下被大量抽取，因此，容易形成电流波形和电压波形急剧地上升，所谓的硬恢复。如果反向恢复动作成为硬恢复，则存在由浪涌电压的上升引起的SJ-MOSFET200的击穿、在高速动作中产生振铃(振动波形)并成为噪声的产生原因这样的课题。
本发明为了解决上述的现有技术的问题点，其目的在于提供使用碳化硅而能够抑制体二极管成为硬恢复的超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法。
技术方案
为了解决上述的课题，并实现本发明的目的，本发明的超结碳化硅半导体装置具有以下特征。超结碳化硅半导体装置在第一导电型的碳化硅半导体基板的正面设置有第一导电型的第一半导体层。在所述第一半导体层的、相对于所述碳化硅半导体基板侧为相反侧的表面设置有并列pn区，该并列pn区是在与所述正面平行的面交替重复地配置第一导电型的第一柱区和第二导电型的第二柱区而成。在所述并列pn区的、相对于所述碳化硅半导体基板侧为相反侧的表面设置有第二导电型的第二半导体层。在所述第二半导体层的内部选择性地设置有杂质浓度比所述第一半导体层的杂质浓度高的第一导电型的第一半导体区。设置有贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区的沟槽。在所述沟槽的内部隔着栅绝缘膜设置有栅电极。设置有与所述第一半导体区和所述第二半导体层接触的第一电极。此外，所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。使所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多，或者所述第二柱区的决定其导电型的杂质浓度在深度方向上具有周期性的分布。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，还具备设置于所述并列pn区与所述第二半导体层之间且杂质浓度比所述第一柱区的杂质浓度高的第一导电型的第三半导体层。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，还具备：第二导电型的第二半导体区，其设置于所述第三半导体层内且与所述沟槽的底部接触；以及第二导电型的第三半导体区，其设置于所述第三半导体层内的所述沟槽之间。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第一半导体层的杂质浓度比所述第一柱区的杂质浓度低，并且所述第一半导体层的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第二柱区的少数载流子寿命为0.5ns～500ns。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第二柱区具有晶体缺陷。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第二柱区的周期为0.4μm～3.0μm，优选为0.4μm～2.0μm。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第二柱区仅设置于所述沟槽与所述沟槽之间的区域。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述第二柱区设置于所述沟槽与所述沟槽之间的区域以及所述沟槽正下方的区域。
此外，本发明的超结碳化硅半导体装置的特征在于，在上述的发明中，所述沟槽正下方的区域的第二柱区比所述沟槽与所述沟槽之间的区域的第二柱区浅。
为了解决上述的课题，并实现本发明的目的，本发明的超结碳化硅半导体装置的制造方法具有以下特征。首先，进行在第一导电型的碳化硅半导体基板的正面形成第一导电型的第一半导体层的第一工序。接下来，进行在所述第一半导体层的、相对于所述碳化硅半导体基板侧为相反侧的表面，形成并列pn区的第二工序，所述并列pn区是在与所述正面平行的面交替重复地配置第一导电型的第一柱区和第二导电型的第二柱区而成。接下来，进行在所述并列pn区的、相对于所述碳化硅半导体基板侧为相反侧的表面形成第二导电型的第二半导体层的第三工序。接下来，进行在所述第二半导体层的内部选择性地形成杂质浓度比所述第一半导体层高的第一导电型的第一半导体区的第四工序。接下来，进行形成贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区的沟槽的第五工序。接下来，进行在所述沟槽的内部隔着栅绝缘膜而形成栅电极的第六工序。接下来，进行形成与所述第一半导体区和所述第二半导体层接触的第一电极的第七工序。在所述第二工序中，利用外延生长使所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。通过利用离子注入形成所述第二柱区，并重复所述外延生长和所述离子注入，从而使所述第二柱区的晶体缺陷比所述第一柱区多。
根据上述的发明，通过利用SiC形成，从而能够使n型柱区的杂质浓度提高为1.1×1016/cm3以上且5×1016/cm3以下。由此，能够减少体二极管导通时的高注入载流子。因此，能够抑制由反向恢复状态的空穴载流子的抽取引起的硬恢复。进一步地，由于n型柱区的杂质浓度高，所以导通电阻变低。
技术效果
根据本发明的超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法，具有使用碳化硅而能够抑制体二极管成为硬恢复的这样的效果。
附图说明
图1是示出实施方式1的碳化硅SJ-MOSFET的结构的截面图。
图2是示出以往的碳化硅MOSFET中的、在室温下的载流子浓度的图表。
图3是示出实施方式1的碳化硅SJ-MOSFET中的、在室温下的载流子浓度的图表。
图4是示出以往的碳化硅MOSFET中的、在高温时的载流子浓度的图表。
图5是示出实施方式1的碳化硅SJ-MOSFET中的、在高温时的载流子浓度的图表。
图6是示出实施方式1的碳化硅SJ-MOSFET的制造过程中的状态的截面图(其一)。
图7是示出实施方式1的碳化硅SJ-MOSFET的制造过程中的状态的截面图(其二)。
图8是示出实施方式1的碳化硅SJ-MOSFET的制造过程中的状态的截面图(其三)。
图9是示出实施方式2的碳化硅SJ-MOSFET的结构的截面图。
图10是示出实施方式1、2的碳化硅SJ-MOSFET和以往的MOSFET的VDS与CDS之间的关系的图表。
图11是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的VDS与IDS的变动的图表。
图12是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的导通特性的图表。
图13是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的关断特性的图表。
图14是示出实施方式3的碳化硅SJ-MOSFET的结构的截面图。
图15是示出实施方式4的碳化硅SJ-MOSFET的结构的截面图。
图16是示出以往的SJ-MOSFET的结构的截面图。
符号说明
1、101：n+型半导体基板
2、102：n-型漂移层
3：p+型区
5：n型高浓度区
16、116：p-型基区
17、117：n+型源极区
18、118：p++型接触区
19、119：栅绝缘膜
20、120：栅电极
21、121：层间绝缘膜
22、122：源极电极
23、123：沟槽
30、130：p型柱区
30-1～30-9：第一p型柱区～第九p型柱区
31、131：n型柱区
31-1～31-8：第一n型柱区～第八p型柱区
32：n型外延层
33、133：并列pn区
200：SJ-MOSFET
300、301、302、303：碳化硅SJ-MOSFET
具体实施方式
以下，参照附图对本发明的超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。包含有+和-的n或p的标记相同的情况下表示为相近的浓度并不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
以SJ-MOSFET为例对本发明的半导体装置进行说明。图1是示出实施方式1的碳化硅SJ-MOSFET的结构的截面图。图1所示的碳化硅SJ-MOSFET300是在由碳化硅(SiC)构成的半导体基体(碳化硅基体：半导体芯片)的正面(p-型基区16侧的面)侧具备MOS(MetalOxide Semiconductor，金属氧化物半导体)栅极的SJ-MOSFET。在图1中，仅示出2个单位单元(元件的功能单位)，并省略图示与它们相邻的其他单位单元。
n+型碳化硅基板(第一导电型的碳化硅半导体基板)1是掺杂有例如氮(N)的碳化硅单晶基板。n-型漂移层(第一导电型的第一半导体层)2是杂质浓度比n+型碳化硅基板1的杂质浓度低，并掺杂有例如氮的低浓度n型漂移层。n-型漂移层2的杂质浓度为例如1.1×1016/cm3以上且5.0×1016/cm3以下。以下，将n+型半导体基板1和n-型漂移层2以及后述的p-型基区16一并作为半导体基体。在半导体基体的正面侧形成有MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构(元件结构)。此外，在半导体基体的背面设置有漏极电极(未图示)。
在碳化硅SJ-MOSFET300的有源区设置有并列pn区33。并列pn区33交替地重复配置有n型柱区31和p型柱区30。p型柱区30被设置为从n-型漂移层2的表面起不到达n+型半导体基板层1的表面。n型柱区31和p型柱区30的平面形状为例如条纹状。对于并列pn区33的制造方法将在后面进行描述。在并列pn区33的相对于n+型炭化硅基板1侧为相反侧(碳化硅半导体基体的第一主面侧)的表面层设置有p-型基区(第二导电型的第二半导体层)16。
在碳化硅半导体基体的第一主面侧(p-型基区16侧)形成有沟槽结构。具体地，沟槽23从p-型基区16的相对于n+型碳化硅基板1侧为相反侧(碳化硅半导体基体的第一主面侧)的表面起贯穿p-型基区16而到达n型柱区31。沿着沟槽23的内壁在沟槽23的底部和侧壁形成有栅绝缘膜19，并在沟槽23内的栅绝缘膜19的内侧形成有栅电极20。通过栅绝缘膜19，栅电极20与n型柱区31和p-型基区16进行绝缘。栅电极20的一部分可以从沟槽23的上方(源极电极22侧)向源极电极22侧突出。在实施方式1中，在图1的横向上周期性地形成有多个沟槽23。p型柱区30仅设置在该沟槽与沟槽之间的区域，不设置于沟槽正下方。
在p-型基区16的内部，在基体第一主面侧选择性地设置有n+型源极区(第一导电型的第一半导体区)17和p++型接触区18。n+型源极区17与沟槽23接触。此外，n+型源极区17和p++型接触区18彼此接触。此外，在实施方式1中，p型柱区30设置于接触孔的正下方。即，p型柱区30设置于源极电极22所接触的n+型源极区17和p++型接触区18与n+型碳化硅基板1之间的区域。
层间绝缘膜21在碳化硅半导体基体的第一主面侧的整个面以覆盖埋入到沟槽23的栅电极20的方式设置。源极电极22经由在层间绝缘膜21开口的接触孔而与n+型源极区17和p++型接触区18接触。源极电极22通过层间绝缘膜21与栅电极20电绝缘。在源极电极22上设置有源极电极焊盘(未图示)。在源极电极22与层间绝缘膜21之间可以设置例如防止金属原子从源极电极22向栅电极20侧扩散的势垒金属(未图示)。
这里，由于SiC的绝缘击穿电场高，所以能够提高n型柱区31的杂质浓度。由此，能够降低导通电阻。能够将n型柱区31的杂质浓度设为例如1.1×1016/cm3以上且5×1016/cm3以下。通过设为这样的杂质浓度，能够与没有SJ结构的MOSFET相比而减少室温(例如20℃)和高温(例如175℃)的体二极管动作时的高注入载流子。由此，能够利用SJ-MOSFET抑制硬恢复。此外，在实施方式1中，在n型柱区31的宽度Xnc为3.5μm的情况下，优选将n型柱区31的杂质浓度设为2×1016/cm3以上且4×1016/cm3以下。p型柱区30的深度可以在耐压等级为1200V时设为3μm～10μm，在耐压等级为1700V时设为5μm～15μm，在耐压等级为3300V时设为10μm～30μm。该p型柱区30的深度可以设为n-型漂移层的厚度的1/3～1。
图2是示出以往的碳化硅MOSFET中的、在室温下的载流子浓度的图表。此外，图3是示出实施方式1的碳化硅SJ-MOSFET中的、在室温下的载流子浓度的图表。图2是不具有SJ结构的碳化硅MOSFET中的例子，图2和图3示出体二极管的载流子分布和杂质浓度。在图2和图3中，横轴是距半导体基体表面的深度，单位是μm。纵轴表示浓度，单位是/cm3。在图2和图3中，虚线示出电子的浓度，粗实线示出空穴的浓度，细实线示出载流子(电子和空穴)的浓度。
此外，图2是使电流密度为300A/cm2的电流在以往的碳化硅MOSFET的体二极管流动的结果。在图2的以往的碳化硅MOSFET中，将n型漂移层的杂质浓度设为8×1015/cm3。图3是使电流密度为330A/cm2的电流在实施方式1的碳化硅SJ-MOSFET的体二极管流动的结果。在图3的实施方式1的碳化硅SJ-MOSFET中，将n-型漂移层2的杂质浓度设为1.8×1016/cm3，将n型柱区31的杂质浓度设为3×1016/cm3。通过提高该n型柱区31的杂质浓度，且利用离子注入形成p型柱区30，从而使寿命因离子注入引起的损伤而缩短。优选p层中的少数载流子寿命为0.5ns～500ns。这是因为如果过短则电压闭锁时的漏电流会增加，如果过长则反向恢复特性变差。p型柱区30因离子注入损伤，晶体缺陷比n型柱区31多。此外，在SJ-MOSFET中因p型柱区30，在关断状态时耗尽层在p型柱区30的横向上延伸。因此，由于即使提高作为电流通路的n型柱区31的杂质浓度也容易发生耗尽，所以能够一边确保关断状态下的高耐压，一边大幅降低导通电阻。
如此，在实施方式1的碳化硅SJ-MOSFET中，由于利用离子注入形成p型柱区30，并且n型柱区31和n-型漂移层2的杂质浓度比以往的碳化硅MOSFET的n型漂移层的杂质浓度高，所以体二极管导通时的高注入载流子少。由此，能够抑制由反向恢复状态的空穴载流子的抽取引起的硬恢复。该抑制在n型柱区31的杂质浓度比以往的碳化硅MOSFET的n-型漂移层的杂质浓度高的情况下有效。但是，由于如果n型柱区31的杂质浓度成为电子载流子浓度以上则效果变弱，所以优选n型柱区31的杂质浓度为8.1×1015/cm3以上且3.0×1016/cm3以下。
图4是示出以往的碳化硅MOSFET中的、在高温时的载流子浓度的图表。图5是示出实施方式1的碳化硅SJ-MOSFET中的、在高温时的载流子浓度的图表。图4和图5是与图2和图3的情况同样的图表，不同之处在于是高温时的结果。与常温的情况同样地，硬恢复的抑制在n型柱区31的杂质浓度比以往的碳化硅MOSFET的n型漂移层的杂质浓度高的情况下有效。但是，高温动作时，由于高注入载流子变多，所以n型柱区31的杂质浓度优选为1.2×1015/cm3以上且5.0×1016/cm3以下。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图6～图8是示出实施方式1的碳化硅SJ-MOSFET的制造过程中的状态的截面图。在实施方式1中，以1.2kV耐压等级的具有沟槽结构的碳化硅SJ-MOSFET为例来说明制造方法。
首先，准备由n型的碳化硅制成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第一主面上，一边掺杂n型的杂质例如氮原子，一边以杂质浓度为1.8×1016/cm3左右且厚度成为8μm～12μm左右的方式外延生长由碳化硅制成的n-型漂移层2。
接下来，在n-型漂移层2的表面上，利用例如膜厚2.0μm的氧化膜形成通过光刻技术而具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，形成深度为0.4μm～3.0μm，优选0.4μm～2.0μm的第一p型柱区30-1。第一p型柱区30-1是例如以宽度1.5μm且空出3.5μm的间隔而形成。在离子注入中，例如，将加速能量设为60keV～700keV，并以第一p型柱区30-1中的Al的平均浓度成为9.0×1016/cm3的方式形成。接下来，去除离子注入用掩模。到此为止的状态记载于图6。
接下来，在n-型漂移层2的正面侧，一边掺杂例如氮原子，一边以杂质浓度成为3.0×1016/cm3左右的方式外延生长0.4μm～3.0μm优选0.4μm～2.0μm由碳化硅制成的、杂质浓度比n-型漂移层2低的第一n型柱区31-1。
接下来，在第一n型柱区31-1的表面上，利用例如膜厚2.0μm的氧化膜形成通过光刻技术而具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，形成深度为0.4μm～0.6μm的第二p型柱区30-2。第二p型柱区30-2是例如以宽度1.5μm且空出3.5μm的间隔而形成。在离子注入中，例如，将加速能量设为60keV～700keV，并以第二p型柱区30-2中的Al的平均浓度成为9.0×1016/cm3的方式形成。接下来，去除离子注入用掩模。到此为止的状态记载于图7。
接下来，将图6和图7的从离子注入到外延生长的工序重复例如8次形成到第八n型柱区31-8和第九p型柱区30-9。接下来，在第一n型柱区31-8的表面上，一边掺杂例如氮原子，一边以膜厚0.5μm且杂质浓度成为8.0×1016/cm3左右的方式外延生长由碳化硅制成的、杂质浓度比n-型漂移层2低的n型外延层32。也可以不形成该n型外延层32。到此为止的状态记载于图8。将第一p型柱区30-1～第九p型柱区30-9合并而成为p型柱区30，将第一n型柱区31-1～第八p型柱区31-8合并而成为n型柱区31。这里虽然将从离子注入到外延生长的工序重复了8次，但是该次数依赖于并列pn区33的膜厚、离子注入的加速能量等，可以是其他次数。就p型柱区30而言，由于如此重复多次外延生长和离子注入的工序，所以即使第一p型柱区30-1～第九p型柱区30-9分别设为Al的平均浓度为9.0×1016/cm3的箱形轮廓，关于深度方向的浓度分布也成为分别具有1个峰和2个谷的截面。该分别具有1个峰和2个谷的截面的第一p型柱区30-1～第九p型柱区30-9呈连接的周期性分布。第一p型柱区30-1～第九p型柱区30-9通过离子注入形成，因此产生有晶体缺陷。该晶体缺陷在硅基板的情况下通过退火而恢复，但是在碳化硅的情况下即使退火也残留晶体缺陷。如上所述，在p型柱区30的纵向截面结构存在受主杂质(Al)的周期性的分布和/或晶体缺陷是由重复外延生长和离子注入引起的结构上的痕迹。应予说明，由于第一n型柱区31-1～第八n型柱区31-8就是外延生长而得的层，因此在截面深度方向上观察不到每个层的周期性的浓度分布和/或晶体缺陷。
接下来，在n型柱区31和p型柱区30的表面上，形成掺杂了铝等p型杂质的p-型基区16。接下来，在p-型基区16的表面上，利用例如氧化膜形成通过光刻而具有预定的开口部的离子注入用掩模。在该开口部将磷(P)等n型的杂质以离子方式注入，在p-型基区16的表面的一部分形成n+型源极区17。接下来，去除用于形成n+型源极区17的离子注入用掩模，并通过相同的方法，形成具有预定的开口部的离子注入用掩模，在p-型基区16的表面的一部分离子注入铝等p型杂质，设置p++型接触区18。p++型接触区18的杂质浓度设定为比p-型基区16的杂质浓度高。
接下来，在惰性气体气氛中进行热处理(退火)，实施第一p型柱区30-1～第九p型柱区30-9、第一n型柱区31-1～第八p型柱区31-8、n型外延层32、n+型源极区17以及p++型接触区18的活化处理。应予说明，可以如上所述通过1次的热处理而使各离子注入区统一活化，也可以在每次进行离子注入时进行热处理而使其活化。应予说明，即使进行碳化硅的工艺中所使用的热处理(退火)，碳化硅中的杂质也难以扩散。因此，通过离子注入形成的上述的第一p型柱区30-1～第九p型柱区30-9的周期性的浓度分布在热处理后也被维持。
接下来，在p-型基区16的表面上，利用例如氧化膜形成通过光刻而具有预定的开口部的沟槽形成用掩模。接下来，通过干蚀刻形成贯穿p-型基区16，并到达n型柱区31的沟槽23。接下来，去除沟槽形成用掩模。
接下来，沿着n+型源极区17和p++型接触区18的表面、沟槽23的底部和侧壁而形成栅绝缘膜19。该栅绝缘膜19可以是在氧气氛中通过1000℃左右的温度的热处理，利用热氧化而形成。此外，该栅绝缘膜19也可以利用通过高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行沉积的方法来形成。
接下来，在栅绝缘膜19上，设置掺杂有例如磷原子的多晶硅层。该多晶硅层可以以填埋沟槽23内的方式形成。通过利用光刻对该多晶硅层进行图案化，并残留在沟槽23内部，从而设置栅电极20。栅电极20的一部分可以向沟槽23外部突出。
接下来，以覆盖栅绝缘膜19和栅电极20的方式，将例如磷玻璃以1μm左右的厚度进行成膜，设置层间绝缘膜21。接下来，可以以覆盖层间绝缘膜21的方式，形成由钛(Ti)或者氮化钛(TiN)构成的势垒金属(未图示)。通过光刻对层间绝缘膜21和栅绝缘膜19进行图案化，形成使n+型源极区17和p++型接触区18露出的接触孔。此后，进行热处理(回流)而使层间绝缘膜21平坦化。
接下来，在接触孔内和层间绝缘膜21上设置成为源极电极22的镍(Ni)等导电性的膜。通过光刻对该导电性的膜进行图案化，将源极电极22仅残留在接触孔内。
接下来，在n+型半导体基板1的第二主面上，设置镍等背面电极(未图示)。此后，在1000℃左右的惰性气体气氛中进行热处理，而形成与n+型源极区17、p++型接触区18以及n+型半导体基板1进行欧姆接合的源极电极22和背面电极。
接下来，在n+型半导体基板1的第一主面上，通过溅射法沉积5μm左右的厚度的铝膜，并以覆盖源极电极22和层间绝缘膜21的方式利用光刻去除铝，形成源极电极焊盘(未图示)。
接下来，在背面电极的表面，通过依次层积例如钛(Ti)、镍以及金(Au)，从而形成漏极电极焊盘(未图示)。如上所述，完成图1所示的碳化硅半导体装置。
如以上所说明的，根据实施方式1，通过利用SiC形成，能够使n型柱区的杂质浓度提高为1.1×1016/cm3以上且5×1016/cm3以下。进一步地，通过利用离子注入形成p型柱区，从而能够降低p型柱区中的少数载流子寿命。由此，能够减少体二极管导通时的高注入载流子。因此，能够抑制由反向恢复状态的空穴载流子的抽取引起的硬恢复。进一步地，由于n型柱区的杂质浓度高，所以导通电阻变低。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图9是示出实施方式2的碳化硅SJ-MOSFET的结构的截面图。如图9所示，实施方式2的碳化硅SJ-MOSFET301与实施方式1的碳化硅SJ-MOSFET300的不同点在于：在并列pn区33的表面设置n型高浓度区(第一导电型的第三半导体层)5，并在n型高浓度区5的内部选择性地设置有p+型区(第二导电型的第二半导体区)3。
n型高浓度区5是杂质浓度比n+型碳化硅基板1低且比n-型漂移2高，并掺杂有例如氮的高浓度n型漂移层。n型高浓度区5是使载流子的扩散电阻降低的所谓的电流扩散层(Current Spreading Layer：CSL)。该n型高浓度区5例如在与基体正面(半导体基体的正面)平行的方向上均匀地设置。
p+型区3的一部分设置于沟槽23的底部，并且p+型区3的宽度比沟槽23的宽度宽。p+型区3掺杂有例如铝(Al)。此外，p+型区3的一部分设置于沟槽23之间，表面与p-型基区16接触，底面与p型柱区30接触。
通过设置p+型区3，能够在沟槽23的底部附近，形成p+型区3与n型高浓度区5之间的pn结。因为p+型区3与n型高浓度区5的pn结位于比沟槽23更深的位置，所以电场集中在p+型区3与n型高浓度区5之间的边界，能够缓和沟槽23的底部的电场集中，且缓和向栅绝缘膜19的电场。
在碳化硅SJ-MOSFET中，在提高n型柱区的杂质浓度而减少体二极管动作中的高注入载流子的情况下，反向恢复电流受到漏极与源极之间的电容(CDS)的影响较大。因此，通过增大CDS，从而能够进一步的软恢复化。
在实施方式2的碳化硅SJ-MOSFET301中，通过使并列pn区33上的n型高浓度区5的杂质浓度为n型柱区31的杂质浓度以上，从而增大CDS，并能够比实施方式1更加抑制硬恢复。此外，因电场在沟槽23的底部变大而产生耐压不良和/或氧化膜电场击穿，因此，通过在沟槽23的底部形成p+型区3，从而能够抑制电场的增加，并使CDS增加。
这里，图10是示出实施方式1、2的碳化硅SJ-MOSFET和以往的MOSFET的VDS与CDS之间的关系的图表。在图10中，横轴表示VDS(漏极-源极间电压)，单位是V，纵轴表示CDS(漏极源极间电容)，单位是F。图10的虚线S1是不具有SJ结构的碳化硅MOSFET的例子，图10的单点划线S2是实施方式1的碳化硅SJ-MOSFET的例子，图10的实线S3是实施方式2的碳化硅SJ-MOSFET的例子。
如图10所示，实施方式1的碳化硅SJ-MOSFET与不具有SJ结构的碳化硅MOSFET相比，CDS更高。进一步地，实施方式2的碳化硅SJ-MOSFET与实施方式1的碳化硅SJ-MOSFET相比，CDS更高。
此外，图11是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的VDS与IDS的变动的图表。在图11中，横轴表示时间，单位是ns，左纵轴表示VDS，单位是V，右纵轴表示IDS(漏极源极间电流)，单位是A。图11的虚线S11、虚线S12是不具有SJ结构的碳化硅MOSFET的例子，图11的实线S21、实线S22是实施方式2的碳化硅SJ-MOSFET的例子。此外，虚线S11、实线S21示出VDS的变动，虚线S12、实线S22示出IDS的变动。
如图11所示，实施方式2的碳化硅SJ-MOSFET与以往的MOSFET相比，电流波形和电压波形两者呈平稳上升的软波形，且振动也变小。因此，解决了由浪涌电压的上升引起的SJ-MOSFET的击穿、在高速动作中产生振铃(振动波形)并成为噪声的产生原因这样的课题。
此外，图12是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的导通特性的图表。图13是示出实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的关断特性的图表。在图12和图13中，横轴表示漏极电压，单位是V，纵轴表示漏极电流，单位是A。图12和图13的虚线S1是不具有SJ结构的碳化硅MOSFET的例子，图12和图13的实线S2是实施方式2的碳化硅SJ-MOSFET的例子。
如图13所示，实施方式2的碳化硅SJ-MOSFET和以往的MOSFET的耐压等级相同。如图12所示，实施方式2的碳化硅SJ-MOSFET与以往的MOSFET相比，在相同的耐压下导通电阻更低。此外，该倾向随着VGS(漏极源极间电压)变得越高而越显著。
(实施方式2的碳化硅半导体装置的制造方法)
接下来，对实施方式2的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地准备由n型碳化硅制成的n+型碳化硅基板1，并进行到形成到第八n型柱区31-8和第九p型柱区30-9的工序(参照图8)。
接下来，在该第八n型柱区31-8和第九p型柱区30-9上，一边掺杂n型的杂质例如氮原子(N)，一边外延生长由碳化硅制成的n型高浓度区5。
接下来，在n型高浓度区5的表面上，利用例如氧化膜形成通过光刻技术而具有所期望的开口部的未图示的掩模。然后，将该氧化膜作为掩模而通过离子注入法将p型的杂质例如铝原子(Al)以离子方式注入。由此，在n型高浓度区5的内部形成p+型区3。接下来，去除用于形成p+型区3的离子注入时所使用的掩模。
此后，与实施方式1同样地，通过进行形成p-型基区16的工序以后的工序，从而完成图9所示的碳化硅半导体装置。此外，n型高浓度区5和p+型区3也能够通过重复多次外延生长和离子注入而形成。
如以上所说明的，根据实施方式2，通过使n型高浓度区的杂质浓度为n型柱区的杂质浓度以上，从而增大CDS，并能够比实施方式1更加抑制硬恢复。通过在沟槽的底部形成p+型区，从而能够抑制电场的增加，并使CDS增加。
(实施方式3)
接下来，对实施方式3的半导体装置的结构进行说明。图14是示出实施方式3的碳化硅SJ-MOSFET的结构的截面图。如图14所示，实施方式3的碳化硅SJ-MOSFET302与实施方式2的碳化硅SJ-MOSFET301的不同点在于：p型柱区30设置于沟槽23的正下方(沟槽23的底部的p+型区3与n-型漂移2之间的区域)。
在实施方式3中，并列pn区33的间距(p型柱区30之间的宽度)成为实施方式1、实施方式2的一半。例如，能够将p型柱区30的宽度设为1.5μm，将n型柱区31的宽度设为1.0μm。因此，能够使n型柱区31的杂质浓度比实施方式1、实施方式2更高，能够比实施方式1、实施方式2更加抑制注入载流子，并能够使CDS提高。
此外，实施方式3的碳化硅SJ-MOSFET302能够通过在实施方式2的碳化硅SJ-MOSFET301的制造方法中，变更形成第一p型柱区30-1～第九p型柱区30-9时的由光刻技术得到的掩模的开口部而进行制造。
如以上所说明的，根据实施方式3，将p型柱区设置于沟槽的正下方。因此，能够使n型柱区的杂质浓度比实施方式1、实施方式2更高，能够比实施方式1、实施方式2更加抑制注入载流子，并能够使CDS提高。
(实施方式4)
接下来，对实施方式4的半导体装置的结构进行说明。图15是示出实施方式4的碳化硅SJ-MOSFET的结构的截面图。如图15所示，实施方式4的碳化硅SJ-MOSFET303与实施方式3的碳化硅SJ-MOSFET302的不同点在于：p型柱区30仅在沟槽23的正下方不设置第一p型柱区30-1，而仅在沟槽23与沟槽23之间的p型柱区30设置第一p型柱区30-1。
在实施方式4中，p型柱区30中沟槽23正下方的p型柱区30比沟槽23与沟槽23之间的p型柱区30形成得更浅。由此，能够提高沟槽23正下方的耐压，并抑制沟槽23底部的雪崩击穿的发生。
此外，实施方式4的碳化硅SJ-MOSFET303能够通过在实施方式3的碳化硅SJ-MOSFET302的制造方法中，变更形成第一p型柱区30-1时的由光刻技术得到的掩模的开口部而进行制造。
以上，在本发明中虽然以在由碳化硅制成的碳化硅基板的第一主面上构成MOS栅极结构的情况为例进行了说明，但是不限于此，能够对宽带隙半导体的种类(例如氮化镓(GaN)等)、基板主面的面方位等进行各种变更。此外，在本发明中，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但是本发明即使将第一导电型设为p型，将第二导电型设为n型也同样成立。
工业上的可利用性
如上所述，本发明的超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法对电力变换装置和/或各种工业用机械等的电源装置等所使用的高耐压半导体装置有用。
权利要求书(按照条约第19条的修改)
1.(修正后)一种超结碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；
并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；
第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；
沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；
栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；
第一电极，其与所述第一半导体区和所述第二半导体层接触，以及
第一导电型的第三半导体层，其设置于所述并列pn区与所述第二半导体层之间且杂质浓度比所述第一柱区高，
所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多。
2.(修正后)一种超结碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；
并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；
第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；
沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；
栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；
第一电极，其与所述第一半导体区和所述第二半导体层接触，以及
第一导电型的第三半导体层，其设置于所述并列pn区与所述第二半导体层之间且杂质浓度比所述第一柱区的杂质浓度高，
所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
所述第二柱区的决定其导电型的杂质浓度在深度方向上具有周期性的分布。
3.(删除)
4.(修正后)根据权利要求1或2所述的超结碳化硅半导体装置，其特征在于，
所述超结碳化硅半导体装置还具备：
第二导电型的第二半导体区，其设置于所述第三半导体层内且与所述沟槽的底部接触；以及
第二导电型的第三半导体区，其设置于所述第三半导体层内的所述沟槽之间。
5.根据权利要求1～4中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第一半导体层的杂质浓度比所述第一柱区的杂质浓度低，并且所述第一半导体层的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。
6.根据权利要求1～5中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区的少数载流子寿命为0.5ns～500ns。
7.根据权利要求1～6中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区的深度的周期为0.4μm～3.0μm。
8.根据权利要求1～7中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区仅设置于所述沟槽与所述沟槽之间的区域。
9.根据权利要求1～7中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区设置于所述沟槽与所述沟槽之间的区域以及所述沟槽正下方的区域。
10.根据权利要求9所述的超结碳化硅半导体装置，其特征在于，
所述沟槽正下方的区域的第二柱区比所述沟槽与所述沟槽之间的区域的第二柱区浅。
11.(修正后)一种超结碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的碳化硅半导体基板的正面形成第一导电型的第一半导体层；
第二工序，在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，形成并列pn区，所述并列pn区是在与所述正面平行的面交替重复地配置第一导电型的第一柱区和第二导电型的第二柱区而成；
第三工序，在所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面形成第二导电型的第二半导体层；
第四工序，在所述第二半导体层的内部选择性地形成杂质浓度比所述第一半导体层的杂质浓度高的第一导电型的第一半导体区；
形成第一导电型的第三半导体层的工序，在所述并列pn区与所述第二半导体层之间形成第一导电型的第三半导体层，该第一导电型的第三半导体层的杂质浓度比所述第一柱区的杂质浓度高；
第五工序，形成贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区的沟槽；
第六工序，在所述沟槽的内部隔着栅绝缘膜而形成栅电极；以及
第七工序，形成与所述第一半导体区和所述第二半导体层接触的第一电极，
在所述第二工序中，利用外延生长使所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
通过利用离子注入形成所述第二柱区，并重复所述外延生长和所述离子注入，从而使所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多。
说明或声明(按照条约第19条的修改)
权利要求1是基于申请时的权利要求1、权利要求3的记载的权利要求。
权利要求2是基于申请时的权利要求2、权利要求3的记载的权利要求。
将权利要求3删除。
权利要求4是基于申请时的权利要求4的记载的权利要求。
权利要求11是基于申请时的权利要求11、权利要求3的记载的权利要求。

Claims (11)

1.一种超结碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；
并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；
第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；
沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；
栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；以及
第一电极，其与所述第一半导体区和所述第二半导体层接触，
所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多。
2.一种超结碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；
并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；
第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；
沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；
栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；以及
第一电极，其与所述第一半导体区和所述第二半导体层接触，
所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
所述第二柱区的决定其导电型的杂质浓度在深度方向上具有周期性的分布。
3.根据权利要求1或2所述的超结碳化硅半导体装置，其特征在于，
所述超结碳化硅半导体装置还具备设置于所述并列pn区与所述第二半导体层之间且杂质浓度比所述第一柱区的杂质浓度高的第一导电型的第三半导体层。
4.根据权利要求3所述的超结碳化硅半导体装置，其特征在于，
所述超结碳化硅半导体装置还具备：
第二导电型的第二半导体区，其设置于所述第三半导体层内且与所述沟槽的底部接触；以及
第二导电型的第三半导体区，其设置于所述第三半导体层内的所述沟槽之间。
5.根据权利要求1～4中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第一半导体层的杂质浓度比所述第一柱区的杂质浓度低，并且所述第一半导体层的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。
6.根据权利要求1～5中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区的少数载流子寿命为0.5ns～500ns。
7.根据权利要求1～6中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区的深度的周期为0.4μm～3.0μm。
8.根据权利要求1～7中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区仅设置于所述沟槽与所述沟槽之间的区域。
9.根据权利要求1～7中任一项所述的超结碳化硅半导体装置，其特征在于，
所述第二柱区设置于所述沟槽与所述沟槽之间的区域以及所述沟槽正下方的区域。
10.根据权利要求9所述的超结碳化硅半导体装置，其特征在于，
所述沟槽正下方的区域的第二柱区比所述沟槽与所述沟槽之间的区域的第二柱区浅。
11.一种超结碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的碳化硅半导体基板的正面形成第一导电型的第一半导体层；
第二工序，在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，形成并列pn区，所述并列pn区是在与所述正面平行的面交替重复地配置第一导电型的第一柱区和第二导电型的第二柱区而成；
第三工序，在所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面形成第二导电型的第二半导体层；
第四工序，在所述第二半导体层的内部选择性地形成杂质浓度比所述第一半导体层的杂质浓度高的第一导电型的第一半导体区；
第五工序，形成贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区的沟槽；
第六工序，在所述沟槽的内部隔着栅绝缘膜而形成栅电极；以及
第七工序，形成与所述第一半导体区和所述第二半导体层接触的第一电极，
在所述第二工序中，利用外延生长使所述第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下，
通过利用离子注入形成所述第二柱区，并重复所述外延生长和所述离子注入，从而使所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多。
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