JP2004247405A - 半導体装置 - Google Patents
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Abstract
【課題】安価なガラス基板を用い、情報量の増加に対応でき、なおかつ高性能で高速動作が可能な集積回路を有する半導体装置の提供を課題とする。
【解決手段】異なる基板上に形成された半導体素子を転写することで積層された半導体素子を有する半導体装置であって、積層された半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、積層された半導体素子の異なる１つに電気的に接続された受光素子において、光信号を第２の電気信号に変換することを特徴とする半導体装置。
【選択図】 図４
【解決手段】異なる基板上に形成された半導体素子を転写することで積層された半導体素子を有する半導体装置であって、積層された半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、積層された半導体素子の異なる１つに電気的に接続された受光素子において、光信号を第２の電気信号に変換することを特徴とする半導体装置。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、ガラス基板上に形成された結晶構造を有する半導体膜を用いた集積回路（薄膜集積回路）に係り、該薄膜集積回路内における信号の伝達を、光インターコネクションにより行なう薄膜集積回路及び該薄膜集積回路を用いた半導体装置に関する。
【０００２】
【従来の技術】
微細化の最小寸法がサブミクロン領域に近づくにつれて、ＬＳＩの高集積化に歯止めがかかりつつある。高集積化が不充分だと、配線抵抗が抑えられないため、信号の遅延や波形の乱れ、信号の伝送量の低下を引き起こし、集積回路の情報処理能力が制限される。また、配線の長距離化に伴い配線間の寄生容量が増大すると、配線への充放電エネルギーが増加するため、消費電力が抑えられないという問題もある。
【０００３】
そこで更なる高集積化を進めるために、三次元集積回路に関する技術が注目されている。三次元集積回路は、層間絶縁膜を間に挟んで半導体素子を階層的に積み上げていく技術であり、集積回路の飛躍的な高集積化、配線長の短縮による高速化、多機能化を実現しようとするのものである。
【０００４】
三次元集積回路を形成するには、各層に形成された半導体素子どうしを電気的に接続する必要がある。各層間の半導体素子の電気的な接続は、ワイヤボンディング法や、フリップチップ法などを用いて行なうことができる。また、各層を隔てている層間絶縁膜にビアホールを形成し、電気的な接続を行なうこともできる。また、発光素子を用いて電気信号を光信号に変換して、光伝送により接続を行なう、所謂光インターコネクションを用いることも可能である。
【０００５】
下記、特許文献１に、光信号を用いてＣＰＵ、メモリーコントローラと、メモリ間のデータの伝送を行なう技術について開示されている。
【０００６】
【特許文献１】
特開２０００−５８８８２号公報
【０００７】
特許文献１に記載されているように、光信号を用いてデータの伝送を行なうことで、配線抵抗に起因するスキューや、不要な電波輻射の低減を図ることができる。
【０００８】
【発明が解決しようとする課題】
上述したように、集積回路の三次元化は、さらなる高集積化を実現するにあたって重要な技術であるが、半導体装置の処理する情報量のさらなる増加に対応するために積層数を増やすと、各層間の接続が困難になるという問題点があった。
【０００９】
例えばワイヤボンディング法の場合、近隣の層を金属細線で接続するのは容易だが、接続する２つの層が離れると、接続に用いる金属細線の形成を阻害しないように、間に存在する層の形状を制限する必要がある。そのため、多層化が進み、接続する２つの層の間に存在する層の数が増えると、金属細線を用いての接続は難しくなる。また金属細線は、通常各層のエッジ近傍においてボンディングするため、金属細線を接続するエリアが限られ、各層の端子数に制限が生じる。
【００１０】
フリップチップ法の場合、電気的な接続に用いるエリアに限定がないため、ワイヤボンディング法に比べて各層の端子数を比較的多く設けることができる。しかしワイヤボンディング法と同様に、近隣の層を接続するのに適しているが、接続する２つの層が離れていると、ソルダーボールによる接続を阻害しないように、間に存在する層の形状を制限する必要があり、多層化に適さない。
【００１１】
また層間絶縁膜にビアホールを形成して接続する場合も、接続する２つの層が離れていると、間に存在する全ての層を貫通するビアホールを形成する必要がある。ビアホールは、貫通する層が厚くなればなるほど、その口径を大きくする必要があり、却って配線の高集積化の妨げとなるため好ましくない。
【００１２】
光伝送を用いる場合は、上述した他の場合と異なり、多層化によって接続するべき２つの層が離れていたとしても、光ファイバー等の光学系を用いることで、他の層の形状を制限せずとも層間の接続を行なうことができる。しかし、一般的に光ファイバーは高価であり、集積回路を用いた半導体装置のコストという観点からすると、用いるのにはあまり好ましい部材とは言えない。
【００１３】
また１つの基板上に、複数の層からなる薄膜集積回路を連続して形成すれば、光ファイバー等の光学系を用いずに光伝送を容易に行なうことができる。しかし、上層の半導体素子に用いる半導体膜を結晶化する際、下層の半導体素子の耐熱温度以下で行なうという制限があり、プロセス上の制約が多く、より高い特性の薄膜集積回路を形成するのが難しい。
【００１４】
本発明は上述した問題に鑑み、安価なガラス基板を用い、情報量の増加に対応でき、なおかつ高性能で高速動作が可能な集積回路を有する半導体装置の提供を課題とする。
【００１５】
【課題を解決するための手段】
本発明では上記課題を解決するために、耐熱性を有する基板に成膜した薄膜の半導体膜を用いて薄膜集積回路を作製し、該薄膜集積回路を別途用意した基板上に転写する。この転写を繰り返すことで、複数の薄膜集積回路を積層し、三次元化を図る。転写前の薄膜集積回路を形成するための基板は、半導体素子の作製工程における熱処理に耐え得る程度の耐熱性を有していれば良い。
【００１６】
そして各層の薄膜集積回路（以下、薄膜チップと呼ぶ）どうしの接続は、光信号を用いた所謂光インターコネクションで行なう。つまり、積層された薄膜チップの、上段の回路の出力側に発光素子を設け、該発光素子と対向するように、後段の回路の入力側に受光素子を形成する。そして上段の回路から出力された電気信号を発光素子において光信号に変換し、該光信号を受けた受光素子が電気信号に変換し、後段の回路に入力する。
【００１７】
薄膜チップの転写は、基板と薄膜集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して薄膜集積回路を剥離し、転写する方法、基板と薄膜集積回路の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と薄膜集積回路とを剥離し、転写する方法、薄膜集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで薄膜集積回路を基板から切り離し、転写する方法等、様々な方法を用いることができる。
【００１８】
例えば、金属酸化膜を用いた転写は、以下の手法に従って行なうことができる。
【００１９】
まず半導体素子の作製工程における熱処理に、耐え得るような耐熱性を有する第１の基板を用意する。そして該第１の基板上に金属膜を成膜し、該金属膜の表面を酸化することで数ｎｍの極薄い金属酸化膜を成膜する。次に該金属酸化膜上に絶縁膜、半導体膜を順に積層するように成膜する。絶縁膜は単層であっても、複数の膜を積層したものであっても良い。例えば窒化珪素、窒化酸化珪素、酸化珪素などを用いることができる。そして該半導体膜を用いて、薄膜集積回路に用いられる半導体素子を作製する。
【００２０】
半導体素子を形成したら、該半導体素子を覆うように第２の基板を貼り合わせ、第１の基板と第２の基板の間に半導体素子が挟まれた状態を作る。なお、薄膜集積回路と並行して表示装置を形成する場合は、表示素子を完成させる前に、第２の基板を貼り合わせる。例えば表示素子として液晶セルを用いる場合は、半導体素子の一つである薄膜トランジスタ（ＴＦＴ）に電気的に接続された液晶セルの画素電極や、該画素電極を覆っている配向膜を作製した後、対向電極が形成された対向基板を貼り合わせる前に行なう。
【００２１】
そして第１の基板の半導体素子が形成されている側とは反対の側に、第１の基板の剛性を補強するために第３の基板を貼り合わせる。第２の基板よりも第１の基板の剛性が高いほうが、第１の基板を引き剥がす際に、半導体素子に損傷が与えられにくくスムーズに剥がすことができる。ただし第３の基板は、後に第１の基板を半導体素子から引き剥がす際に、第１の基板の剛性が十分であれば、必ずしも貼り合わせる必要はない。
【００２２】
次に、加熱処理等を施すことで金属酸化膜を結晶化し、金属酸化膜の脆性を高め、第１の基板を半導体素子から剥離しやすくする。そして第１の基板を第３の基板と共に、半導体素子から引き剥がす。なお、金属酸化膜を結晶化するための加熱処理は、第３の基板を貼り合わせる前であってもよいし、第２の基板を貼り合わせる前であってもよい。或いは、半導体素子を形成する工程において行なわれる熱処理が、この金属酸化膜の結晶化の工程を兼ねていても良い。
【００２３】
そして第１の基板を第３の基板と共に、半導体素子から引き剥がす。この引き剥がしによって、金属膜と金属酸化膜の間で分離する部分と、絶縁膜と金属酸化膜の間で分離する部分と、金属酸化膜自体が双方に分離する部分とが生じる。いずれにしろ、半導体素子は第２の基板側に貼り付くように、第１の基板から引き剥がされる。
【００２４】
次に、第１の基板が剥離されることで、第２の基板側に貼り付いた状態の半導体素子を、半導体装置を形成するための基板（以下、素子基板と呼ぶ）に接着剤等で貼り合わせる。そして、第２の基板を剥離し、半導体素子が素子基板に転写された状態にする。該素子基板に固定された半導体素子によって、１つの薄膜チップが形成される。該薄膜チップと他のチップとの接続を行なうための受光素子及び発光素子は、予め素子基板上に形成しておいてもよいし、薄膜チップを貼り合わせた後に形成しても良い。また既製の発光素子または受光素子を貼り付けて、薄膜チップに電気的に接続するようにしても良い。
【００２５】
そして同様に、別途用意した基板上に、次層の薄膜チップを構成する薄膜集積回路を形成し、既に転写されている薄膜チップに重ねるように、再び転写する。このように転写を繰り返すことで、薄膜チップを素子基板上に積層することができる。このとき、各薄膜チップ間に樹脂等で層間絶縁膜を形成しても良い。また転写の際に用いる接着剤を層間絶縁膜の代わりに用いても良い。
【００２６】
薄膜チップと共に表示装置を転写する場合は、転写した後に表示素子を作製する。転写後に発光素子を作製する場合も同様である。例えば液晶表示装置の場合、具体的には、対向電極、第２の偏光板等が形成されたプラスチック基板（以下、対向基板と呼ぶ）を別途作製しておき、該対向基板を貼り合わせて液晶を注入し、液晶セルを完成させる。なお対向基板には、対向電極、第２の偏光板のみならず、カラーフィルタ、配向膜、ブラックマトリクス等を作製しておいても良い。
【００２７】
本発明では、１層の薄膜チップの厚さをトータルの膜厚５μｍ、より望ましくは２μｍ以下とすることができる。
【００２８】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。
【００２９】
また、ガラス基板上の薄膜の半導体膜で形成された集積回路（以下、薄膜集積回路と呼ぶ）を重ね合わせて三次元化する場合とは異なり、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。また発光素子と受光素子の間の距離を短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【００３０】
なお、素子基板に可撓性を有するプラスチック基板を用いることができる。プラスチック基板としては、極性基のついたノルボルネン樹脂からなるＡＲＴＯＮ：ＪＳＲ製を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどのプラスチック基板を用いることができる。
【００３１】
可撓性を有するプラスチック基板を用いることで、ガラス基板と比較して振動、衝撃に対する機械的強度に優れ、なおかつ軽量化された薄膜集積回路を作製することができ、また薄膜集積回路の厚さを抑えやすい。また素子基板が可撓性を有しているため、薄膜集積回路の形状の自由度が高まる。よって例えば、円柱状のビンなどに貼り付けられるような、曲面を有する形状に薄膜集積回路を形成することも可能である。
【００３２】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【００３３】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【００３４】
また、一つの発光素子の信号を複数の受光素子で受光することができるので、一つの薄膜チップから同時に複数の他の薄膜チップへ信号を伝送することができ、非常に高速な光バスを形成することができる。
【００３５】
そして単結晶のシリコンウェハとは異なり、各薄膜チップは光を透過するので、光ファイバーなどの特殊な光学系を用いずとも、３層以上の薄膜チップ間の信号の伝送を比較的容易に行なうことが可能である。なお、ガラス基板上に形成されたＴＦＴは単結晶トランジスタに比べて動作速度が劣っている。しかし、薄膜チップ間の信号の伝送に光信号を用いることで、薄膜チップ間を伝送する信号のバス幅を大きく取ることができ、複数の薄膜チップ上の回路で効率の良い並列動作をさせることが可能になるので、ガラス基板上に形成されたＴＦＴの動作速度の低さをカバーすることが可能である。
【００３６】
また、単結晶のシリコンウェハの場合に比べてガラス基板上に形成された回路の集積度が低くても、基板間の信号の伝送に光信号を用いることで複数の薄膜チップを積層することができ、薄膜集積回路が水平方向に嵩張るのを防ぐことができる。さらに配線の長距離化を防ぐことができ、配線容量に起因する消費電力の増加を抑えられる。
【００３７】
また、各薄膜チップごとにプロセスを容易に変更することができる。よって、１枚の基板上に全ての回路を同時に形成する場合とは異なり、各層の薄膜チップに求められる特性に合わせたプロセスを選択することができる。また、安価なガラス基板を用いることでコストを抑えることができる。
【００３８】
そして、別途作製された薄膜チップを組み合わせて１つの集積回路を構成するので、１つの基板上に同時に集積回路を形成する場合に比べて、歩留りを高めることができる。また、薄膜チップ間の信号の伝送に光信号を用いることで、回路間を電気的に接続するためのＦＰＣ等の端子の数を抑えることができ、機械的強度における信頼性を高めることができる。さらに、処理する信号の情報量が増加しても、端子の部分における接点不良の発生による歩留りの低下を抑えることができる。
【００３９】
そして、光信号の送受を行なう発光素子及び受光素子は、ＦＰＣの端子と異なり必ずしも基板の端部に配置する必要がないので、レイアウト上の制約が小さくなり、処理する情報量のさらなる増加に対応しやすい。
【００４０】
このように本発明は、高性能で高速動作が可能な集積回路を有する半導体装置の提供を可能とする。
【００４１】
【発明の実施の形態】
次に、本発明の薄膜集積回路に用いられる半導体素子の具体的な作製方法、及び該半導体素子の素子基板への貼り合わせ（転写）方法について説明する。なお本実施の形態では、半導体素子として２つのＴＦＴを例に挙げて説明するが、薄膜集積回路に含まれる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子（メモリ）、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【００４２】
まず図１（Ａ）に示すように、スパッタ法を用いて第１の基板５００上に金属膜５０１を成膜する。ここでは金属膜５０１にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。なお本実施の形態では第１の基板５００上に直接金属膜５０１を成膜するが、例えば酸化珪素、窒化珪素、窒化酸化珪素等の絶縁膜で第１の基板５００を覆ってから、金属膜５０１を成膜するようにしても良い。
【００４３】
そして金属膜５０１の成膜後、大気に曝すことなく酸化物膜５０２を積層するように成膜する。ここでは酸化物膜５０２として酸化珪素膜を膜厚１５０ｎｍ〜３００ｎｍとなるように成膜する。なお、スパッタ法を用いる場合、第１の基板５００の端面にも成膜が施される。そのため、後の工程における剥離の際に、酸化物膜５０２が第１の基板５００側に残ってしまうのを防ぐために、端面に成膜された金属膜５０１と酸化物膜５０２とをＯ２アッシングなどで選択的に除去したり、第１の基板５００の端部をダイシング等でカットすることが好ましい。
【００４４】
また酸化物膜５０２の成膜の際に、スパッタの前段階としてターゲットと基板との間をシャッターで遮断してプラズマを発生させる、プレスパッタを行う。プレスパッタはＡｒを１０ｓｃｃｍ、Ｏ２をそれぞれ３０ｓｃｃｍの流量とし、第１の基板５００の温度を２７０℃、成膜パワーを３ｋＷの平行状態に保って行なう。プレスパッタにより、金属膜５０１と酸化物膜５０２の間に極薄い数ｎｍ（ここでは３ｎｍ）程度の金属酸化膜５０３が形成される。金属酸化膜５０３は、金属膜５０１の表面が酸化することで形成される。よって本実施の形態では、金属酸化膜５０３は酸化タングステンで形成される。
【００４５】
なお本実施の形態では、プレスパッタにより金属酸化膜５０３を形成しているが、本発明はこれに限定されない。例えば酸素、または酸素にＡｒ等の不活性ガスを添加し、プラズマにより意図的に金属膜５０１の表面を酸化し、金属酸化膜５０３を形成するようにしても良い。
【００４６】
次に酸化物膜５０２を成膜した後、ＰＣＶＤ法を用いて下地膜５０４を成膜する。ここでは下地膜５０４として、酸化窒化珪素膜を膜厚１００ｎｍ程度となるように成膜する。そして下地膜５０４を成膜した後、大気に曝さずに半導体膜５０５を形成する。半導体膜５０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜５０５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【００４７】
次に、半導体膜５０５を公知の技術により結晶化する。公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザ結晶化法、赤外光を用いたランプアニール結晶化法がある。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法を用いることもできる。
【００４８】
また、なお予め多結晶半導体膜である半導体膜５０５を、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成するようにしても良い。
【００４９】
本実施の形態ではレーザ結晶化により、半導体膜５０５を結晶化する。連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。また非線形光学素子を用いて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜５０５に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓ程度とし、照射する。
【００５０】
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを照射するようにしても良い。
【００５１】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【００５２】
上述した半レーザ光の照射により、導体膜５０５の結晶性がより高められる。次に、図１（Ｂ）に示すように、結晶性がより高められた半導体膜５０５をパターニングし、島状の半導体膜５０７、５０８を形成し、該島状の半導体膜５０７、５０８を用いてＴＦＴに代表される各種の半導体素子を形成する。なお本実施の形態では、下地膜５０４と島状の半導体膜５０７、５０８とが接しているが、半導体素子によっては、下地膜５０４と島状の半導体膜５０７、５０８との間に、電極や他の絶縁膜等が形成されていても良い。例えば半導体素子の１つであるボトムゲート型のＴＦＴの場合、下地膜５０４と島状の半導体膜５０７、５０８との間に、ゲート電極とゲート絶縁膜が形成される。
【００５３】
本実施の形態では、島状の半導体膜５０７、５０８を用いてトップゲート型のＴＦＴ５０９、５１０を形成する（図１（Ｃ））。具体的には、島状の半導体膜５０７、５０８を覆うようにゲート絶縁膜５１１を成膜する。そして、ゲート絶縁膜５１１上に導電膜を成膜し、パターニングすることで、ゲート電極５１２、５１３を形成する。そして、ゲート電極５１２、５１３や、あるいはレジストを成膜しパターニングしたものをマスクとして用い、島状の半導体膜５０７、５０８にｎ型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域等を形成する。なおここではＴＦＴ５０９、５１０をｎ型とするが、ｐ型のＴＦＴの場合は、ｐ型の導電性を付与する不純物を添加する。
【００５４】
上記一連の工程によってＴＦＴ５０９、５１０を形成することができる。なおＴＦＴの作製方法は、上述した工程に限定されない。
【００５５】
次にＴＦＴ５０９、５１０を覆って第１の層間絶縁膜５１４を成膜する。そして、ゲート絶縁膜５１１及び第１の層間絶縁膜５１４にコンタクトホールを形成した後、コンタクトホールを介してＴＦＴ５０９、５１０と接続する端子５１５〜５１８を、第１の層間絶縁膜５１４に接するように形成する。
【００５６】
端子５１５の一部は、受光素子（光電変換素子）のカソード電極として用いる。端子５１５〜５１８として、スパッタ法で成膜したアルミニウムを用いたが、材料はこれに限定されない。その他の金属、例えばチタン、タンタル、タングステン、銅を用いることができる。また、チタン、アルミニウム、チタンでなる積層膜を用いてもよい。
【００５７】
次に、水素を含有する非晶質珪素膜を基板全面に成膜した後にパターニングすることで、光電変換層５１９を形成する。そして、基板全面に透明導電膜を形成する。本実施例では透明導電膜として厚さ２００ｎｍのＩＴＯをスパッタ法で成膜する。透明導電膜をパターニングし、アノード電極５２０を形成する（図１（Ｃ））。カソード電極として用いる端子５１５と、光電変換層５１９と、アノード電極５２０とが重なった部分が、受光素子５２１として機能する。
【００５８】
なお、受光素子の構成は、図１（Ｃ）に示した構成に限定されない。受光素子が受ける光の入射方向に合わせて、設計者が適宜受光素子の構成を決めることができる。
【００５９】
そして、受光素子５２１、端子５１５〜５１８を覆うように、第１の層間絶縁膜５１４上に第２の層間絶縁膜５２３を成膜する。なお、第２の層間絶縁膜５２３は、後の貼り合わせの工程において受光素子５２１を保護するために設けており、必ずしも成膜する必要はない。後に形成する保護層５２４が、その役割を担っていても良い。
【００６０】
次に、第２の層間絶縁膜５２３を覆って、保護層５２４を形成する。保護層５２４は、後に第２の基板を貼り合わせたり剥離したりする際に、半導体素子を保護する機能を有しており、第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層５２４を形成することができる。
【００６１】
本実施の形態ではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層５２４を形成する（図１（Ｄ））。
【００６２】
なお、複数の有機樹脂を積層する場合、有機樹脂どうしでは使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎる恐れがある。従って、第２の層間絶縁膜５２３と保護層５２４を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５２４の除去がスムーズに行なわれるように、第２の層間絶縁膜５２３と後に成膜される保護層５２４との間に、無機絶縁膜（ＳｉＮＸ膜、ＳｉＮＸＯＹ膜、ＡｌＮＸ膜、またはＡｌＮＸＯＹ膜）を形成しておくことが好ましい。
【００６３】
次に、後の剥離を行ない易くするために、金属酸化膜５０３を結晶化させる。結晶化により、金属酸化膜５０３が粒界において割れやすくなり、脆性を高めることができる。本実施の形態では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。
【００６４】
次に、金属酸化膜５０３と酸化物膜５０２の間の密着性、または金属酸化膜５０３と金属膜５０１の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜５０３の層内または界面近傍の一部に損傷を与える。本実施の形態では、ダイヤモンドペンなどの硬い針を金属酸化膜５０３の端部近傍に垂直に押しつけ、そのまま荷重をかけた状態で金属酸化膜５０３に沿って動かす。好ましくは、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行う前に、剥離が開始されるきっかけとなるような、密着性の低下した部分を形成することで、後の剥離工程における不良を低減させることができ、歩留まり向上につながる。
【００６５】
次いで、両面テープ５２５を用い、保護層５２４に第２の基板５２６を貼り付け、さらに両面テープ５２７を用い、第１の基板５００に第３の基板５２８を貼り付ける（図１（Ｅ））。なお両面テープではなく接着剤を用いてもよい。例えば紫外線によって剥離する接着剤を用いることで、第２の基板剥離の際に半導体素子にかかる負担を軽減させることができる。
【００６６】
第３の基板５２８を貼り付けることで、後の剥離工程で第１の基板５００が破損するのを防ぐことができる。第２の基板５２６および第３の基板５２８としては、第１の基板５００と同程度が、より剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【００６７】
次いで、金属膜５０１と酸化物膜５０２とを物理的に引き剥がす。引き剥がしは、先の工程において、金属酸化膜５０３の金属膜５０１または酸化物膜５０２に対する密着性が部分的に低下した領域から開始する。
【００６８】
引き剥がしによって、金属膜５０１と金属酸化膜５０３の間で分離する部分と、酸化物膜５０２と金属酸化膜５０３の間で分離する部分と、金属酸化膜５０３自体が双方に分離する部分とが生じる。そして第２の基板５２６側に半導体素子（ここではＴＦＴ５０９、５１０）が、第３の基板５２８側に第１の基板５００及び金属膜５０１が、それぞれ貼り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行なうことができる。剥離後の状態を図２（Ａ）に示す。
【００６９】
次に接着剤５２９で、薄膜集積回路を最終的に積層する基板（素子基板）５３０と、部分的に金属酸化膜５０３が付着している酸化物層５０２とを接着する（図２（Ｂ））。この接着の際に、両面テープ５２５による第２の基板５２６と保護層５２４との間の密着力よりも、接着剤５２９による酸化物層５０２と素子基板５３０との間の密着力の方が高くなるように、接着剤５２９の材料を選択することが重要である。
【００７０】
なお、金属酸化膜５０３が酸化物膜５０２の表面に残存していると、素子基板５３０との密着性が悪くなる場合があるので、完全にエッチング等で除去してから素子基板５３０に接着させ、密着性を高めるようにしても良い。
【００７１】
接着剤５２９としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませて接着剤５２９も高い熱伝導性を備えていることが好ましい。
【００７２】
また本実施の形態では、素子基板５３０として、ソルダーボール５３１を備えたインターポーザを用いる。ソルダーボール５３１は、素子基板５３０の薄膜集積回路を積層する面の裏面に露出しており、素子基板５３０に設けられたコンタクトホールを介して、薄膜集積回路を積層する面に設けられた配線５３２と、電気的に接続している。本実施の形態では、配線５３２は、例えば銅にはんだ、金またはスズをメッキすることで形成されている。
【００７３】
次に図２（Ｃ）に示すように、保護層５２４から両面テープ５２５と第２の基板５２６を順に、または同時に剥がす。なお、接着剤５２９として紫外線硬化型接着剤を用い、両面テープ５２５に紫外線によって剥離するテープまたは接着剤を用いることで、一度の紫外線照射により、両面テープ５２５の剥離と接着剤５２９の硬化を同時に行なうことができる。
【００７４】
そして図２（Ｄ）に示すように保護層５２４を除去する。ここでは保護層５２４に水溶性の樹脂が使われているので、水に溶かして除去する。保護層５２４が残留していると不良の原因となる場合は、除去後の表面に洗浄処理やＯ２プラズマ処理を施し、残留している保護層５２４の一部を除去することが好ましい。
【００７５】
なお本実施の形態では、金属膜５０１としてタングステンを用いているが、本発明において金属膜はこの材料に限定されない。その表面に金属酸化膜５０３が形成され、該金属酸化膜５０３を結晶化することで基板を引き剥がすことができるような金属を含む材料であれば良い。例えば、ＴｉＮ、ＷＮ、Ｍｏ等を用いることができる。またこれらの合金を金属膜として用いる場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。
【００７６】
図２（Ｄ）に示すように１層目の薄膜集積回路５３３の、素子基板５３０への転写が終了したら、次に図３（Ａ）に示すように、１層目の薄膜集積回路５３３上への、２層目の薄膜集積回路５３４の転写を行なう。２層目の薄膜集積回路５３４の貼り合わせは、１層目の薄膜集積回路５３３を素子基板５３０に貼り合わせるのと同様の手法を用いて、行なうことができる。即ち、別途用意した第１の基板上に２層目の薄膜集積回路５３４を形成し、該２層目の薄膜集積回路５３４を覆うように第２の基板を貼り合わせる。そして第１の基板を第３の基板で補強した後、第１の基板と２層目の薄膜集積回路５３４との間に設けられた金属酸化膜を結晶化して脆弱化し、第１の基板を第３の基板と共に剥離して取り除く。そして第２の基板に貼り付いた状態の２層目の薄膜集積回路５３４を、１層目の薄膜集積回路５３３上に接着剤５３５を用いて接着した後、第２の基板を取り除き、転写を完了させる。
【００７７】
１層目の薄膜集積回路５３３と２層目の薄膜集積回路５３４の間の距離は、接着剤５３５の厚さを調整することで制御することができる。接着剤の厚さは、貼り合わせの際の圧力に依存するが、本実施例では２０μｍ程度とする。
【００７８】
本実施の形態では、２層目の薄膜集積回路５３４の転写後に、発光素子を形成する場合について説明する。２層目の薄膜集積回路５３４には、１層目の薄膜集積回路５３３に転写した時点で、発光素子の画素電極５３６が形成されている。画素電極５３６は透明導電膜で形成されており、本実施の形態ではＩＴＯを用いている。
【００７９】
なお本実施の形態では、発光素子の画素電極に透明導電膜を用いているが、本発明はこれに限定されない。発光素子からの光の方向を、素子基板側に向かせるのか、それとは反対の方向に向かせるのかによって、発光素子の構成を適宜最適化するのが望ましい。
【００８０】
次に、図３（Ｂ）に示すように、画素電極５３６と薄膜集積回路に電気的に接続された端子５４５が一部露出するような開口部を有する第３の層間絶縁膜５３９を成膜する。本実施の形態では、画素電極を形成した時点で２層目の薄膜集積回路を転写する場合について説明するが、画素電極に加えて、第３の層間絶縁膜を形成した時点で転写を行うことも可能である。
【００８１】
次に、第３の層間絶縁膜５３９の開口部において画素電極５３６と重なるように、電界発光層５３７、陰極５３８を積層するように成膜する。画素電極５３６と、電界発光層５３７と、陰極５３８とが重なる部分が、発光素子５４０に相当する。
【００８２】
なお、画素電極５３６として用いる透明導電膜は、ＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極５３６は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極５３６の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
【００８３】
電界発光層５３７は、発光層単独かもしくは発光層を含む複数の層が積層された構成を有している。また陰極５３８は、仕事関数の小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
【００８４】
なお第３の層間絶縁膜５３９は、電界発光層５３７が成膜される前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておくことが望ましい。具体的には、１００℃〜２００℃、０．５〜１時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、第３の層間絶縁膜５３９に真空雰囲気下で加熱処理を施した後に電界発光層５３７を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。
【００８５】
また、画素電極５３６が露出している、第３の層間絶縁膜５３９の開口部は、その端部に丸みを帯びている方が望ましい。開口部の端部が丸みを帯びていることで、電界発光層５３７が端部において極端に薄くなって穴があいたりするのを防ぐことができ、画素電極と陰極がショートすることによる発光素子の不良を極力抑えることができる。また、端部において電界発光層５３７の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。具体的には、開口部における有機樹脂膜の断面が描いている曲線の曲率半径が、０．２〜２μｍ程度であることが望ましい。
【００８６】
そして水分や酸素などの発光素子５４０の劣化を促進させる原因となる物質が、発光素子５４０に入るのを防止するために、発光素子５４０を保護膜５４１で覆う。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を、保護膜５４１として用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
【００８７】
そして、保護膜５４１を成膜した後に、さらに発光素子の封止を確かなものにするために、乾燥剤を添加した樹脂で、発光素子５４０を覆うようにしても良い。なお、該乾燥剤を添加した樹脂で、後に転写される薄膜集積回路を貼り合わせるようにしても良い。
【００８８】
なお本実施の形態では、発光素子として、エレクトロルミネッセンスを利用したＯＬＥＤ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）を用いた例について説明したが、本発明はこれに限定されない。本発明では、発光素子として、ＯＬＥＤの他に、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、半導体レーザ等を用いることが可能である。発光素子は、指向性を有する発光素子であることが望ましい。
【００８９】
本実施の形態では、２層目の薄膜集積回路５３４に設けられた発光素子５４０からの光が、１層目の薄膜集積回路５３３に設けられた受光素子５２１に入射する。よって、２層目の薄膜集積回路５３４から出力される電気信号が、発光素子５４０において光信号に変換され、そして受光素子５２１において再び電気信号に変換されて、１層目の薄膜集積回路５３３に入力される。
【００９０】
また本実施の形態では、２層目の薄膜集積回路５３４と電気的に接続されている端子５４５と、素子基板５３０に設けられた配線５３２とを、ワイヤボンディング法を用いて、接続する。具体的には、図３（Ｂ）に示すように、ワイヤ５４６を用いて接続する。配線５３２を介して、電源電圧や、各種信号を薄膜集積回路に供給することができる。なお、薄膜集積回路への電気的な接続は、ワイヤボンディング法ではなくフリップチップ法を用いていても良い。また外部からの信号の供給をも全て光伝送により行っていても良い。
【００９１】
また本実施の形態では、ワイヤ５４６が２層目の薄膜集積回路５３４に接続されているが、本発明はこれに限定されない。例えば、１層目の薄膜集積回路５３３の素子基板側に、半導体素子に電気的に接続されたソルダーボールを設け、該ソルダーボールをフリップチップ法で素子基板上の配線と接続するようにしても良い。
【００９２】
このように、発光素子と受光素子を用いた薄膜集積回路間の光伝送により、各層間の信号の授受や電源電圧の供給等の接続を行なうことができ、複数の積層された薄膜チップ（薄膜集積回路）から１つの薄膜集積回路が構築される。なお本実施の形態では２層の薄膜集積回路を積層して、１つの薄膜集積回路として用いる例について説明したが、薄膜集積回路の積層数はこれに限定されない。３層以上の複数の薄膜集積回路を積層していても良い。
【００９３】
なお、素子基板は、ガラスエポキシ等を用いたインターポーザに限定されず、他の材料を用いた基板であっても良い。
【００９４】
また、本発明の薄膜集積回路の転写方法は、上述した金属酸化膜を用いた方法に限定されない。例えば、第１の基板と薄膜集積回路との間に非晶質珪素膜を設けておき、レーザ光の照射またはエッチングにより該非晶質珪素膜に部分において、第１の基板と薄膜集積回路とを剥離するようにしても良い。
【００９５】
次に図４（Ａ）を用いて、複数の薄膜集積回路を積層する際に、各層間の発光素子と受光素子の位置関係について説明する。図４（Ａ）は、素子基板１００上に薄膜集積回路を積層している様子を、模式的に示したものである。
【００９６】
各層の薄膜チップ（薄膜集積回路）１０１には、単数または複数の回路１０３が含まれている。さらに、各層の薄膜集積回路１０１には、光信号の送受を行なう発光素子と受光素子がレイアウトされた領域が、単数または複数設けられている。なお図４（Ａ）には、以下、光伝送を行なうための発光素子または受光素子が設けられた領域を光伝送部１０２として示す。また、光伝送部１０２と、その他の回路１０３との間において電気信号をやり取りするために、該電気信号に変調または復調などの処理を施すインターフェース１０４とを有している。
【００９７】
光伝送部１０２には、光信号を受信するための受光素子と、光信号を送信するための発光素子とが形成されている。図４（Ｂ）に、各層の光伝送部１０２の拡大図を示す。１０５は発光素子に相当し、１０６は受光素子に相当する。各層の薄膜集積回路に設けられている発光素子１０５と、受光素子１０６は、互いに他層の薄膜集積回路１０１に設けられている受光素子１０６と、発光素子１０５とにそれぞれ対応している。なお図４（Ａ）と図４（Ｂ）では、発光素子１０５と受光素子１０６が、光伝送部１０２とする領域にひとまとまりにレイアウトされているが、本発明はこの構成に限定されない。回路１０３の内部に発光素子１０５と受光素子１０６が混在していても良い。そしてインターフェース１０４として機能する回路素子が、発光素子１０５と受光素子１０６のレイアウトに合わせて、回路１０３の内部に混在していても良い。
【００９８】
また図４（Ａ）では、各層間の接続を全て光伝送により行なっている例について示しているが、本発明はこれに限定されない。各種信号や電源電圧を、一部電気信号のまま送受しても良く、電気信号のまま送受用の機能、例えば端子などを有していても良い。
【００９９】
図４（Ｃ）に、光伝送部１０２とインターフェース１０４との、より具体的な構成の一例を示す。１つの発光素子１０５には、少なくとも１つの受光素子１０６が対応している。図４（Ｂ）では、光伝送部１０２に発光素子１０５と受光素子１０６のみ示しているが、実際には図４（Ｃ）に示すように、電気信号により発光素子１０５の発光を制御するための発光素子用駆動回路１１０と、受光素子から得られた電気信号を増幅するための増幅回路１１１や、得られた電気信号の波形を整形するための波形整形回路などを設ける。なおこれらの機能をインターフェース１０４が備えていても良い。
【０１００】
回路から出力された電気信号（出力信号）がインターフェース１０４によって、発光素子用駆動回路１１０の仕様に合わせた信号に変調された後、発光素子用駆動回路１１０に入力される。そして発光素子用駆動回路１１０では、入力された出力信号に従って、発光素子１０５の発光を制御する。
【０１０１】
受光素子１０６は、発光素子１０５から発せられた光信号を受けて、該光信号を電気信号に変換する。受光素子１０６において得られた電気信号は、増幅回路１１１において増幅され、波形整形回路１１２においてその波形が整形され、インターフェース１１４において各回路の仕様に合わせて復調され、入力信号として後段の回路に入力される。なお、増幅回路１９と波形整形回路２０は必ずしも設ける必要はなく、またこれらの回路の他に、電気信号の波形に何らかの処理を加える回路を有していても良い。
【０１０２】
なお、図４（Ｃ）では、発光素子と受光素子が一対一で対応している例について示したが、本発明はこの構成に限定されない。２つ以上の発光素子が１つの受光素子に対応していても良いし、１つの発光素子が２つ以上の受光素子に対応していても良い。
【０１０３】
図５（Ａ）に、それぞれ異なる層の薄膜集積回路に形成された２つの発光素子１３０、１３１が、さらに別の層の薄膜集積回路に形成された１つの受光素子１３２に対応している様子を示す。発光素子１３０は、発せられる光が、発光素子１３１の形成されている層１３３を透過して、受光素子１３２に入射するように配置されている。上記構成により、発光素子１３０から光信号を受光素子１３２に送っている間に、発光素子１３１が形成されている層１３３の薄膜集積回路において別の動作を行うことができ、逆に発光素子１３１から光信号を受光素子１３２に送っている間に、発光素子１３０が形成されている層１３４の薄膜集積回路において別の動作を行うことができる。
【０１０４】
逆に、それぞれ異なる層の薄膜集積回路に形成された２つの受光素子が、さらに別の層の薄膜集積回路に形成された１つの発光素子に対応している場合、複数の層の薄膜集積回路へ同時に光信号を送信することができる。
【０１０５】
また図５（Ｂ）に、複数の受光素子で得られた電気信号のいずれかを選択し、後段の回路に伝送する選択回路を設けた場合について示す。図５（Ｂ）では、それぞれ異なる層の薄膜集積回路に形成された２つの発光素子１３５、１３６から発せられた光信号を、さらに別の層の薄膜集積回路上に形成された２つの受光素子１３７、１３８において電気信号に変換する。そして得られる２つの電気信号のいずれか一方を、選択回路１３９において選択し、後段の回路に伝送する。上記構成により、図５（Ａ）の場合と同様に、発光素子１つあたりの発振周波数を低くすることができ、発光素子の駆動を制御する発光素子駆動部の負担を小さくすることができる。
【０１０６】
なお、薄膜集積回路間で光信号によるデータの伝送を並列に行うためには、光信号の経路を夫々独立させる必要がある。しかし、光の拡散の度合いによっては、光信号が対応しない受光素子に入射する所謂クロストークが生じる場合がある。光の拡散の度合いは、発光素子から発せられる光の指向性と、光信号の経路における媒質の屈折率に依存する。よって、クロストークがなるべく抑えられるように光の拡散を考慮し、用いる発光素子の光の指向性に合わせて、受光素子と発光素子をレイアウトし、薄膜集積回路の厚さ、薄膜集積回路間の距離、薄膜集積回路間の媒質（接着剤等）を適宜設定することが望ましい。またクロストークを防ぐために、光信号の経路に、円筒形またはそれに近い断面をもつ光ファイバーや、平面状の誘電体薄膜にそって光を伝える薄膜導波路等の光導波路を設けても良い。
【０１０７】
なお本発明で用いる基板はガラス基板に限定されない。透過性を有し、半導体素子の形成やその他のプロセスにおける処理温度に耐え得る基板であれば、プラスチック基板など、ガラス基板以外の基板も用いることは当然可能である。
【０１０８】
なお、本実施の形態では、異なる層間において光伝送により信号を伝送する例について説明したが、ある層の薄膜集積回路内において、光伝送を用いて信号の伝送を行なっていても良い。
【０１０９】
なお、発せられる光の方向が素子基板側に向いてる発光素子と、素子基板とは反対の側に向いてる発光素子とが、同一の層内に形成された薄膜集積回路に設けられている場合も想定される。同一の層内に光の出射方向が異なる２種類の発光素子が形成されている、薄膜集積回路の断面図の一例を、図６に示す。
【０１１０】
図６に示す２つの発光素子２０１、２０２は、素子の構成自体は同じであり、透明導電膜から形成された画素電極２０３、２０４と、電界発光層２０５、２０６と、陰極２０７、２０８とを有している。画素電極２０３、電界発光層２０５、陰極２０７が重なっている部分が、発光素子２０１に相当し、画素電極２０４、電界発光層２０６、陰極２０８が重なっている部分が、発光素子２０２に相当する。
【０１１１】
具体的に図６に示す発光素子２０１、２０２が有する電界発光層２０５、２０６は、正孔注入層として膜厚２０ｎｍの銅フタロシアニン（ＣｕＰｃ）、正孔輸送層として膜厚４０ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、α−ＮＰＤと示す）、発光層としてキナクリドン（ＤＭＱｄ）が添加された膜厚３７．５ｎｍのＡｌｑ３、電子輸送層として膜厚３７．５ｎｍのＡｌｑ３、電子注入層として膜厚１ｎｍのＣａＦ２が積層されている。
【０１１２】
そして陰極２０７、２０８は光を透過する程度の膜厚を有するＡｌからなる膜で形成されている。図６では、Ａｌを抵抗加熱により気化することで蒸着させ、２０ｎｍ膜厚となるように成膜する。
【０１１３】
なお、正孔注入層としてＣｕＰｃの代わりにポリチオフェン（ＰＥＤＯＴ）を用ても良い。発光素子の積層構造及びその膜厚は、本実施の形態において示した値に限定されない。なお陰極側から光を得るためには、膜厚を薄くする方法の他に、Ｌｉを添加することで仕事関数が小さくなったＩＴＯを用いる方法もある。図６で用いる発光素子は、陽極側と陰極側の両方から光が発せられる構成であれば良い。
【０１１４】
そして図６に示す発光素子２０１は、陰極２０７に接するように、反射膜（または遮蔽膜）２１０が設けられている。この反射膜２１０によって、白抜きの矢印で示すように、発光素子２０１から発せられる光が素子基板側に向いている。なお反射膜２１０は金属膜を蒸着して形成することができるまた反射膜ではなく遮蔽膜を用いる場合、黒の顔料を添加した樹脂などを用いることができる。いずれにしても、発光素子２０１から発せられる光が素子基板側にのみ向くように、反射膜や遮蔽膜のような光の向きを制御できる手段を設ける。
【０１１５】
また図６に示す発光素子２０２は、発光素子２０２に対して素子基板側に、発光素子２０２から発せられる光を反射する金属膜２１１を設ける。金属膜２１１によって、発光素子２０２から発せられる光が、白抜きの矢印で示すように、素子基板とは反対の側に向いている。なお金属膜２１１は、薄膜集積回路内に形成されたＴＦＴのゲート電極や配線と同じ金属膜から形成することができる。また、光を反射するのではなく、単に遮蔽するための遮蔽膜を、金属膜２１１の替わりに設けても良い。遮蔽膜は層間絶縁膜として用いる絶縁膜に黒の顔料を添加したものであっても良い。いずれにしても、発光素子２０１から発せられる光が素子基板とは反対の側にのみ向くように、反射膜や遮蔽膜のような光の向きを制御できる手段を設ける。
【０１１６】
このように、同じ層内であっても、光の向きの異なる発光素子を形成することが可能である。なお、同じ層内における、光の向きの異なる発光素子の作製方法及びその構成は、図６に示した例に限定されない。ただし、発光素子により近い位置に遮蔽膜または反射膜を設けたほうが、より光の指向性を高めることができる。
【０１１７】
なお、本実施の形態では、薄膜集積回路を積層した例について説明したが、薄膜集積回路に半導体素子を用いたフラットパネルディスプレイを積層する様にしても良い。フラットパネルディスプレイを薄膜集積回路に転写する場合、表示素子を完成させる前に転写し、転写後に表示素子を完成させるようにするのが望ましい。例えばＯＬＥＤを用いた発光装置の場合、画素電極を形成した後で転写し、転写後に電界発光層、陰極等を形成し、封止する。また液晶ディスプレイの場合、画素電極上に配向膜を成膜し、ラビング処理を施した後で、転写し、転写後に対向電極を有する対向基板で封止し、液晶を注入する。
【０１１８】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。また、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。そして発光素子と受光素子の間の距離をより短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【０１１９】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【０１２０】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【０１２１】
【実施例】
以下、本発明の実施例について説明する。
【０１２２】
（実施例１）
本実施例では、複数の薄膜チップで構築されるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いて、マイクロプロセッサを形成する例について説明する。
【０１２３】
ガラス基板上に形成されたＴＦＴは単結晶トランジスタに比べて動作速度が遅い。そのため、ガラス基板上にＣＰＵを形成した場合、処理内容が複雑化すると単一のＣＰＵでは、十分な速度で処理を実行することが困難である。そこでＣＰＵの一連の処理を、その目的別にいくつかの処理に分け、各処理に一つの薄膜チップで形成されたＣＰＵを割り当てる。そして各薄膜チップを光インターコネクションで接続することで、単一のＣＰＵを用いた場合と同じく一連の処理を行うことができる。それぞれの薄膜チップに形成されたＣＰＵは、割り当てられた処理だけを行えばよく、単層のＣＰＵですべての処理を行う場合にくらべて処理速度が向上する。
【０１２４】
図７に、本実施例のマイクロプロセッサの斜視図を示す。図７に示すマイクロプロセッサは、基板４００上に、ＣＰＵ４０１をそれぞれ含む複数の薄膜チップ４０２、メインメモリ４０３、クロックコントローラ４０４、キャッシュコントローラ４０５、シリアルインターフェース４０６、Ｉ／Ｏポート４０７等が形成されている。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１２５】
各薄膜チップ４０２は、光伝送部４０８と、インターフェース４０９と、ＣＰＵ４０１と、キャッシュメモリ４１０とをそれぞれ有している。光伝送部４０８には、電気信号を光信号として出力する機能を有する発光素子と、光信号を電気信号に変換する機能を有する受光素子の両方を有していても良いし、基板によっては片方だけ有していても良い。また光伝送部４０８に全ての発光素子または受光素子を集めるようにレイアウトせずとも、他の回路素子の間に混在するようにレイアウトされていても良い。そして、薄膜チップ４０２どうしの間で、または薄膜チップ４０２と基板４００上に形成された各種回路との間で、光伝送を用いて信号または電源電圧の送受を行なう。なお、全ての信号、電源電圧の送受を光伝送で行なわなくとも良く、一部直接電気信号で送受するようにしても良い。その場合、電気信号を光信号に変換せずにそのまま送受信するための端子を有する。
【０１２６】
キャッシュメモリ４１０は、ＣＰＵ４０１とメインメモリ４０３の間に介在した、小容量で高速のメモリである。ＣＰＵをより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵの動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。ＣＰＵはキャッシュメモリをアクセスすることによりメインメモリのスピードによらず、高速で動作することが可能となる。
【０１２７】
以下、各ＣＰＵ４０１の動作の一例について説明する。例えば、まず実行初期において、プログラムをメインメモリ４０３や他の外付メモリなどから、各薄膜チップ４０２のキャッシュメモリ４１０（ＳＲＡＭ）にダウンロードする。ＣＰＵ４０１のうち、マスターとなるＣＰＵがこれを行っても良い。
【０１２８】
次にＣＰＵ４０１のうち、スレーブとなる各ＣＰＵは、同じ薄膜チップ４０２のキャッシュメモリ４１０に格納されたプログラムを順に実行する。同じ薄膜チップ４０２のキャッシュメモリ４１０は、プログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に格納する。
【０１２９】
各ＣＰＵ４０１が、他のＣＰＵ４０１の出力結果や、メインメモリ４０３といった、キャッシュメモリ４１０以外との信号のやりとりが必要となる場合には、光伝送部４０８を経由して、これを行う。ＣＰＵ４０１の数に応じて全体の動作速度は向上する。特に、ＣＰＵ４０１間の信号や、基板４００外への信号のやりとりが少ない場合に、並列化の効果が高い。
【０１３０】
プログラム例としては、例えば、非常に多くの極小値をもつ位相空間内において最小値を探すような最適化問題（例えば、自動配線、セールスマンの巡回問題）や、バラツキの評価（回路シミュレーション、等）において、モンテカルロ法やシミュレーテッドアニーリングなどを適用する場合が挙げられる。
【０１３１】
これらのプログラムでは、基本的には、独立に、多数回、同じサブプログラムを実行する構造となっており、各サブプログラムを異なるＣＰＵ４０１に担当させる事で、実質的には、各薄膜チップ４０２内のＣＰＵ４０１とキャッシュメモリ４１０で完結したプログラムを実行することができ、理想的な並列計算を行うことが可能となる。
【０１３２】
なお、ＣＰＵ４０１間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵ間の処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１３３】
（実施例２）
本発明の集積回路は、各種のメモリに応用することが可能である。メモリを積層することで、実装面積を抑えつつ、メモリを大容量化することができる。そして、各薄膜チップ間のデータの送受に光伝送を用いることで、メモリを積層しても、実装の際に用いるピン数を抑えることができる。
【０１３４】
積層するメモリとして、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等に代表されるＲＡＭ（揮発性メモリ）や、マスクＲＯＭ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュ・メモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、強誘電体メモリ等に代表されるＲＯＭ（不揮発性メモリ）を用いることができる。また、これらのメモリの組み合わせであっても良い。
【０１３５】
そして、メモリを積層する場合、メモリの種類または仕様に合わせて、読み出しか書き込みかを選択するＲ／Ｗ（Ｒｅａｄ／Ｗｒｉｔｅ）回路、プリチャージ回路、リフレッシュ用のコントロール回路（リフレッシュ回路）等を、メモリと同じ薄膜チップ内に設けるようにしても良い。また供給する電源電圧を、各薄膜チップごとに適宜最適な値に設定するようにしても良い。
【０１３６】
本実施例では、ＤＲＡＭを例に挙げ、積層することで形成されるメモリの構成について説明する。
【０１３７】
図８（Ａ）に、１層目の薄膜チップの構成を示す。図８（Ａ）に示す薄膜チップには、ＤＲＡＭのメモリーセルアレイ６０１と、セレクタ回路６０２、列デコーダ６０３、行デコーダ６０４、Ｒ／Ｗ回路６０５、光伝送部６０６が形成されている。
【０１３８】
メモリーセルアレイ６０１には複数のメモリーセルが備えられている。そして、列デコーダ６０３からの信号に従って動作が制御されているセレクタ回路６０２と、行デコーダ６０４とによって、メモリーセルが選択され、データの読み書きが行なわれる。
【０１３９】
接続端子と１層目の薄膜チップとの間の信号の送受は、直接電気信号で、または光伝送部６０６を介して行なうことができる。図８（Ｂ）に、光伝送部６０６の拡大図を示す。光伝送部６０６には、発光素子６１０と、受光素子６１１が備えられており、接続端子から入力された各種信号または１層目の薄膜チップから出力される電気信号は、発光素子６１０において光信号に変換され、他のｋ層目（ｋは２以上の自然数）の薄膜チップに伝送される。また他のｋ層目の薄膜チップから送信される光信号が、受光素子６１１において電気信号に変換され、１層目の薄膜チップまたは接続端子に送られる。
【０１４０】
光伝送部６０６に入力される信号のうち、ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）（１）〜ＣＥ（ｎ）は、１〜ｎ層目の薄膜チップの１つまたは複数を選択する信号に相当する。その他、接続端子を介して入力される電気信号、ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）、Ｄｉｎは、発光素子６１０を介において光信号に変換され、信号ＦＥによって選択された薄膜チップに送られる。また逆に、号ＦＥによって選択された薄膜チップから送られてきた光信号が、１層目の受光素子６１１において電気信号に変換され、接続端子を介して信号Ｄｏｕｔとして出力される。
【０１４１】
なお本実施例において、ＲＥ、ＷＥはＲ／Ｗ回路６０５によるデータの読み出しまたは書き込みを選択するための信号であり、Ｄｉｎはメモリに書きこまれるデータを情報として含む信号に相当し、Ｄｏｕｔは、メモリから読み出されるデータを情報として含む信号に相当する。
【０１４２】
図９に、ｋ層目の薄膜チップの構成を示す。本実施例では、ｋ層目の薄膜チップに、１層目と同じくＤＲＡＭが形成されている例について示す。図９に示すｋ層目の薄膜チップには、ｋ層目のメモリーセルアレイ６２１と、該メモリーセルアレイ６２１に対応するセレクタ回路６２２、列デコーダ６２３、行デコーダ６２４、Ｒ／Ｗ回路６２５、光伝送部６２６がそれぞれ形成されている。
【０１４３】
図示してはいないが、光伝送部６２６には発光素子と受光素子、場合によってはいずれか一方のみが形成されており、光伝送部６２６において他層の薄膜チップとの間の信号の送受が行なわれる。
【０１４４】
なお本実施例では、１層目とｋ層目の薄膜チップに、共にＤＲＡＭが形成されている例について示したが、本発明はこれに限定されず、他のありとあらゆる半導体メモリーを薄膜チップ内に形成し、該薄膜チップを積層することが可能である。また、メモリの駆動に関わるその他の回路は、本実施例で示した回路に限定されない。
【０１４５】
また本実施例では、接続端子を介して入力される電気信号が、１層目の薄膜チップに入力されているが、本発明はこれに限定されない。２層目以降の薄膜チップに、接続端子を介して電気信号が入力されるようにしても良い。
【０１４６】
（実施例３）
本実施例では、複数の薄膜チップで構築される、ワンチップ・マイコン（ｏｎｅ−ｃｈｉｐ ｍｉｃｒｏｃｏｍｐｕｔｅｒ）の構成ついて説明する。
【０１４７】
図１０に、本実施例のマイクロプロセッサのブロック図を示す。本実施例のマイクロプロセッサは、２層の薄膜チップで構成されている。１層目の薄膜チップ６３０には、ＳＩＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）６３１、ＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）６３２、カウンタ６３３、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）６３４、バスコントローラ（バスインターフェース）６３５、光伝送部６３６が設けられている。２層目の薄膜チップ６４０には、ＣＰＵ６４１、ＲＡＭ６４２、ＲＯＭ６４３、光伝送部６４４が設けられている。
【０１４８】
光伝送部６３６、６４４には、それぞれ発光素子と受光素子とが形成されており、光伝送による各種信号または電源電圧の送受が行なわれる。
【０１４９】
本実施例のように、マイコンを積層した薄膜チップで構築することで、マイコンの実装面積を飛躍的に縮小することができる。
【０１５０】
（実施例４）
本実施例では、インターポーザと薄膜チップとの電気的な接続の仕方について説明する。
【０１５１】
図１１（Ａ）に、積層された薄膜チップを、ワイヤボンディング法でインターポーザに接続した場合の、断面構造を斜視図で示す。３０１はインターポーザ、３０２は積層された薄膜チップに相当する。薄膜チップ３０２はインターポーザ３０１上に、接着剤３０４によって貼り合わされている。
【０１５２】
また図１１（Ａ）に示すインターポーザ３０１は、ソルダーボール３０５が設けられたボールグリッドアレイ型である。ソルダーボール３０５は、インターポーザ３０１の薄膜チップ３０２が貼り合わされている側とは反対の側に設けられている。そしてインターポーザ３０１に設けられた配線３０６は、インターポーザ３０１に設けられたコンタクトホールを介して、ソルダーボール３０５と電気的に接続している。
【０１５３】
なお本実施例では、薄膜チップ３０２とソルダーボール３０５との電気的な接続をするための配線３０６を、インターポーザ３０５の薄膜チップ３０２が貼り合わされている面上に設けた例を示しているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０１５４】
そして、図１１（Ａ）では、薄膜チップ３０２と配線３０６とが、ワイヤ３０７によって電気的に接続されている。図１１（Ｂ）に、図１１（Ａ）に示したパッケージの断面図を示す。薄膜チップ３０２には半導体素子３０９が設けられており、また薄膜チップ３０２のインターポーザ３０１が設けられている側とは反対側に、パッド３０８が設けられている。本実施例では、パッド３０８が、積層された薄膜チップ３０２の一番上の層に電気的に接続されている。そしてパッド３０８は、インターポーザ３０１に設けられた配線３０６と、ワイヤ３０７によって接続されている。
【０１５５】
３１０はプリント配線基板の一部に相当し、３１１はプリント配線基板３１０に設けられた配線または電極に相当する。配線３０６はソルダーボール３０５を介して、プリント配線基板３１０に設けられた配線または電極３１１に接続される。なおソルダーボール３０５と、配線または電極３１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルが圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザと薄膜チップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続するソルダーボールが３００程度よりも多い場合に有効である。
【０１５６】
次に図１１（Ｃ）に、フリップチップ法を用いて薄膜チップがインターポーザに接続されている場合の、断面図を示す。図１１（Ｃ）では、薄膜チップ３２２の一番下層の薄膜チップに、ソルダーボール３２７が設けられている。ソルダーボール３２７は、一番下層の薄膜チップのインターポーザ３２１側に設けられており、一番下層の薄膜チップと電気的に接続されている。
【０１５７】
ソルダーボール３２７は、インターポーザ３２１に設けられた配線３２６と接続されている。そして図１１（Ｃ）では、ソルダーボール３２７間の隙間を埋めるように、接着剤としても機能するアンダーフィル３２４が設けられている。またインターポーザ３２１のソルダーボール３２５は、インターポーザ３２１の薄膜チップ３２２が貼り合わされている側とは反対の側に設けられている。そしてインターポーザ３２１に設けられた配線３２６は、インターポーザ３２５に設けられたコンタクトホールを介して、ソルダーボール３２５と電気的に接続している。
【０１５８】
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い薄膜チップの接続に向いている。
【０１５９】
なお図１１（Ａ）〜図１１（Ｃ）において示した薄膜チップは、ボールグリッドアレイ型のインターポーザに転写されているが、本発明はこれに限定されない。端子が周辺に配置されているリードフレーム型でのインターポーザを用いていても良い。図１１（Ｄ）に、リードフレーム型のインターポーザを用いた場合の、断面構造の斜視図を示す。
【０１６０】
図１１（Ｄ）では、薄膜チップ３５１がワイヤボンディング法により、インターポーザ３５０上の接続端子３５２と接続されている。接続端子３５２は、インターポーザ３５０の薄膜チップ３５１が貼り合わされている面上に配置されている。
【０１６１】
なお本実施例では薄膜チップが剥き出しの状態を示しているが、モールド樹脂で薄膜チップを封止しても良い。
【０１６２】
また本実施例では、薄膜チップをインターポーザ上において積層した例について示すが、本発明は必ずしもこの構成に限定されず、積層する基板はガラス基板、石英基板、シリコン基板、プラスチック基板など、半導体集積回路の形成に用いられる公知の基板を用いることができる。この場合、外部からの信号または電源電圧の供給用に、基板上に接続端子を設けても良いし、光伝送により供給を行っても良い。
【０１６３】
（実施例５）
本発明で用いられる薄膜チップの転写のプロセスは、様々な製造装置を用いて処理が行なわれるので、装置間における基板の搬送が自動化されたインライン型の生産設備を用いることで、生産効率を高めることができる。
【０１６４】
図１２に、実施の形態の図１〜図３に示した作製方法において、半導体素子が形成された第１の基板に第２の基板を貼り合わせる工程から、第３の基板を貼り合わせる工程まで、製造装置間における搬送を自動化した、インライン型の生産設備の構成を示す。
【０１６５】
図１２において、７０１と７１４は基板を搬送するための手段（基板搬送手段）に相当し、それぞれ各装置間を、白抜きの矢印で示した方向に行き来する。７０７は、基板搬送手段７０１と基板搬送手段７１４との間において基板の受け渡しをするために、基板を一次的にストックする基板受け渡しステーションに相当する。
【０１６６】
なお本実施例では、各装置間における基板の搬送を、２つの基板搬送手段７０１、７１４で賄っているが、本発明はこれに限定されない。基板搬送手段の数を増やせば、基板搬送の能率を高めることができる。また基板受け渡しステーション７０７のように、基板の受け渡しのために一次的に基板をストックするような設備を、必ずしも設ける必要はない。例えば、装置へ基板を搬入する基板搬送手段と、搬出する基板搬送手段とを異なるようにすることで、基板の受け渡しを行なっても良い。
【０１６７】
７０２はスピナーであり、第１の基板の半導体素子を覆うように、水溶性の接着剤をスピンコート法により塗布する装置である。７０３は露光装置であり、スピナー７０２において塗布された接着剤を紫外線の露光により硬化させることができる。７０４はスクライバーであり、後の工程における剥離の際に、金属酸化膜を境にして半導体素子が剥離しすくなるように、基板の端部をカットするための装置である。
【０１６８】
７０５は両面テープ貼付装置であり、テープ供給カセット７０６から供給される両面テープを、第１の基板の接着剤が塗布された面に貼り付けることができる。７０８は基板貼付装置であり、基板供給カセット７０９から供給された第２の基板を、前工程で貼り付けられた両面テープを用い、第１の基板に貼り付けることができる。
【０１６９】
７１０は両面テープ貼付装置であり、テープ供給カセット７１１から供給される両面テープを、第１の基板の接着剤が塗布された面とは反対の面に貼り付けることができる。７１２は基板貼付装置であり、基板供給カセット７１３から供給された第３の基板を、前工程で貼り付けられた両面テープを用い、第１の基板に貼り付けることができる。
【０１７０】
なお本実施例では、上述した工程のみインライン化された生産設備について説明したが、本発明はこれに限定されず、他の工程において用いる装置をインライン化するようにしても良い。
【０１７１】
（実施例６）
本発明の集積回路は様々な半導体装置に用いることが可能である。また本発明の集積回路に表示装置を貼り合わせ、半導体装置に用いることも可能である。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に良くなるため、本発明の集積回路を用いることは非常に有用である。
【０１７２】
図１３（Ａ）はシート型の携帯電話であり、本体２１０１、表示部２１０３、音声入力部２１０４、音声出力部２１０５、スイッチ２１０６、外部接続ポート２１０７等を含む。外部接続ポート２１０７を介して、別途用意したイヤホン２１０８を接続することができる。表示部２１０３には、センサを備えたタッチパネル式の表示装置が用いられており、表示部２１０３に表示されたタッチパネル式操作キー２１０９に触れることで、一連の操作を行なうことができる。本発明の薄膜集積回路は、本体２１０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２１０３に用いることが可能である。
【０１７３】
図１３（Ｂ）は電子ブックであり、本体２２０１、表示部２２０２、操作キー２２０３等を含む。またモデムが本体２２０１に内蔵されていても良い。また本発明の薄膜集積回路は、各種信号処理回路として用いることができる。
【０１７４】
図１３（Ｃ）は腕時計であり、本体２３０１、表示部２３０２、留具２３０３等を含む。本発明の薄膜集積回路は、本体２３０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２３０２に用いることが可能である。
【０１７５】
図１３（Ｄ）はシート型のパーソナルコンピュータであり、本体２４０１、表示部２４０２、タッチパネル式キーボード２４０３、ポインティングマウス２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含む。タッチパネル式キーボード２４０３、ポインティングマウス２４０４には、センサを備えたタッチパネル式の、表示装置が用いられており、タッチパネル式キーボード２４０３、ポインティングマウス２４０４に触れることで、一連の操作を行なうことができる。本発明の薄膜集積回路は、各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２４０２、タッチパネル式キーボード２４０３などに用いることが可能である。
【０１７６】
図１３（Ｄ）は電子カードであり、本体２６０１、表示部２６０２、接続端子２６０３等を含む。本発明の薄膜集積回路は、本体２６０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２６０２に用いることが可能である。
【０１７７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に用いることが可能である。また、本実施例の半導体装置は実施例１〜５に示したいずれの構成の集積回路を用いても良い。
【０１７８】
（実施例７）
本実施例では、ＯＬＥＤを表示素子として用いた表示装置を、貼り合わせによりフルカラー化する実施例について説明する。
【０１７９】
図１４（Ａ）に、本実施例の表示装置が有する画素の断面図を示す。８０１は１層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は赤色（Ｒ）とする。また８０２は２層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は青色（Ｂ）とする。８０３は３層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は緑色（Ｇ）とする。
【０１８０】
各画素にＯＬＥＤ８０１〜８０３が設けられており、１画素に設けらたＯＬＥＤ８０１〜８０３は、その発光が観察者から見て重なって見えるように、発光領域を互いに重ね合わせるように配置する。なお、各層の薄膜チップが有するＯＬＥＤの発光色は、本実施例で示した形態に限定されない。
【０１８１】
そして、全てのＯＬＥＤ８０１〜８０３の発光が、下層側の薄膜チップ側に向かうように、最も上層の薄膜チップが有するＯＬＥＤ８０３の陰極が光を反射する材料で形成し、ＯＬＥＤ８０１、８０２は光が両側から出射されるような構成の素子とする。
【０１８２】
上記構成により、ＯＬＥＤを表示素子として用いた表示装置をフルカラー化することができる。
【０１８３】
次に、図１４（Ａ）とは異なる形態の、本実施例の表示装置が有する画素の断面図を示す。
【０１８４】
図１４（Ｂ）において、８１１は１層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は赤色（Ｒ）とする。また８１２は２層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は青色（Ｂ）とする。８１３は３層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は緑色（Ｇ）とする。
【０１８５】
各画素にＯＬＥＤ８１１〜８１３が設けられており、１画素に設けらたＯＬＥＤ８１１〜８１３は、発光領域が互いに重ならないか、もしくは重なっても一部のみにとどまるように配置されている。なお、各層の薄膜チップが有するＯＬＥＤの発光色は、本実施例で示した形態に限定されない。
【０１８６】
そして、全てのＯＬＥＤ８１１〜８１３の発光が、下層側の薄膜チップ側に向かうように、各層の薄膜チップが有するＯＬＥＤ８１１〜８１３の陰極が光を反射する材料で形成されている。
【０１８７】
上記構成により、ＯＬＥＤを表示素子として用いた表示装置をフルカラー化することができる。
【０１８８】
本実施例で示した構成の表示装置は、各薄膜チップを別個に独立して作製するので、薄膜チップごとに作製方法を最適化するの容易である。よって、用いる電界発光材料の特性に合わせて、各色のＯＬＥＤの素子の構成を最適化し、それに合わせて作製方法を適宜変更することが可能である。
【０１８９】
【発明の効果】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。また、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。そして発光素子と受光素子の間の距離をより短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【０１９０】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【０１９１】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【図面の簡単な説明】
【図１】本発明の薄膜集積回路の作製方法を示す図。
【図２】本発明の薄膜集積回路の作製方法を示す図。
【図３】本発明の薄膜集積回路の作製方法を示す図。
【図４】本発明の薄膜集積回路の構成を示す図。
【図５】本発明の薄膜集積回路の構成を示す図。
【図６】本発明の薄膜集積回路に用いられる発光素子の構成を示す図。
【図７】本発明の薄膜集積回路の一例であるマイクロプロセッサの構成を示す図。
【図８】本発明の薄膜集積回路の一例であるＤＲＡＭの構成を示す図。
【図９】本発明の薄膜集積回路の一例であるＤＲＡＭの構成を示す図。
【図１０】本発明の薄膜集積回路の一例であるワンチップマイコンの構成を示す図。
【図１１】本発明の薄膜集積回路をインターポーザ上に接続した様子を示す斜視図及び断面図。
【図１２】本発明の薄膜集積回路の作製工程において用いる生産設備の一例を示す図。
【図１３】本発明の薄膜集積回路を用いて作製される半導体装置の構成を示す図。
【図１４】本発明の半導体装置の１つである表示装置の画素の断面図。
【発明の属する技術分野】
本発明は、ガラス基板上に形成された結晶構造を有する半導体膜を用いた集積回路（薄膜集積回路）に係り、該薄膜集積回路内における信号の伝達を、光インターコネクションにより行なう薄膜集積回路及び該薄膜集積回路を用いた半導体装置に関する。
【０００２】
【従来の技術】
微細化の最小寸法がサブミクロン領域に近づくにつれて、ＬＳＩの高集積化に歯止めがかかりつつある。高集積化が不充分だと、配線抵抗が抑えられないため、信号の遅延や波形の乱れ、信号の伝送量の低下を引き起こし、集積回路の情報処理能力が制限される。また、配線の長距離化に伴い配線間の寄生容量が増大すると、配線への充放電エネルギーが増加するため、消費電力が抑えられないという問題もある。
【０００３】
そこで更なる高集積化を進めるために、三次元集積回路に関する技術が注目されている。三次元集積回路は、層間絶縁膜を間に挟んで半導体素子を階層的に積み上げていく技術であり、集積回路の飛躍的な高集積化、配線長の短縮による高速化、多機能化を実現しようとするのものである。
【０００４】
三次元集積回路を形成するには、各層に形成された半導体素子どうしを電気的に接続する必要がある。各層間の半導体素子の電気的な接続は、ワイヤボンディング法や、フリップチップ法などを用いて行なうことができる。また、各層を隔てている層間絶縁膜にビアホールを形成し、電気的な接続を行なうこともできる。また、発光素子を用いて電気信号を光信号に変換して、光伝送により接続を行なう、所謂光インターコネクションを用いることも可能である。
【０００５】
下記、特許文献１に、光信号を用いてＣＰＵ、メモリーコントローラと、メモリ間のデータの伝送を行なう技術について開示されている。
【０００６】
【特許文献１】
特開２０００−５８８８２号公報
【０００７】
特許文献１に記載されているように、光信号を用いてデータの伝送を行なうことで、配線抵抗に起因するスキューや、不要な電波輻射の低減を図ることができる。
【０００８】
【発明が解決しようとする課題】
上述したように、集積回路の三次元化は、さらなる高集積化を実現するにあたって重要な技術であるが、半導体装置の処理する情報量のさらなる増加に対応するために積層数を増やすと、各層間の接続が困難になるという問題点があった。
【０００９】
例えばワイヤボンディング法の場合、近隣の層を金属細線で接続するのは容易だが、接続する２つの層が離れると、接続に用いる金属細線の形成を阻害しないように、間に存在する層の形状を制限する必要がある。そのため、多層化が進み、接続する２つの層の間に存在する層の数が増えると、金属細線を用いての接続は難しくなる。また金属細線は、通常各層のエッジ近傍においてボンディングするため、金属細線を接続するエリアが限られ、各層の端子数に制限が生じる。
【００１０】
フリップチップ法の場合、電気的な接続に用いるエリアに限定がないため、ワイヤボンディング法に比べて各層の端子数を比較的多く設けることができる。しかしワイヤボンディング法と同様に、近隣の層を接続するのに適しているが、接続する２つの層が離れていると、ソルダーボールによる接続を阻害しないように、間に存在する層の形状を制限する必要があり、多層化に適さない。
【００１１】
また層間絶縁膜にビアホールを形成して接続する場合も、接続する２つの層が離れていると、間に存在する全ての層を貫通するビアホールを形成する必要がある。ビアホールは、貫通する層が厚くなればなるほど、その口径を大きくする必要があり、却って配線の高集積化の妨げとなるため好ましくない。
【００１２】
光伝送を用いる場合は、上述した他の場合と異なり、多層化によって接続するべき２つの層が離れていたとしても、光ファイバー等の光学系を用いることで、他の層の形状を制限せずとも層間の接続を行なうことができる。しかし、一般的に光ファイバーは高価であり、集積回路を用いた半導体装置のコストという観点からすると、用いるのにはあまり好ましい部材とは言えない。
【００１３】
また１つの基板上に、複数の層からなる薄膜集積回路を連続して形成すれば、光ファイバー等の光学系を用いずに光伝送を容易に行なうことができる。しかし、上層の半導体素子に用いる半導体膜を結晶化する際、下層の半導体素子の耐熱温度以下で行なうという制限があり、プロセス上の制約が多く、より高い特性の薄膜集積回路を形成するのが難しい。
【００１４】
本発明は上述した問題に鑑み、安価なガラス基板を用い、情報量の増加に対応でき、なおかつ高性能で高速動作が可能な集積回路を有する半導体装置の提供を課題とする。
【００１５】
【課題を解決するための手段】
本発明では上記課題を解決するために、耐熱性を有する基板に成膜した薄膜の半導体膜を用いて薄膜集積回路を作製し、該薄膜集積回路を別途用意した基板上に転写する。この転写を繰り返すことで、複数の薄膜集積回路を積層し、三次元化を図る。転写前の薄膜集積回路を形成するための基板は、半導体素子の作製工程における熱処理に耐え得る程度の耐熱性を有していれば良い。
【００１６】
そして各層の薄膜集積回路（以下、薄膜チップと呼ぶ）どうしの接続は、光信号を用いた所謂光インターコネクションで行なう。つまり、積層された薄膜チップの、上段の回路の出力側に発光素子を設け、該発光素子と対向するように、後段の回路の入力側に受光素子を形成する。そして上段の回路から出力された電気信号を発光素子において光信号に変換し、該光信号を受けた受光素子が電気信号に変換し、後段の回路に入力する。
【００１７】
薄膜チップの転写は、基板と薄膜集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して薄膜集積回路を剥離し、転写する方法、基板と薄膜集積回路の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と薄膜集積回路とを剥離し、転写する方法、薄膜集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで薄膜集積回路を基板から切り離し、転写する方法等、様々な方法を用いることができる。
【００１８】
例えば、金属酸化膜を用いた転写は、以下の手法に従って行なうことができる。
【００１９】
まず半導体素子の作製工程における熱処理に、耐え得るような耐熱性を有する第１の基板を用意する。そして該第１の基板上に金属膜を成膜し、該金属膜の表面を酸化することで数ｎｍの極薄い金属酸化膜を成膜する。次に該金属酸化膜上に絶縁膜、半導体膜を順に積層するように成膜する。絶縁膜は単層であっても、複数の膜を積層したものであっても良い。例えば窒化珪素、窒化酸化珪素、酸化珪素などを用いることができる。そして該半導体膜を用いて、薄膜集積回路に用いられる半導体素子を作製する。
【００２０】
半導体素子を形成したら、該半導体素子を覆うように第２の基板を貼り合わせ、第１の基板と第２の基板の間に半導体素子が挟まれた状態を作る。なお、薄膜集積回路と並行して表示装置を形成する場合は、表示素子を完成させる前に、第２の基板を貼り合わせる。例えば表示素子として液晶セルを用いる場合は、半導体素子の一つである薄膜トランジスタ（ＴＦＴ）に電気的に接続された液晶セルの画素電極や、該画素電極を覆っている配向膜を作製した後、対向電極が形成された対向基板を貼り合わせる前に行なう。
【００２１】
そして第１の基板の半導体素子が形成されている側とは反対の側に、第１の基板の剛性を補強するために第３の基板を貼り合わせる。第２の基板よりも第１の基板の剛性が高いほうが、第１の基板を引き剥がす際に、半導体素子に損傷が与えられにくくスムーズに剥がすことができる。ただし第３の基板は、後に第１の基板を半導体素子から引き剥がす際に、第１の基板の剛性が十分であれば、必ずしも貼り合わせる必要はない。
【００２２】
次に、加熱処理等を施すことで金属酸化膜を結晶化し、金属酸化膜の脆性を高め、第１の基板を半導体素子から剥離しやすくする。そして第１の基板を第３の基板と共に、半導体素子から引き剥がす。なお、金属酸化膜を結晶化するための加熱処理は、第３の基板を貼り合わせる前であってもよいし、第２の基板を貼り合わせる前であってもよい。或いは、半導体素子を形成する工程において行なわれる熱処理が、この金属酸化膜の結晶化の工程を兼ねていても良い。
【００２３】
そして第１の基板を第３の基板と共に、半導体素子から引き剥がす。この引き剥がしによって、金属膜と金属酸化膜の間で分離する部分と、絶縁膜と金属酸化膜の間で分離する部分と、金属酸化膜自体が双方に分離する部分とが生じる。いずれにしろ、半導体素子は第２の基板側に貼り付くように、第１の基板から引き剥がされる。
【００２４】
次に、第１の基板が剥離されることで、第２の基板側に貼り付いた状態の半導体素子を、半導体装置を形成するための基板（以下、素子基板と呼ぶ）に接着剤等で貼り合わせる。そして、第２の基板を剥離し、半導体素子が素子基板に転写された状態にする。該素子基板に固定された半導体素子によって、１つの薄膜チップが形成される。該薄膜チップと他のチップとの接続を行なうための受光素子及び発光素子は、予め素子基板上に形成しておいてもよいし、薄膜チップを貼り合わせた後に形成しても良い。また既製の発光素子または受光素子を貼り付けて、薄膜チップに電気的に接続するようにしても良い。
【００２５】
そして同様に、別途用意した基板上に、次層の薄膜チップを構成する薄膜集積回路を形成し、既に転写されている薄膜チップに重ねるように、再び転写する。このように転写を繰り返すことで、薄膜チップを素子基板上に積層することができる。このとき、各薄膜チップ間に樹脂等で層間絶縁膜を形成しても良い。また転写の際に用いる接着剤を層間絶縁膜の代わりに用いても良い。
【００２６】
薄膜チップと共に表示装置を転写する場合は、転写した後に表示素子を作製する。転写後に発光素子を作製する場合も同様である。例えば液晶表示装置の場合、具体的には、対向電極、第２の偏光板等が形成されたプラスチック基板（以下、対向基板と呼ぶ）を別途作製しておき、該対向基板を貼り合わせて液晶を注入し、液晶セルを完成させる。なお対向基板には、対向電極、第２の偏光板のみならず、カラーフィルタ、配向膜、ブラックマトリクス等を作製しておいても良い。
【００２７】
本発明では、１層の薄膜チップの厚さをトータルの膜厚５μｍ、より望ましくは２μｍ以下とすることができる。
【００２８】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。
【００２９】
また、ガラス基板上の薄膜の半導体膜で形成された集積回路（以下、薄膜集積回路と呼ぶ）を重ね合わせて三次元化する場合とは異なり、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。また発光素子と受光素子の間の距離を短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【００３０】
なお、素子基板に可撓性を有するプラスチック基板を用いることができる。プラスチック基板としては、極性基のついたノルボルネン樹脂からなるＡＲＴＯＮ：ＪＳＲ製を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどのプラスチック基板を用いることができる。
【００３１】
可撓性を有するプラスチック基板を用いることで、ガラス基板と比較して振動、衝撃に対する機械的強度に優れ、なおかつ軽量化された薄膜集積回路を作製することができ、また薄膜集積回路の厚さを抑えやすい。また素子基板が可撓性を有しているため、薄膜集積回路の形状の自由度が高まる。よって例えば、円柱状のビンなどに貼り付けられるような、曲面を有する形状に薄膜集積回路を形成することも可能である。
【００３２】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【００３３】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【００３４】
また、一つの発光素子の信号を複数の受光素子で受光することができるので、一つの薄膜チップから同時に複数の他の薄膜チップへ信号を伝送することができ、非常に高速な光バスを形成することができる。
【００３５】
そして単結晶のシリコンウェハとは異なり、各薄膜チップは光を透過するので、光ファイバーなどの特殊な光学系を用いずとも、３層以上の薄膜チップ間の信号の伝送を比較的容易に行なうことが可能である。なお、ガラス基板上に形成されたＴＦＴは単結晶トランジスタに比べて動作速度が劣っている。しかし、薄膜チップ間の信号の伝送に光信号を用いることで、薄膜チップ間を伝送する信号のバス幅を大きく取ることができ、複数の薄膜チップ上の回路で効率の良い並列動作をさせることが可能になるので、ガラス基板上に形成されたＴＦＴの動作速度の低さをカバーすることが可能である。
【００３６】
また、単結晶のシリコンウェハの場合に比べてガラス基板上に形成された回路の集積度が低くても、基板間の信号の伝送に光信号を用いることで複数の薄膜チップを積層することができ、薄膜集積回路が水平方向に嵩張るのを防ぐことができる。さらに配線の長距離化を防ぐことができ、配線容量に起因する消費電力の増加を抑えられる。
【００３７】
また、各薄膜チップごとにプロセスを容易に変更することができる。よって、１枚の基板上に全ての回路を同時に形成する場合とは異なり、各層の薄膜チップに求められる特性に合わせたプロセスを選択することができる。また、安価なガラス基板を用いることでコストを抑えることができる。
【００３８】
そして、別途作製された薄膜チップを組み合わせて１つの集積回路を構成するので、１つの基板上に同時に集積回路を形成する場合に比べて、歩留りを高めることができる。また、薄膜チップ間の信号の伝送に光信号を用いることで、回路間を電気的に接続するためのＦＰＣ等の端子の数を抑えることができ、機械的強度における信頼性を高めることができる。さらに、処理する信号の情報量が増加しても、端子の部分における接点不良の発生による歩留りの低下を抑えることができる。
【００３９】
そして、光信号の送受を行なう発光素子及び受光素子は、ＦＰＣの端子と異なり必ずしも基板の端部に配置する必要がないので、レイアウト上の制約が小さくなり、処理する情報量のさらなる増加に対応しやすい。
【００４０】
このように本発明は、高性能で高速動作が可能な集積回路を有する半導体装置の提供を可能とする。
【００４１】
【発明の実施の形態】
次に、本発明の薄膜集積回路に用いられる半導体素子の具体的な作製方法、及び該半導体素子の素子基板への貼り合わせ（転写）方法について説明する。なお本実施の形態では、半導体素子として２つのＴＦＴを例に挙げて説明するが、薄膜集積回路に含まれる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子（メモリ）、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【００４２】
まず図１（Ａ）に示すように、スパッタ法を用いて第１の基板５００上に金属膜５０１を成膜する。ここでは金属膜５０１にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。なお本実施の形態では第１の基板５００上に直接金属膜５０１を成膜するが、例えば酸化珪素、窒化珪素、窒化酸化珪素等の絶縁膜で第１の基板５００を覆ってから、金属膜５０１を成膜するようにしても良い。
【００４３】
そして金属膜５０１の成膜後、大気に曝すことなく酸化物膜５０２を積層するように成膜する。ここでは酸化物膜５０２として酸化珪素膜を膜厚１５０ｎｍ〜３００ｎｍとなるように成膜する。なお、スパッタ法を用いる場合、第１の基板５００の端面にも成膜が施される。そのため、後の工程における剥離の際に、酸化物膜５０２が第１の基板５００側に残ってしまうのを防ぐために、端面に成膜された金属膜５０１と酸化物膜５０２とをＯ２アッシングなどで選択的に除去したり、第１の基板５００の端部をダイシング等でカットすることが好ましい。
【００４４】
また酸化物膜５０２の成膜の際に、スパッタの前段階としてターゲットと基板との間をシャッターで遮断してプラズマを発生させる、プレスパッタを行う。プレスパッタはＡｒを１０ｓｃｃｍ、Ｏ２をそれぞれ３０ｓｃｃｍの流量とし、第１の基板５００の温度を２７０℃、成膜パワーを３ｋＷの平行状態に保って行なう。プレスパッタにより、金属膜５０１と酸化物膜５０２の間に極薄い数ｎｍ（ここでは３ｎｍ）程度の金属酸化膜５０３が形成される。金属酸化膜５０３は、金属膜５０１の表面が酸化することで形成される。よって本実施の形態では、金属酸化膜５０３は酸化タングステンで形成される。
【００４５】
なお本実施の形態では、プレスパッタにより金属酸化膜５０３を形成しているが、本発明はこれに限定されない。例えば酸素、または酸素にＡｒ等の不活性ガスを添加し、プラズマにより意図的に金属膜５０１の表面を酸化し、金属酸化膜５０３を形成するようにしても良い。
【００４６】
次に酸化物膜５０２を成膜した後、ＰＣＶＤ法を用いて下地膜５０４を成膜する。ここでは下地膜５０４として、酸化窒化珪素膜を膜厚１００ｎｍ程度となるように成膜する。そして下地膜５０４を成膜した後、大気に曝さずに半導体膜５０５を形成する。半導体膜５０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜５０５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【００４７】
次に、半導体膜５０５を公知の技術により結晶化する。公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザ結晶化法、赤外光を用いたランプアニール結晶化法がある。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法を用いることもできる。
【００４８】
また、なお予め多結晶半導体膜である半導体膜５０５を、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成するようにしても良い。
【００４９】
本実施の形態ではレーザ結晶化により、半導体膜５０５を結晶化する。連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。また非線形光学素子を用いて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜５０５に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓ程度とし、照射する。
【００５０】
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを照射するようにしても良い。
【００５１】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【００５２】
上述した半レーザ光の照射により、導体膜５０５の結晶性がより高められる。次に、図１（Ｂ）に示すように、結晶性がより高められた半導体膜５０５をパターニングし、島状の半導体膜５０７、５０８を形成し、該島状の半導体膜５０７、５０８を用いてＴＦＴに代表される各種の半導体素子を形成する。なお本実施の形態では、下地膜５０４と島状の半導体膜５０７、５０８とが接しているが、半導体素子によっては、下地膜５０４と島状の半導体膜５０７、５０８との間に、電極や他の絶縁膜等が形成されていても良い。例えば半導体素子の１つであるボトムゲート型のＴＦＴの場合、下地膜５０４と島状の半導体膜５０７、５０８との間に、ゲート電極とゲート絶縁膜が形成される。
【００５３】
本実施の形態では、島状の半導体膜５０７、５０８を用いてトップゲート型のＴＦＴ５０９、５１０を形成する（図１（Ｃ））。具体的には、島状の半導体膜５０７、５０８を覆うようにゲート絶縁膜５１１を成膜する。そして、ゲート絶縁膜５１１上に導電膜を成膜し、パターニングすることで、ゲート電極５１２、５１３を形成する。そして、ゲート電極５１２、５１３や、あるいはレジストを成膜しパターニングしたものをマスクとして用い、島状の半導体膜５０７、５０８にｎ型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域等を形成する。なおここではＴＦＴ５０９、５１０をｎ型とするが、ｐ型のＴＦＴの場合は、ｐ型の導電性を付与する不純物を添加する。
【００５４】
上記一連の工程によってＴＦＴ５０９、５１０を形成することができる。なおＴＦＴの作製方法は、上述した工程に限定されない。
【００５５】
次にＴＦＴ５０９、５１０を覆って第１の層間絶縁膜５１４を成膜する。そして、ゲート絶縁膜５１１及び第１の層間絶縁膜５１４にコンタクトホールを形成した後、コンタクトホールを介してＴＦＴ５０９、５１０と接続する端子５１５〜５１８を、第１の層間絶縁膜５１４に接するように形成する。
【００５６】
端子５１５の一部は、受光素子（光電変換素子）のカソード電極として用いる。端子５１５〜５１８として、スパッタ法で成膜したアルミニウムを用いたが、材料はこれに限定されない。その他の金属、例えばチタン、タンタル、タングステン、銅を用いることができる。また、チタン、アルミニウム、チタンでなる積層膜を用いてもよい。
【００５７】
次に、水素を含有する非晶質珪素膜を基板全面に成膜した後にパターニングすることで、光電変換層５１９を形成する。そして、基板全面に透明導電膜を形成する。本実施例では透明導電膜として厚さ２００ｎｍのＩＴＯをスパッタ法で成膜する。透明導電膜をパターニングし、アノード電極５２０を形成する（図１（Ｃ））。カソード電極として用いる端子５１５と、光電変換層５１９と、アノード電極５２０とが重なった部分が、受光素子５２１として機能する。
【００５８】
なお、受光素子の構成は、図１（Ｃ）に示した構成に限定されない。受光素子が受ける光の入射方向に合わせて、設計者が適宜受光素子の構成を決めることができる。
【００５９】
そして、受光素子５２１、端子５１５〜５１８を覆うように、第１の層間絶縁膜５１４上に第２の層間絶縁膜５２３を成膜する。なお、第２の層間絶縁膜５２３は、後の貼り合わせの工程において受光素子５２１を保護するために設けており、必ずしも成膜する必要はない。後に形成する保護層５２４が、その役割を担っていても良い。
【００６０】
次に、第２の層間絶縁膜５２３を覆って、保護層５２４を形成する。保護層５２４は、後に第２の基板を貼り合わせたり剥離したりする際に、半導体素子を保護する機能を有しており、第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層５２４を形成することができる。
【００６１】
本実施の形態ではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層５２４を形成する（図１（Ｄ））。
【００６２】
なお、複数の有機樹脂を積層する場合、有機樹脂どうしでは使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎる恐れがある。従って、第２の層間絶縁膜５２３と保護層５２４を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５２４の除去がスムーズに行なわれるように、第２の層間絶縁膜５２３と後に成膜される保護層５２４との間に、無機絶縁膜（ＳｉＮＸ膜、ＳｉＮＸＯＹ膜、ＡｌＮＸ膜、またはＡｌＮＸＯＹ膜）を形成しておくことが好ましい。
【００６３】
次に、後の剥離を行ない易くするために、金属酸化膜５０３を結晶化させる。結晶化により、金属酸化膜５０３が粒界において割れやすくなり、脆性を高めることができる。本実施の形態では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。
【００６４】
次に、金属酸化膜５０３と酸化物膜５０２の間の密着性、または金属酸化膜５０３と金属膜５０１の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜５０３の層内または界面近傍の一部に損傷を与える。本実施の形態では、ダイヤモンドペンなどの硬い針を金属酸化膜５０３の端部近傍に垂直に押しつけ、そのまま荷重をかけた状態で金属酸化膜５０３に沿って動かす。好ましくは、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行う前に、剥離が開始されるきっかけとなるような、密着性の低下した部分を形成することで、後の剥離工程における不良を低減させることができ、歩留まり向上につながる。
【００６５】
次いで、両面テープ５２５を用い、保護層５２４に第２の基板５２６を貼り付け、さらに両面テープ５２７を用い、第１の基板５００に第３の基板５２８を貼り付ける（図１（Ｅ））。なお両面テープではなく接着剤を用いてもよい。例えば紫外線によって剥離する接着剤を用いることで、第２の基板剥離の際に半導体素子にかかる負担を軽減させることができる。
【００６６】
第３の基板５２８を貼り付けることで、後の剥離工程で第１の基板５００が破損するのを防ぐことができる。第２の基板５２６および第３の基板５２８としては、第１の基板５００と同程度が、より剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【００６７】
次いで、金属膜５０１と酸化物膜５０２とを物理的に引き剥がす。引き剥がしは、先の工程において、金属酸化膜５０３の金属膜５０１または酸化物膜５０２に対する密着性が部分的に低下した領域から開始する。
【００６８】
引き剥がしによって、金属膜５０１と金属酸化膜５０３の間で分離する部分と、酸化物膜５０２と金属酸化膜５０３の間で分離する部分と、金属酸化膜５０３自体が双方に分離する部分とが生じる。そして第２の基板５２６側に半導体素子（ここではＴＦＴ５０９、５１０）が、第３の基板５２８側に第１の基板５００及び金属膜５０１が、それぞれ貼り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行なうことができる。剥離後の状態を図２（Ａ）に示す。
【００６９】
次に接着剤５２９で、薄膜集積回路を最終的に積層する基板（素子基板）５３０と、部分的に金属酸化膜５０３が付着している酸化物層５０２とを接着する（図２（Ｂ））。この接着の際に、両面テープ５２５による第２の基板５２６と保護層５２４との間の密着力よりも、接着剤５２９による酸化物層５０２と素子基板５３０との間の密着力の方が高くなるように、接着剤５２９の材料を選択することが重要である。
【００７０】
なお、金属酸化膜５０３が酸化物膜５０２の表面に残存していると、素子基板５３０との密着性が悪くなる場合があるので、完全にエッチング等で除去してから素子基板５３０に接着させ、密着性を高めるようにしても良い。
【００７１】
接着剤５２９としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませて接着剤５２９も高い熱伝導性を備えていることが好ましい。
【００７２】
また本実施の形態では、素子基板５３０として、ソルダーボール５３１を備えたインターポーザを用いる。ソルダーボール５３１は、素子基板５３０の薄膜集積回路を積層する面の裏面に露出しており、素子基板５３０に設けられたコンタクトホールを介して、薄膜集積回路を積層する面に設けられた配線５３２と、電気的に接続している。本実施の形態では、配線５３２は、例えば銅にはんだ、金またはスズをメッキすることで形成されている。
【００７３】
次に図２（Ｃ）に示すように、保護層５２４から両面テープ５２５と第２の基板５２６を順に、または同時に剥がす。なお、接着剤５２９として紫外線硬化型接着剤を用い、両面テープ５２５に紫外線によって剥離するテープまたは接着剤を用いることで、一度の紫外線照射により、両面テープ５２５の剥離と接着剤５２９の硬化を同時に行なうことができる。
【００７４】
そして図２（Ｄ）に示すように保護層５２４を除去する。ここでは保護層５２４に水溶性の樹脂が使われているので、水に溶かして除去する。保護層５２４が残留していると不良の原因となる場合は、除去後の表面に洗浄処理やＯ２プラズマ処理を施し、残留している保護層５２４の一部を除去することが好ましい。
【００７５】
なお本実施の形態では、金属膜５０１としてタングステンを用いているが、本発明において金属膜はこの材料に限定されない。その表面に金属酸化膜５０３が形成され、該金属酸化膜５０３を結晶化することで基板を引き剥がすことができるような金属を含む材料であれば良い。例えば、ＴｉＮ、ＷＮ、Ｍｏ等を用いることができる。またこれらの合金を金属膜として用いる場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。
【００７６】
図２（Ｄ）に示すように１層目の薄膜集積回路５３３の、素子基板５３０への転写が終了したら、次に図３（Ａ）に示すように、１層目の薄膜集積回路５３３上への、２層目の薄膜集積回路５３４の転写を行なう。２層目の薄膜集積回路５３４の貼り合わせは、１層目の薄膜集積回路５３３を素子基板５３０に貼り合わせるのと同様の手法を用いて、行なうことができる。即ち、別途用意した第１の基板上に２層目の薄膜集積回路５３４を形成し、該２層目の薄膜集積回路５３４を覆うように第２の基板を貼り合わせる。そして第１の基板を第３の基板で補強した後、第１の基板と２層目の薄膜集積回路５３４との間に設けられた金属酸化膜を結晶化して脆弱化し、第１の基板を第３の基板と共に剥離して取り除く。そして第２の基板に貼り付いた状態の２層目の薄膜集積回路５３４を、１層目の薄膜集積回路５３３上に接着剤５３５を用いて接着した後、第２の基板を取り除き、転写を完了させる。
【００７７】
１層目の薄膜集積回路５３３と２層目の薄膜集積回路５３４の間の距離は、接着剤５３５の厚さを調整することで制御することができる。接着剤の厚さは、貼り合わせの際の圧力に依存するが、本実施例では２０μｍ程度とする。
【００７８】
本実施の形態では、２層目の薄膜集積回路５３４の転写後に、発光素子を形成する場合について説明する。２層目の薄膜集積回路５３４には、１層目の薄膜集積回路５３３に転写した時点で、発光素子の画素電極５３６が形成されている。画素電極５３６は透明導電膜で形成されており、本実施の形態ではＩＴＯを用いている。
【００７９】
なお本実施の形態では、発光素子の画素電極に透明導電膜を用いているが、本発明はこれに限定されない。発光素子からの光の方向を、素子基板側に向かせるのか、それとは反対の方向に向かせるのかによって、発光素子の構成を適宜最適化するのが望ましい。
【００８０】
次に、図３（Ｂ）に示すように、画素電極５３６と薄膜集積回路に電気的に接続された端子５４５が一部露出するような開口部を有する第３の層間絶縁膜５３９を成膜する。本実施の形態では、画素電極を形成した時点で２層目の薄膜集積回路を転写する場合について説明するが、画素電極に加えて、第３の層間絶縁膜を形成した時点で転写を行うことも可能である。
【００８１】
次に、第３の層間絶縁膜５３９の開口部において画素電極５３６と重なるように、電界発光層５３７、陰極５３８を積層するように成膜する。画素電極５３６と、電界発光層５３７と、陰極５３８とが重なる部分が、発光素子５４０に相当する。
【００８２】
なお、画素電極５３６として用いる透明導電膜は、ＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。画素電極５３６は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄で研磨しても良い。またＣＭＰ法を用いた研磨後に、画素電極５３６の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。
【００８３】
電界発光層５３７は、発光層単独かもしくは発光層を含む複数の層が積層された構成を有している。また陰極５３８は、仕事関数の小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
【００８４】
なお第３の層間絶縁膜５３９は、電界発光層５３７が成膜される前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておくことが望ましい。具体的には、１００℃〜２００℃、０．５〜１時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、第３の層間絶縁膜５３９に真空雰囲気下で加熱処理を施した後に電界発光層５３７を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。
【００８５】
また、画素電極５３６が露出している、第３の層間絶縁膜５３９の開口部は、その端部に丸みを帯びている方が望ましい。開口部の端部が丸みを帯びていることで、電界発光層５３７が端部において極端に薄くなって穴があいたりするのを防ぐことができ、画素電極と陰極がショートすることによる発光素子の不良を極力抑えることができる。また、端部において電界発光層５３７の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。具体的には、開口部における有機樹脂膜の断面が描いている曲線の曲率半径が、０．２〜２μｍ程度であることが望ましい。
【００８６】
そして水分や酸素などの発光素子５４０の劣化を促進させる原因となる物質が、発光素子５４０に入るのを防止するために、発光素子５４０を保護膜５４１で覆う。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を、保護膜５４１として用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
【００８７】
そして、保護膜５４１を成膜した後に、さらに発光素子の封止を確かなものにするために、乾燥剤を添加した樹脂で、発光素子５４０を覆うようにしても良い。なお、該乾燥剤を添加した樹脂で、後に転写される薄膜集積回路を貼り合わせるようにしても良い。
【００８８】
なお本実施の形態では、発光素子として、エレクトロルミネッセンスを利用したＯＬＥＤ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）を用いた例について説明したが、本発明はこれに限定されない。本発明では、発光素子として、ＯＬＥＤの他に、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、半導体レーザ等を用いることが可能である。発光素子は、指向性を有する発光素子であることが望ましい。
【００８９】
本実施の形態では、２層目の薄膜集積回路５３４に設けられた発光素子５４０からの光が、１層目の薄膜集積回路５３３に設けられた受光素子５２１に入射する。よって、２層目の薄膜集積回路５３４から出力される電気信号が、発光素子５４０において光信号に変換され、そして受光素子５２１において再び電気信号に変換されて、１層目の薄膜集積回路５３３に入力される。
【００９０】
また本実施の形態では、２層目の薄膜集積回路５３４と電気的に接続されている端子５４５と、素子基板５３０に設けられた配線５３２とを、ワイヤボンディング法を用いて、接続する。具体的には、図３（Ｂ）に示すように、ワイヤ５４６を用いて接続する。配線５３２を介して、電源電圧や、各種信号を薄膜集積回路に供給することができる。なお、薄膜集積回路への電気的な接続は、ワイヤボンディング法ではなくフリップチップ法を用いていても良い。また外部からの信号の供給をも全て光伝送により行っていても良い。
【００９１】
また本実施の形態では、ワイヤ５４６が２層目の薄膜集積回路５３４に接続されているが、本発明はこれに限定されない。例えば、１層目の薄膜集積回路５３３の素子基板側に、半導体素子に電気的に接続されたソルダーボールを設け、該ソルダーボールをフリップチップ法で素子基板上の配線と接続するようにしても良い。
【００９２】
このように、発光素子と受光素子を用いた薄膜集積回路間の光伝送により、各層間の信号の授受や電源電圧の供給等の接続を行なうことができ、複数の積層された薄膜チップ（薄膜集積回路）から１つの薄膜集積回路が構築される。なお本実施の形態では２層の薄膜集積回路を積層して、１つの薄膜集積回路として用いる例について説明したが、薄膜集積回路の積層数はこれに限定されない。３層以上の複数の薄膜集積回路を積層していても良い。
【００９３】
なお、素子基板は、ガラスエポキシ等を用いたインターポーザに限定されず、他の材料を用いた基板であっても良い。
【００９４】
また、本発明の薄膜集積回路の転写方法は、上述した金属酸化膜を用いた方法に限定されない。例えば、第１の基板と薄膜集積回路との間に非晶質珪素膜を設けておき、レーザ光の照射またはエッチングにより該非晶質珪素膜に部分において、第１の基板と薄膜集積回路とを剥離するようにしても良い。
【００９５】
次に図４（Ａ）を用いて、複数の薄膜集積回路を積層する際に、各層間の発光素子と受光素子の位置関係について説明する。図４（Ａ）は、素子基板１００上に薄膜集積回路を積層している様子を、模式的に示したものである。
【００９６】
各層の薄膜チップ（薄膜集積回路）１０１には、単数または複数の回路１０３が含まれている。さらに、各層の薄膜集積回路１０１には、光信号の送受を行なう発光素子と受光素子がレイアウトされた領域が、単数または複数設けられている。なお図４（Ａ）には、以下、光伝送を行なうための発光素子または受光素子が設けられた領域を光伝送部１０２として示す。また、光伝送部１０２と、その他の回路１０３との間において電気信号をやり取りするために、該電気信号に変調または復調などの処理を施すインターフェース１０４とを有している。
【００９７】
光伝送部１０２には、光信号を受信するための受光素子と、光信号を送信するための発光素子とが形成されている。図４（Ｂ）に、各層の光伝送部１０２の拡大図を示す。１０５は発光素子に相当し、１０６は受光素子に相当する。各層の薄膜集積回路に設けられている発光素子１０５と、受光素子１０６は、互いに他層の薄膜集積回路１０１に設けられている受光素子１０６と、発光素子１０５とにそれぞれ対応している。なお図４（Ａ）と図４（Ｂ）では、発光素子１０５と受光素子１０６が、光伝送部１０２とする領域にひとまとまりにレイアウトされているが、本発明はこの構成に限定されない。回路１０３の内部に発光素子１０５と受光素子１０６が混在していても良い。そしてインターフェース１０４として機能する回路素子が、発光素子１０５と受光素子１０６のレイアウトに合わせて、回路１０３の内部に混在していても良い。
【００９８】
また図４（Ａ）では、各層間の接続を全て光伝送により行なっている例について示しているが、本発明はこれに限定されない。各種信号や電源電圧を、一部電気信号のまま送受しても良く、電気信号のまま送受用の機能、例えば端子などを有していても良い。
【００９９】
図４（Ｃ）に、光伝送部１０２とインターフェース１０４との、より具体的な構成の一例を示す。１つの発光素子１０５には、少なくとも１つの受光素子１０６が対応している。図４（Ｂ）では、光伝送部１０２に発光素子１０５と受光素子１０６のみ示しているが、実際には図４（Ｃ）に示すように、電気信号により発光素子１０５の発光を制御するための発光素子用駆動回路１１０と、受光素子から得られた電気信号を増幅するための増幅回路１１１や、得られた電気信号の波形を整形するための波形整形回路などを設ける。なおこれらの機能をインターフェース１０４が備えていても良い。
【０１００】
回路から出力された電気信号（出力信号）がインターフェース１０４によって、発光素子用駆動回路１１０の仕様に合わせた信号に変調された後、発光素子用駆動回路１１０に入力される。そして発光素子用駆動回路１１０では、入力された出力信号に従って、発光素子１０５の発光を制御する。
【０１０１】
受光素子１０６は、発光素子１０５から発せられた光信号を受けて、該光信号を電気信号に変換する。受光素子１０６において得られた電気信号は、増幅回路１１１において増幅され、波形整形回路１１２においてその波形が整形され、インターフェース１１４において各回路の仕様に合わせて復調され、入力信号として後段の回路に入力される。なお、増幅回路１９と波形整形回路２０は必ずしも設ける必要はなく、またこれらの回路の他に、電気信号の波形に何らかの処理を加える回路を有していても良い。
【０１０２】
なお、図４（Ｃ）では、発光素子と受光素子が一対一で対応している例について示したが、本発明はこの構成に限定されない。２つ以上の発光素子が１つの受光素子に対応していても良いし、１つの発光素子が２つ以上の受光素子に対応していても良い。
【０１０３】
図５（Ａ）に、それぞれ異なる層の薄膜集積回路に形成された２つの発光素子１３０、１３１が、さらに別の層の薄膜集積回路に形成された１つの受光素子１３２に対応している様子を示す。発光素子１３０は、発せられる光が、発光素子１３１の形成されている層１３３を透過して、受光素子１３２に入射するように配置されている。上記構成により、発光素子１３０から光信号を受光素子１３２に送っている間に、発光素子１３１が形成されている層１３３の薄膜集積回路において別の動作を行うことができ、逆に発光素子１３１から光信号を受光素子１３２に送っている間に、発光素子１３０が形成されている層１３４の薄膜集積回路において別の動作を行うことができる。
【０１０４】
逆に、それぞれ異なる層の薄膜集積回路に形成された２つの受光素子が、さらに別の層の薄膜集積回路に形成された１つの発光素子に対応している場合、複数の層の薄膜集積回路へ同時に光信号を送信することができる。
【０１０５】
また図５（Ｂ）に、複数の受光素子で得られた電気信号のいずれかを選択し、後段の回路に伝送する選択回路を設けた場合について示す。図５（Ｂ）では、それぞれ異なる層の薄膜集積回路に形成された２つの発光素子１３５、１３６から発せられた光信号を、さらに別の層の薄膜集積回路上に形成された２つの受光素子１３７、１３８において電気信号に変換する。そして得られる２つの電気信号のいずれか一方を、選択回路１３９において選択し、後段の回路に伝送する。上記構成により、図５（Ａ）の場合と同様に、発光素子１つあたりの発振周波数を低くすることができ、発光素子の駆動を制御する発光素子駆動部の負担を小さくすることができる。
【０１０６】
なお、薄膜集積回路間で光信号によるデータの伝送を並列に行うためには、光信号の経路を夫々独立させる必要がある。しかし、光の拡散の度合いによっては、光信号が対応しない受光素子に入射する所謂クロストークが生じる場合がある。光の拡散の度合いは、発光素子から発せられる光の指向性と、光信号の経路における媒質の屈折率に依存する。よって、クロストークがなるべく抑えられるように光の拡散を考慮し、用いる発光素子の光の指向性に合わせて、受光素子と発光素子をレイアウトし、薄膜集積回路の厚さ、薄膜集積回路間の距離、薄膜集積回路間の媒質（接着剤等）を適宜設定することが望ましい。またクロストークを防ぐために、光信号の経路に、円筒形またはそれに近い断面をもつ光ファイバーや、平面状の誘電体薄膜にそって光を伝える薄膜導波路等の光導波路を設けても良い。
【０１０７】
なお本発明で用いる基板はガラス基板に限定されない。透過性を有し、半導体素子の形成やその他のプロセスにおける処理温度に耐え得る基板であれば、プラスチック基板など、ガラス基板以外の基板も用いることは当然可能である。
【０１０８】
なお、本実施の形態では、異なる層間において光伝送により信号を伝送する例について説明したが、ある層の薄膜集積回路内において、光伝送を用いて信号の伝送を行なっていても良い。
【０１０９】
なお、発せられる光の方向が素子基板側に向いてる発光素子と、素子基板とは反対の側に向いてる発光素子とが、同一の層内に形成された薄膜集積回路に設けられている場合も想定される。同一の層内に光の出射方向が異なる２種類の発光素子が形成されている、薄膜集積回路の断面図の一例を、図６に示す。
【０１１０】
図６に示す２つの発光素子２０１、２０２は、素子の構成自体は同じであり、透明導電膜から形成された画素電極２０３、２０４と、電界発光層２０５、２０６と、陰極２０７、２０８とを有している。画素電極２０３、電界発光層２０５、陰極２０７が重なっている部分が、発光素子２０１に相当し、画素電極２０４、電界発光層２０６、陰極２０８が重なっている部分が、発光素子２０２に相当する。
【０１１１】
具体的に図６に示す発光素子２０１、２０２が有する電界発光層２０５、２０６は、正孔注入層として膜厚２０ｎｍの銅フタロシアニン（ＣｕＰｃ）、正孔輸送層として膜厚４０ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、α−ＮＰＤと示す）、発光層としてキナクリドン（ＤＭＱｄ）が添加された膜厚３７．５ｎｍのＡｌｑ３、電子輸送層として膜厚３７．５ｎｍのＡｌｑ３、電子注入層として膜厚１ｎｍのＣａＦ２が積層されている。
【０１１２】
そして陰極２０７、２０８は光を透過する程度の膜厚を有するＡｌからなる膜で形成されている。図６では、Ａｌを抵抗加熱により気化することで蒸着させ、２０ｎｍ膜厚となるように成膜する。
【０１１３】
なお、正孔注入層としてＣｕＰｃの代わりにポリチオフェン（ＰＥＤＯＴ）を用ても良い。発光素子の積層構造及びその膜厚は、本実施の形態において示した値に限定されない。なお陰極側から光を得るためには、膜厚を薄くする方法の他に、Ｌｉを添加することで仕事関数が小さくなったＩＴＯを用いる方法もある。図６で用いる発光素子は、陽極側と陰極側の両方から光が発せられる構成であれば良い。
【０１１４】
そして図６に示す発光素子２０１は、陰極２０７に接するように、反射膜（または遮蔽膜）２１０が設けられている。この反射膜２１０によって、白抜きの矢印で示すように、発光素子２０１から発せられる光が素子基板側に向いている。なお反射膜２１０は金属膜を蒸着して形成することができるまた反射膜ではなく遮蔽膜を用いる場合、黒の顔料を添加した樹脂などを用いることができる。いずれにしても、発光素子２０１から発せられる光が素子基板側にのみ向くように、反射膜や遮蔽膜のような光の向きを制御できる手段を設ける。
【０１１５】
また図６に示す発光素子２０２は、発光素子２０２に対して素子基板側に、発光素子２０２から発せられる光を反射する金属膜２１１を設ける。金属膜２１１によって、発光素子２０２から発せられる光が、白抜きの矢印で示すように、素子基板とは反対の側に向いている。なお金属膜２１１は、薄膜集積回路内に形成されたＴＦＴのゲート電極や配線と同じ金属膜から形成することができる。また、光を反射するのではなく、単に遮蔽するための遮蔽膜を、金属膜２１１の替わりに設けても良い。遮蔽膜は層間絶縁膜として用いる絶縁膜に黒の顔料を添加したものであっても良い。いずれにしても、発光素子２０１から発せられる光が素子基板とは反対の側にのみ向くように、反射膜や遮蔽膜のような光の向きを制御できる手段を設ける。
【０１１６】
このように、同じ層内であっても、光の向きの異なる発光素子を形成することが可能である。なお、同じ層内における、光の向きの異なる発光素子の作製方法及びその構成は、図６に示した例に限定されない。ただし、発光素子により近い位置に遮蔽膜または反射膜を設けたほうが、より光の指向性を高めることができる。
【０１１７】
なお、本実施の形態では、薄膜集積回路を積層した例について説明したが、薄膜集積回路に半導体素子を用いたフラットパネルディスプレイを積層する様にしても良い。フラットパネルディスプレイを薄膜集積回路に転写する場合、表示素子を完成させる前に転写し、転写後に表示素子を完成させるようにするのが望ましい。例えばＯＬＥＤを用いた発光装置の場合、画素電極を形成した後で転写し、転写後に電界発光層、陰極等を形成し、封止する。また液晶ディスプレイの場合、画素電極上に配向膜を成膜し、ラビング処理を施した後で、転写し、転写後に対向電極を有する対向基板で封止し、液晶を注入する。
【０１１８】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。また、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。そして発光素子と受光素子の間の距離をより短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【０１１９】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【０１２０】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【０１２１】
【実施例】
以下、本発明の実施例について説明する。
【０１２２】
（実施例１）
本実施例では、複数の薄膜チップで構築されるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いて、マイクロプロセッサを形成する例について説明する。
【０１２３】
ガラス基板上に形成されたＴＦＴは単結晶トランジスタに比べて動作速度が遅い。そのため、ガラス基板上にＣＰＵを形成した場合、処理内容が複雑化すると単一のＣＰＵでは、十分な速度で処理を実行することが困難である。そこでＣＰＵの一連の処理を、その目的別にいくつかの処理に分け、各処理に一つの薄膜チップで形成されたＣＰＵを割り当てる。そして各薄膜チップを光インターコネクションで接続することで、単一のＣＰＵを用いた場合と同じく一連の処理を行うことができる。それぞれの薄膜チップに形成されたＣＰＵは、割り当てられた処理だけを行えばよく、単層のＣＰＵですべての処理を行う場合にくらべて処理速度が向上する。
【０１２４】
図７に、本実施例のマイクロプロセッサの斜視図を示す。図７に示すマイクロプロセッサは、基板４００上に、ＣＰＵ４０１をそれぞれ含む複数の薄膜チップ４０２、メインメモリ４０３、クロックコントローラ４０４、キャッシュコントローラ４０５、シリアルインターフェース４０６、Ｉ／Ｏポート４０７等が形成されている。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１２５】
各薄膜チップ４０２は、光伝送部４０８と、インターフェース４０９と、ＣＰＵ４０１と、キャッシュメモリ４１０とをそれぞれ有している。光伝送部４０８には、電気信号を光信号として出力する機能を有する発光素子と、光信号を電気信号に変換する機能を有する受光素子の両方を有していても良いし、基板によっては片方だけ有していても良い。また光伝送部４０８に全ての発光素子または受光素子を集めるようにレイアウトせずとも、他の回路素子の間に混在するようにレイアウトされていても良い。そして、薄膜チップ４０２どうしの間で、または薄膜チップ４０２と基板４００上に形成された各種回路との間で、光伝送を用いて信号または電源電圧の送受を行なう。なお、全ての信号、電源電圧の送受を光伝送で行なわなくとも良く、一部直接電気信号で送受するようにしても良い。その場合、電気信号を光信号に変換せずにそのまま送受信するための端子を有する。
【０１２６】
キャッシュメモリ４１０は、ＣＰＵ４０１とメインメモリ４０３の間に介在した、小容量で高速のメモリである。ＣＰＵをより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵの動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。ＣＰＵはキャッシュメモリをアクセスすることによりメインメモリのスピードによらず、高速で動作することが可能となる。
【０１２７】
以下、各ＣＰＵ４０１の動作の一例について説明する。例えば、まず実行初期において、プログラムをメインメモリ４０３や他の外付メモリなどから、各薄膜チップ４０２のキャッシュメモリ４１０（ＳＲＡＭ）にダウンロードする。ＣＰＵ４０１のうち、マスターとなるＣＰＵがこれを行っても良い。
【０１２８】
次にＣＰＵ４０１のうち、スレーブとなる各ＣＰＵは、同じ薄膜チップ４０２のキャッシュメモリ４１０に格納されたプログラムを順に実行する。同じ薄膜チップ４０２のキャッシュメモリ４１０は、プログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に格納する。
【０１２９】
各ＣＰＵ４０１が、他のＣＰＵ４０１の出力結果や、メインメモリ４０３といった、キャッシュメモリ４１０以外との信号のやりとりが必要となる場合には、光伝送部４０８を経由して、これを行う。ＣＰＵ４０１の数に応じて全体の動作速度は向上する。特に、ＣＰＵ４０１間の信号や、基板４００外への信号のやりとりが少ない場合に、並列化の効果が高い。
【０１３０】
プログラム例としては、例えば、非常に多くの極小値をもつ位相空間内において最小値を探すような最適化問題（例えば、自動配線、セールスマンの巡回問題）や、バラツキの評価（回路シミュレーション、等）において、モンテカルロ法やシミュレーテッドアニーリングなどを適用する場合が挙げられる。
【０１３１】
これらのプログラムでは、基本的には、独立に、多数回、同じサブプログラムを実行する構造となっており、各サブプログラムを異なるＣＰＵ４０１に担当させる事で、実質的には、各薄膜チップ４０２内のＣＰＵ４０１とキャッシュメモリ４１０で完結したプログラムを実行することができ、理想的な並列計算を行うことが可能となる。
【０１３２】
なお、ＣＰＵ４０１間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵ間の処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１３３】
（実施例２）
本発明の集積回路は、各種のメモリに応用することが可能である。メモリを積層することで、実装面積を抑えつつ、メモリを大容量化することができる。そして、各薄膜チップ間のデータの送受に光伝送を用いることで、メモリを積層しても、実装の際に用いるピン数を抑えることができる。
【０１３４】
積層するメモリとして、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等に代表されるＲＡＭ（揮発性メモリ）や、マスクＲＯＭ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュ・メモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、強誘電体メモリ等に代表されるＲＯＭ（不揮発性メモリ）を用いることができる。また、これらのメモリの組み合わせであっても良い。
【０１３５】
そして、メモリを積層する場合、メモリの種類または仕様に合わせて、読み出しか書き込みかを選択するＲ／Ｗ（Ｒｅａｄ／Ｗｒｉｔｅ）回路、プリチャージ回路、リフレッシュ用のコントロール回路（リフレッシュ回路）等を、メモリと同じ薄膜チップ内に設けるようにしても良い。また供給する電源電圧を、各薄膜チップごとに適宜最適な値に設定するようにしても良い。
【０１３６】
本実施例では、ＤＲＡＭを例に挙げ、積層することで形成されるメモリの構成について説明する。
【０１３７】
図８（Ａ）に、１層目の薄膜チップの構成を示す。図８（Ａ）に示す薄膜チップには、ＤＲＡＭのメモリーセルアレイ６０１と、セレクタ回路６０２、列デコーダ６０３、行デコーダ６０４、Ｒ／Ｗ回路６０５、光伝送部６０６が形成されている。
【０１３８】
メモリーセルアレイ６０１には複数のメモリーセルが備えられている。そして、列デコーダ６０３からの信号に従って動作が制御されているセレクタ回路６０２と、行デコーダ６０４とによって、メモリーセルが選択され、データの読み書きが行なわれる。
【０１３９】
接続端子と１層目の薄膜チップとの間の信号の送受は、直接電気信号で、または光伝送部６０６を介して行なうことができる。図８（Ｂ）に、光伝送部６０６の拡大図を示す。光伝送部６０６には、発光素子６１０と、受光素子６１１が備えられており、接続端子から入力された各種信号または１層目の薄膜チップから出力される電気信号は、発光素子６１０において光信号に変換され、他のｋ層目（ｋは２以上の自然数）の薄膜チップに伝送される。また他のｋ層目の薄膜チップから送信される光信号が、受光素子６１１において電気信号に変換され、１層目の薄膜チップまたは接続端子に送られる。
【０１４０】
光伝送部６０６に入力される信号のうち、ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）（１）〜ＣＥ（ｎ）は、１〜ｎ層目の薄膜チップの１つまたは複数を選択する信号に相当する。その他、接続端子を介して入力される電気信号、ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）、Ｄｉｎは、発光素子６１０を介において光信号に変換され、信号ＦＥによって選択された薄膜チップに送られる。また逆に、号ＦＥによって選択された薄膜チップから送られてきた光信号が、１層目の受光素子６１１において電気信号に変換され、接続端子を介して信号Ｄｏｕｔとして出力される。
【０１４１】
なお本実施例において、ＲＥ、ＷＥはＲ／Ｗ回路６０５によるデータの読み出しまたは書き込みを選択するための信号であり、Ｄｉｎはメモリに書きこまれるデータを情報として含む信号に相当し、Ｄｏｕｔは、メモリから読み出されるデータを情報として含む信号に相当する。
【０１４２】
図９に、ｋ層目の薄膜チップの構成を示す。本実施例では、ｋ層目の薄膜チップに、１層目と同じくＤＲＡＭが形成されている例について示す。図９に示すｋ層目の薄膜チップには、ｋ層目のメモリーセルアレイ６２１と、該メモリーセルアレイ６２１に対応するセレクタ回路６２２、列デコーダ６２３、行デコーダ６２４、Ｒ／Ｗ回路６２５、光伝送部６２６がそれぞれ形成されている。
【０１４３】
図示してはいないが、光伝送部６２６には発光素子と受光素子、場合によってはいずれか一方のみが形成されており、光伝送部６２６において他層の薄膜チップとの間の信号の送受が行なわれる。
【０１４４】
なお本実施例では、１層目とｋ層目の薄膜チップに、共にＤＲＡＭが形成されている例について示したが、本発明はこれに限定されず、他のありとあらゆる半導体メモリーを薄膜チップ内に形成し、該薄膜チップを積層することが可能である。また、メモリの駆動に関わるその他の回路は、本実施例で示した回路に限定されない。
【０１４５】
また本実施例では、接続端子を介して入力される電気信号が、１層目の薄膜チップに入力されているが、本発明はこれに限定されない。２層目以降の薄膜チップに、接続端子を介して電気信号が入力されるようにしても良い。
【０１４６】
（実施例３）
本実施例では、複数の薄膜チップで構築される、ワンチップ・マイコン（ｏｎｅ−ｃｈｉｐ ｍｉｃｒｏｃｏｍｐｕｔｅｒ）の構成ついて説明する。
【０１４７】
図１０に、本実施例のマイクロプロセッサのブロック図を示す。本実施例のマイクロプロセッサは、２層の薄膜チップで構成されている。１層目の薄膜チップ６３０には、ＳＩＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）６３１、ＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）６３２、カウンタ６３３、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）６３４、バスコントローラ（バスインターフェース）６３５、光伝送部６３６が設けられている。２層目の薄膜チップ６４０には、ＣＰＵ６４１、ＲＡＭ６４２、ＲＯＭ６４３、光伝送部６４４が設けられている。
【０１４８】
光伝送部６３６、６４４には、それぞれ発光素子と受光素子とが形成されており、光伝送による各種信号または電源電圧の送受が行なわれる。
【０１４９】
本実施例のように、マイコンを積層した薄膜チップで構築することで、マイコンの実装面積を飛躍的に縮小することができる。
【０１５０】
（実施例４）
本実施例では、インターポーザと薄膜チップとの電気的な接続の仕方について説明する。
【０１５１】
図１１（Ａ）に、積層された薄膜チップを、ワイヤボンディング法でインターポーザに接続した場合の、断面構造を斜視図で示す。３０１はインターポーザ、３０２は積層された薄膜チップに相当する。薄膜チップ３０２はインターポーザ３０１上に、接着剤３０４によって貼り合わされている。
【０１５２】
また図１１（Ａ）に示すインターポーザ３０１は、ソルダーボール３０５が設けられたボールグリッドアレイ型である。ソルダーボール３０５は、インターポーザ３０１の薄膜チップ３０２が貼り合わされている側とは反対の側に設けられている。そしてインターポーザ３０１に設けられた配線３０６は、インターポーザ３０１に設けられたコンタクトホールを介して、ソルダーボール３０５と電気的に接続している。
【０１５３】
なお本実施例では、薄膜チップ３０２とソルダーボール３０５との電気的な接続をするための配線３０６を、インターポーザ３０５の薄膜チップ３０２が貼り合わされている面上に設けた例を示しているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０１５４】
そして、図１１（Ａ）では、薄膜チップ３０２と配線３０６とが、ワイヤ３０７によって電気的に接続されている。図１１（Ｂ）に、図１１（Ａ）に示したパッケージの断面図を示す。薄膜チップ３０２には半導体素子３０９が設けられており、また薄膜チップ３０２のインターポーザ３０１が設けられている側とは反対側に、パッド３０８が設けられている。本実施例では、パッド３０８が、積層された薄膜チップ３０２の一番上の層に電気的に接続されている。そしてパッド３０８は、インターポーザ３０１に設けられた配線３０６と、ワイヤ３０７によって接続されている。
【０１５５】
３１０はプリント配線基板の一部に相当し、３１１はプリント配線基板３１０に設けられた配線または電極に相当する。配線３０６はソルダーボール３０５を介して、プリント配線基板３１０に設けられた配線または電極３１１に接続される。なおソルダーボール３０５と、配線または電極３１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルが圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザと薄膜チップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続するソルダーボールが３００程度よりも多い場合に有効である。
【０１５６】
次に図１１（Ｃ）に、フリップチップ法を用いて薄膜チップがインターポーザに接続されている場合の、断面図を示す。図１１（Ｃ）では、薄膜チップ３２２の一番下層の薄膜チップに、ソルダーボール３２７が設けられている。ソルダーボール３２７は、一番下層の薄膜チップのインターポーザ３２１側に設けられており、一番下層の薄膜チップと電気的に接続されている。
【０１５７】
ソルダーボール３２７は、インターポーザ３２１に設けられた配線３２６と接続されている。そして図１１（Ｃ）では、ソルダーボール３２７間の隙間を埋めるように、接着剤としても機能するアンダーフィル３２４が設けられている。またインターポーザ３２１のソルダーボール３２５は、インターポーザ３２１の薄膜チップ３２２が貼り合わされている側とは反対の側に設けられている。そしてインターポーザ３２１に設けられた配線３２６は、インターポーザ３２５に設けられたコンタクトホールを介して、ソルダーボール３２５と電気的に接続している。
【０１５８】
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い薄膜チップの接続に向いている。
【０１５９】
なお図１１（Ａ）〜図１１（Ｃ）において示した薄膜チップは、ボールグリッドアレイ型のインターポーザに転写されているが、本発明はこれに限定されない。端子が周辺に配置されているリードフレーム型でのインターポーザを用いていても良い。図１１（Ｄ）に、リードフレーム型のインターポーザを用いた場合の、断面構造の斜視図を示す。
【０１６０】
図１１（Ｄ）では、薄膜チップ３５１がワイヤボンディング法により、インターポーザ３５０上の接続端子３５２と接続されている。接続端子３５２は、インターポーザ３５０の薄膜チップ３５１が貼り合わされている面上に配置されている。
【０１６１】
なお本実施例では薄膜チップが剥き出しの状態を示しているが、モールド樹脂で薄膜チップを封止しても良い。
【０１６２】
また本実施例では、薄膜チップをインターポーザ上において積層した例について示すが、本発明は必ずしもこの構成に限定されず、積層する基板はガラス基板、石英基板、シリコン基板、プラスチック基板など、半導体集積回路の形成に用いられる公知の基板を用いることができる。この場合、外部からの信号または電源電圧の供給用に、基板上に接続端子を設けても良いし、光伝送により供給を行っても良い。
【０１６３】
（実施例５）
本発明で用いられる薄膜チップの転写のプロセスは、様々な製造装置を用いて処理が行なわれるので、装置間における基板の搬送が自動化されたインライン型の生産設備を用いることで、生産効率を高めることができる。
【０１６４】
図１２に、実施の形態の図１〜図３に示した作製方法において、半導体素子が形成された第１の基板に第２の基板を貼り合わせる工程から、第３の基板を貼り合わせる工程まで、製造装置間における搬送を自動化した、インライン型の生産設備の構成を示す。
【０１６５】
図１２において、７０１と７１４は基板を搬送するための手段（基板搬送手段）に相当し、それぞれ各装置間を、白抜きの矢印で示した方向に行き来する。７０７は、基板搬送手段７０１と基板搬送手段７１４との間において基板の受け渡しをするために、基板を一次的にストックする基板受け渡しステーションに相当する。
【０１６６】
なお本実施例では、各装置間における基板の搬送を、２つの基板搬送手段７０１、７１４で賄っているが、本発明はこれに限定されない。基板搬送手段の数を増やせば、基板搬送の能率を高めることができる。また基板受け渡しステーション７０７のように、基板の受け渡しのために一次的に基板をストックするような設備を、必ずしも設ける必要はない。例えば、装置へ基板を搬入する基板搬送手段と、搬出する基板搬送手段とを異なるようにすることで、基板の受け渡しを行なっても良い。
【０１６７】
７０２はスピナーであり、第１の基板の半導体素子を覆うように、水溶性の接着剤をスピンコート法により塗布する装置である。７０３は露光装置であり、スピナー７０２において塗布された接着剤を紫外線の露光により硬化させることができる。７０４はスクライバーであり、後の工程における剥離の際に、金属酸化膜を境にして半導体素子が剥離しすくなるように、基板の端部をカットするための装置である。
【０１６８】
７０５は両面テープ貼付装置であり、テープ供給カセット７０６から供給される両面テープを、第１の基板の接着剤が塗布された面に貼り付けることができる。７０８は基板貼付装置であり、基板供給カセット７０９から供給された第２の基板を、前工程で貼り付けられた両面テープを用い、第１の基板に貼り付けることができる。
【０１６９】
７１０は両面テープ貼付装置であり、テープ供給カセット７１１から供給される両面テープを、第１の基板の接着剤が塗布された面とは反対の面に貼り付けることができる。７１２は基板貼付装置であり、基板供給カセット７１３から供給された第３の基板を、前工程で貼り付けられた両面テープを用い、第１の基板に貼り付けることができる。
【０１７０】
なお本実施例では、上述した工程のみインライン化された生産設備について説明したが、本発明はこれに限定されず、他の工程において用いる装置をインライン化するようにしても良い。
【０１７１】
（実施例６）
本発明の集積回路は様々な半導体装置に用いることが可能である。また本発明の集積回路に表示装置を貼り合わせ、半導体装置に用いることも可能である。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に良くなるため、本発明の集積回路を用いることは非常に有用である。
【０１７２】
図１３（Ａ）はシート型の携帯電話であり、本体２１０１、表示部２１０３、音声入力部２１０４、音声出力部２１０５、スイッチ２１０６、外部接続ポート２１０７等を含む。外部接続ポート２１０７を介して、別途用意したイヤホン２１０８を接続することができる。表示部２１０３には、センサを備えたタッチパネル式の表示装置が用いられており、表示部２１０３に表示されたタッチパネル式操作キー２１０９に触れることで、一連の操作を行なうことができる。本発明の薄膜集積回路は、本体２１０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２１０３に用いることが可能である。
【０１７３】
図１３（Ｂ）は電子ブックであり、本体２２０１、表示部２２０２、操作キー２２０３等を含む。またモデムが本体２２０１に内蔵されていても良い。また本発明の薄膜集積回路は、各種信号処理回路として用いることができる。
【０１７４】
図１３（Ｃ）は腕時計であり、本体２３０１、表示部２３０２、留具２３０３等を含む。本発明の薄膜集積回路は、本体２３０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２３０２に用いることが可能である。
【０１７５】
図１３（Ｄ）はシート型のパーソナルコンピュータであり、本体２４０１、表示部２４０２、タッチパネル式キーボード２４０３、ポインティングマウス２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含む。タッチパネル式キーボード２４０３、ポインティングマウス２４０４には、センサを備えたタッチパネル式の、表示装置が用いられており、タッチパネル式キーボード２４０３、ポインティングマウス２４０４に触れることで、一連の操作を行なうことができる。本発明の薄膜集積回路は、各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２４０２、タッチパネル式キーボード２４０３などに用いることが可能である。
【０１７６】
図１３（Ｄ）は電子カードであり、本体２６０１、表示部２６０２、接続端子２６０３等を含む。本発明の薄膜集積回路は、本体２６０１内に設けられた各種信号処理回路として用いることができ、また薄膜集積回路に表示装置を貼り合わせる場合、該表示装置を表示部２６０２に用いることが可能である。
【０１７７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に用いることが可能である。また、本実施例の半導体装置は実施例１〜５に示したいずれの構成の集積回路を用いても良い。
【０１７８】
（実施例７）
本実施例では、ＯＬＥＤを表示素子として用いた表示装置を、貼り合わせによりフルカラー化する実施例について説明する。
【０１７９】
図１４（Ａ）に、本実施例の表示装置が有する画素の断面図を示す。８０１は１層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は赤色（Ｒ）とする。また８０２は２層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は青色（Ｂ）とする。８０３は３層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は緑色（Ｇ）とする。
【０１８０】
各画素にＯＬＥＤ８０１〜８０３が設けられており、１画素に設けらたＯＬＥＤ８０１〜８０３は、その発光が観察者から見て重なって見えるように、発光領域を互いに重ね合わせるように配置する。なお、各層の薄膜チップが有するＯＬＥＤの発光色は、本実施例で示した形態に限定されない。
【０１８１】
そして、全てのＯＬＥＤ８０１〜８０３の発光が、下層側の薄膜チップ側に向かうように、最も上層の薄膜チップが有するＯＬＥＤ８０３の陰極が光を反射する材料で形成し、ＯＬＥＤ８０１、８０２は光が両側から出射されるような構成の素子とする。
【０１８２】
上記構成により、ＯＬＥＤを表示素子として用いた表示装置をフルカラー化することができる。
【０１８３】
次に、図１４（Ａ）とは異なる形態の、本実施例の表示装置が有する画素の断面図を示す。
【０１８４】
図１４（Ｂ）において、８１１は１層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は赤色（Ｒ）とする。また８１２は２層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は青色（Ｂ）とする。８１３は３層目の薄膜チップが有するＯＬＥＤに相当し、本実施例では発光色は緑色（Ｇ）とする。
【０１８５】
各画素にＯＬＥＤ８１１〜８１３が設けられており、１画素に設けらたＯＬＥＤ８１１〜８１３は、発光領域が互いに重ならないか、もしくは重なっても一部のみにとどまるように配置されている。なお、各層の薄膜チップが有するＯＬＥＤの発光色は、本実施例で示した形態に限定されない。
【０１８６】
そして、全てのＯＬＥＤ８１１〜８１３の発光が、下層側の薄膜チップ側に向かうように、各層の薄膜チップが有するＯＬＥＤ８１１〜８１３の陰極が光を反射する材料で形成されている。
【０１８７】
上記構成により、ＯＬＥＤを表示素子として用いた表示装置をフルカラー化することができる。
【０１８８】
本実施例で示した構成の表示装置は、各薄膜チップを別個に独立して作製するので、薄膜チップごとに作製方法を最適化するの容易である。よって、用いる電界発光材料の特性に合わせて、各色のＯＬＥＤの素子の構成を最適化し、それに合わせて作製方法を適宜変更することが可能である。
【０１８９】
【発明の効果】
このように本発明では各層の薄膜チップを別個に作製することができるので、下層の半導体素子の耐熱性を考慮して上層の半導体素子のプロセスに制約がかかることがなく、より特性の優れた半導体素子を形成することができる。また、各層の薄膜チップが、ガラス基板などを間に挟まずに、密接するように積層することができるので、ガラス基板による光の拡散を考慮する必要がない。そして発光素子と受光素子の間の距離をより短くすることができるので、発光素子の光の指向性が劣っていたとしても、ある程度それをカバーすることができる。
【０１９０】
そして本発明の薄膜集積回路を半導体装置に用いることで、集積回路に用いるスペースをより広く確保することができ、半導体装置の軽量化または小型化を妨げることなく高機能化を実現することができる。特に携帯用の半導体装置の場合、軽量化、小型化することで使い勝手が飛躍的に向上するため、本発明の薄膜集積回路を用いることは非常に有用である。
【０１９１】
そして、光インターコネクションを用いることで、配線抵抗に起因するスキューや不要な電波輻射の影響を低減しながら、薄膜チップ間でデータの伝送を行うことができる。また、電気信号から光信号へ変換し、光信号から再び電気信号へ変換する過程において、最終的に得られる電気信号の振幅を自由に制御することができる。
【図面の簡単な説明】
【図１】本発明の薄膜集積回路の作製方法を示す図。
【図２】本発明の薄膜集積回路の作製方法を示す図。
【図３】本発明の薄膜集積回路の作製方法を示す図。
【図４】本発明の薄膜集積回路の構成を示す図。
【図５】本発明の薄膜集積回路の構成を示す図。
【図６】本発明の薄膜集積回路に用いられる発光素子の構成を示す図。
【図７】本発明の薄膜集積回路の一例であるマイクロプロセッサの構成を示す図。
【図８】本発明の薄膜集積回路の一例であるＤＲＡＭの構成を示す図。
【図９】本発明の薄膜集積回路の一例であるＤＲＡＭの構成を示す図。
【図１０】本発明の薄膜集積回路の一例であるワンチップマイコンの構成を示す図。
【図１１】本発明の薄膜集積回路をインターポーザ上に接続した様子を示す斜視図及び断面図。
【図１２】本発明の薄膜集積回路の作製工程において用いる生産設備の一例を示す図。
【図１３】本発明の薄膜集積回路を用いて作製される半導体装置の構成を示す図。
【図１４】本発明の半導体装置の１つである表示装置の画素の断面図。
Claims (10)
- 積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間に樹脂で形成された膜が存在し、
前記積層された半導体素子どうしの信号の送受は、各半導体素子に電気的に接続された発光素子または受光素子を用いて行なわれることを特徴とする半導体装置。 - 積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、
前記積層された半導体素子どうしの信号の送受は、各半導体素子に電気的に接続された発光素子または受光素子を用いて行なわれることを特徴とする半導体装置。 - 積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間に樹脂で形成された膜が存在し、
前記積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、
前記積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 異なる基板上に形成された半導体素子を転写することで積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間に樹脂で形成された膜が存在し、
前記積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 異なる基板上に形成された半導体素子を転写することで積層された半導体素子を有する半導体装置であって、
前記積層された半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、
前記積層された半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 複数の基板上にそれぞれ形成された複数の半導体素子を剥離し、素子基板上に積層することで形成される半導体装置であって、
前記積層された複数の半導体素子の間に樹脂で形成された膜が存在し、
前記複数の半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記複数の半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 複数の基板上にそれぞれ形成された複数の半導体素子を剥離し、素子基板上に積層することで形成される半導体装置であって、
前記積層された複数の半導体素子の間には、樹脂で形成された膜と、部分的に設けられた金属酸化物が存在し、
前記複数の半導体素子の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記複数の半導体素子の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 複数の薄膜集積回路が積層された半導体装置であって、
前記積層された薄膜集積回路どうしは樹脂で接着されており、
前記積層された薄膜集積回路の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された薄膜集積回路の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。 - 複数の薄膜集積回路が積層された半導体装置であって、
前記積層された薄膜集積回路どうしは樹脂で接着されており、
前記積層された各薄膜集積回路の一方の面には部分的に設けられた金属酸化物が存在し、
前記積層された薄膜集積回路の１つに電気的に接続された発光素子において、第１の電気信号を光信号に変換し、前記積層された薄膜集積回路の異なる１つに電気的に接続された受光素子において、前記光信号を第２の電気信号に変換することを特徴とする半導体装置。
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