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JP2004140343A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】　ゲート絶縁膜の寿命を長くする。
【解決手段】　第一導電型の半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成された第二導電型のソース・ドレイン領域と、前記チャネル領域を覆うように形成された絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記絶縁膜に不純物原子がその濃度が前記半導体基板に平行な面に沿って異なる値の分布を示すように含まれている。
【選択図】　図２

Description

　本発明は、半導体装置およびその製造方法に係り、特にゲート酸化膜などの薄い絶縁膜の信頼性の改善を図ったＭＯＳ（Metal-Oxide-Semiconductor）型半導体装置およびその製造方法に関する。
　近年、ＬＳＩの高性能化・高速化に従って、ＭＯＳトランジスタの微細化が進んでいる。これに伴って、ＭＯＳトランジスタのゲート絶縁膜も急速に薄膜化しており、極薄膜のシリコン絶縁膜を均一にかつ高い信頼性で形成する技術が求められている。最近、絶縁破壊モードとして、擬似破壊（ＳＢＤ）を起こしてから完全破壊（HＢＤ）に至る素子のほうが、いきなり完全破壊（ＨＢＤ）する素子よりも寿命が長いことが報告された（K Okada et al., Tech Dig. Symp. on VLST Technology, p.57 (2000)；　K. Okada et al., 「A Concept of Gate Oxide Lifetime Limited by “B-mode” Stress Induced Leakage Currents in Direct Tunneling Regime」Symposium on VLSI Technology Digest of Technical Paper, 1999 p.57-58）。しかしながら、ゲート絶縁膜の絶縁破壊の起き方が、当初ＳＢＤとなるか、あるいはＨＢＤとなるかは確率的に偶然に左右されるものであるので、ＳＢＤのみを選択的に起こさせることは、従来はたいへん難しい問題であった。さらに、擬似破壊を起こした素子は、ゲートに低電圧ストレスを加えた状態において使用すると、高電圧ストレスを加えた状態で使用するよりも、格段に寿命（擬似破壊を起こしてから完全破壊を起こすまでの時間）をのばすことができる。このことは、図８に示される。この図８において、横軸には素子のゲートに加えるストレス電圧（−Ｖ）を示し、縦軸には寿命（Ｓ）を示している。つまり、ＴHBは擬似破壊の後、完全破壊を起すまでの時間（寿命）を示す。この図からわかるように、ストレス電圧を約３．２ボルト以下で使用すると、グラフが折れ曲がっていることからわかるように、寿命を長くすることが出来る。
　上記のように、ゲート絶縁膜の破壊の起き方は、一旦にＳＢＤが起きるとその後にＨＢＤへ進行するものと考えられているが、ＳＢＤが起きてからＨＢＤへ至るまでの時間に関しては、一般には技術的に制御しがたいという問題があった。
　本発明は、上記事情を考慮してなされたものであって、ゲート絶縁膜への不純物元素の不均一な導入によって、電気的にストレスに弱い欠陥を多く作るが、不必要に多くの欠陥を導入することなく、高信頼性プロセスのゆらぎを利用し、ゲート絶縁膜の絶縁破壊をＳＢＤに留めうるようにしたことを特徴としている。これにより、ゲート絶縁膜の完全絶縁破壊寿命を伸張させることができる構造と、容易にかつ低コストで高信頼性を有する半導体装置及びその製造方法を提供することを目的とする。
　本発明は、以下のように構成される。
　即ち、第一導電型の半導体装置と、
　この半導体基板の表面に形成されたチャネル領域と、
　このチャネル領域の両側の前記半導体基板に形成された第二導電型のソース・ドレイン領域と、
　前記チャネル領域を覆うように形成された絶縁膜と、
　この絶縁膜上に形成されたゲート電極と
を有する半導体装置において、
　前記絶縁膜に不純物原子がその濃度が前記半導体基板に平行な面に沿って異なる値の分布を示すように含まれていることを特徴とする半導体装置。
　また、第一導電型の半導体基板上に絶縁層を形成する工程と；
　この絶縁層上に導電層を形成する工程と；
　この導電層上にイオン注入に対する抵抗となる抵抗物質を、微細な点からなるまだら状の膜として形成する工程と；
　前記抵抗物質のまだら状の膜を介することにより、前記導電層に、不純物を不均一にイオン注入する工程と；
　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
を備えることを特徴とする半導体装置の製造方法。
　さらに、第一導電型の半導体基板上に絶縁層を形成する工程と；
　この絶縁層上に導電層を形成する工程と；
　この導電層中に、複数回不純物のイオン注入を行って、前記導電層中の不純物濃度を注入のゆらぎに基づく不均一のものとする工程と；
　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
を備えることを特徴とする半導体装置の製造方法。
　本発明は、第一導電型の半導体基板上に絶縁層を形成する工程と；
　この絶縁層上に導電層を形成する工程と；
　この導電層をエッチングすることにより、この導電層の表面に微細な凹凸を形成する工程と；
　表面に凹凸を有する前記導電層に不純物をイオン注入する工程と；
　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
を備えることを特徴とする半導体装置の製造方法。
　本発明によれば、ゲート絶縁膜の絶縁破壊を擬似破壊に留め、ゲート絶縁膜の完全絶縁破壊寿命を伸張させることを可能にすることができ、簡便な手法で、高信頼性を有するゲート絶縁膜からなるＭＯＳトランジスタを形成することができる。
　以下、図面を参照しながら本発明の実施形態を説明する。
（第１実施形態）
　本発明の第1の実施形態によるＭＯＳ型半導体装置の断面構成を図１に示す。この実施形態によるＭＯＳ型半導体装置は、例えば、面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板１の表面に深さ０．６μｍ程度の素子分離領域２ａおよび２ｂが形成されている。この領域に、熱酸化によって例えば厚さ２〜８ｎｍのゲート酸化膜４ａ、さらにこの上にゲート電極として厚さ２００ｎｍの多結晶シリコン膜５ａが形成されている。このゲート電極中にはゲート電極の低抵抗化のためにドーパントとして例えばリンが３〜５×１０２０ｃｍ−３含有されている。ゲート酸化膜４ａ中には、不純物として例えば１×１０１９〜１×１０２０ｃｍ−３のフッ素原子が含有されており、かつ、シリコン基板１表面に平行な面内において、最大フッ素濃度と最低フッ素濃度が２倍以上異なるように分布されている。少なくとも２倍以上異なれば、ゲート絶縁膜の絶縁破壊が擬似破壊に留まることは、図９からわかるように、本発明者は経験的に確認した。さらにゲート電極の両側には、一対のソース／ドレイン拡散層となる不純物層１０が形成されており、この拡散層表面にはチタンシリサイド膜１３が形成されている。また、このゲート電極周辺にはシリコン窒化膜などからなるゲート側壁１１が形成され、全面に堆積されたシリコン酸化膜１４に開孔されたコンタクトホール１５を介して、ゲート電極及びソース／ドレイン拡散層にアルミニウム電極１６が形成されている。
　以上説明したように、本実施形態によれば、ゲート酸化膜中には、不純物として例えば１×１０１９〜１×１０２０ｃｍ−３のフッ素原子が含有しており、かつ、シリコン基板１表面に平行な面内において、最大フッ素濃度と最低フッ素濃度が２倍以上異なるように分布しているため、ゲート絶縁膜の絶縁破壊を擬似破壊に留め、ゲート絶縁膜の完全絶縁破壊寿命を伸張させることを可能にすることができる。
　なお、本実施形態においては、ゲート酸化膜中には、不純物として例えば１×１０１９〜１×１０２０ｃｍ−３のフッ素原子が含有されているが、フッ素に限らず、Ｂ、Ｃ、Ｎ、Ｆ、Ｐ、Ｓ、Ｃｌ、Ａｓ、Ｓｅ、Ｂｒの原子のいずれであっても良い。これは以下の実施形態においても同様である。これらの原子を用いることができるのは、本発明者が実験的に知得したことである。
（第２実施形態）
　次に、本発明の第２実施形態を図２および図７に参照して説明する。この第２実施形態は、半導体装置の製造方法であって、その製造工程を図２に示す。
　まず、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シリコン基板の表面に通常のＳＴＩ（Shallow Trench Isolation）法によって深さ０．６μｍ程度の素子分離領域２ａおよび２ｂを形成する（図２（ａ）参照）。
　次に、例えば７５０℃の温度において、酸素ガスと水素ガスの混合気体中に晒して、例えば厚さ３〜８ｎｍの酸化膜４を形成し、この上にゲート電極として厚さ２００ｃｍの多結晶シリコン膜５を形成する（図２（ｂ）参照）。
　次いで、レジスト８を全面に塗布後、例えば、過酸化水素水溶液を３ｋｇに硫酸５ｋｇを加えた薬液中に、約１０分間、浸漬してレジストを溶かすレジストエッチバック法によりレジストを剥離し、多結晶シリコン膜５の上面に、部分的に高さが１００ｎｍのレジストを残存させる。続いて、例えば加速電圧１０ｋｅＶで、ドーズ量１×１０１４ｃｍ−２のフッ素イオン６をイオン注入し、多結晶シリコン膜５中にフッ素原子を導入する（図２（ｃ）参照）。
　さらに、例えば１０００℃の窒素ガス雰囲気中に１０秒間晒して、多結晶シリコン膜５中のフッ素原子を酸化膜４中に拡散させる。ここにおいて、多結晶シリコン膜５中に不規則にフッ素原子が導入されているため、図中に破線で示したように、ゲート酸化膜４中において、シリコン基板１表面に平行な面内においては、不規則な濃度分布を有している（図２（ｄ）参照）。図２（ｃ）の工程で、フッ素イオン注入を行っているが、このイオン注入を複数回に分け、インプラのゆらぎを使用し、不規則な濃度分布としても良い。図２（ｃ）の工程で、レジストが部分的に残存しているため、この荒れた面にイオン注入を行うと、導入される原子のプロファイルがゆらぎ、後の熱処理によってゲート絶縁膜中に導入した原子のプロファイルもゆらぎ、膜質に与える影響も不均一になる。
　図５は、フッ素のドーズ量を変えた時の、絶縁破壊に至るまでにゲート酸化膜を通過した総電子量Ｑｂｄ分布の変化を示している。つまり、この図５において、横軸は総電子量Qｂｄを、縦軸は累積不良率ｌｎ（−ｌｎ（１−F））を示している。図５からわかるように、フッ素のドーズ量が１×１０１５ｃｍ−２よりも大きくなると、急激に寿命が短くなる。つまり、フッ素原子が過剰に入った領域では、ゲート酸化膜の劣化を促進してしまう。ここにおいて、ドーズ量が１×１０１５ｃｍ−２の場合の、ゲート酸化膜中のフッ素原子濃度は、１×１０１４ｃｍ−２
の場合と比較して、２倍以上の値となっていることを確認している。図中、Tox
はゲート酸化膜厚さを示し、Jgはストレス電流密度を示している。
　以下に図５についてより詳しく説明する。
　本発明者は、２フッ化ボロン（ＢＦ２）をイオン注入して形成したｐ型ポリＳｉ（ｐ−Ｓｉ）ゲートトランジスタのＱｂｄのウェーハ面内分布が極めて均一であるという研究結果をヒントに、酸化膜の信頼性を向上させる一つの方法として、Ｆ原子の役割に着目した。
　酸化膜へのＦの導入には、まずゲート酸化膜上にゲート電極として堆積した多結晶シリコン膜中に、イオン注入法によりＦイオンを打ち込む。これを熱処理することで多結晶シリコン中のＦ原子をゲート酸化膜中に拡散させる。このように、この技術は簡便で、かつ現状のＬＳＩプロセスとの整合性が高いという特長もある。図５は、Ｆ導入した酸化膜としていない酸化膜でＱｂｄの面内分布を累積不良率ｌｎ（−ｌｎ（１−F））でプロットしたもの（ワイブルプロット）を示している。図に見られるように、Ｆをゲート酸化膜中に導入することにより、平均的なＱｂｄの値は劣化させずに、分布のすそ部分だけを消滅させることができることがわかる。一方、過剰にＦを導入した場合は、Ｑｂｄの全体が劣化してしまうことから、Ｆ素導入量には最適値があることもわかる。
　この実験的事実は、ゲート酸化膜中へのＦ導入による信頼性向上技術として重要であると同時に、Ｓｉ原子と酸素（Ｏ）原子以外の第３の原子をゲート酸化膜中へ導入することによる、電気的な信頼性向上に対する起源の解明についても重要な示唆を与えている。
　次に、レジストマスクを用いて反応性イオンエッチング法により多結晶シリコン５及び酸化膜４をエッチングして、ＭＯＳトランジスタ領域のゲート電極５ａ及びゲート絶縁膜４ａを形成する。続いて、前記レジストマスクを除去した後、ＢＦ２イオンを、例えば加速電圧３０ｋｅＶでドーズ量５×１０１４ｃｍ−２の条件でイオン注入し、拡散層領域１０を形成する。次いで、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いてゲート部の側壁に、例えば厚さ１０ｎｍのシリコン窒化膜からなる側壁絶縁膜１１を形成する（図２（ｅ））。
　さらに、窒素雰囲気中で例えば７５０〜９５０℃、１〜１００分間の熱処理を行い、ゲート電極中のドーパントおよびソース／ドレイン拡散層中のドーパントを活性化させる。さらに、全面に例えば厚さ３００ｎｍのシリコン酸化膜１４をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、異方性ドライエッチングによりシリコン酸化膜にコンタクトホール１５を開口する。その後、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてＡｌ電極１６を形成する。最後に、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理する（図２（ｆ））。
　以上により、本発明の第２の実施態様に係るｐチャネルＭＯＳトランジスタが完成する。
　図６および図７に、本発明で得られたゲート絶縁膜を用いたＭＯＳキャパシタでの電子の総量Ｑｂｄのワイブルプロットおよび初期不良頻度を示す。図６，７において、Ｖｇはゲート電圧、Ｎはサンプル数、ＳＢＤ（＠ｉｎｉｔｉａｌ）はＳＢＤの初生頻度を示す。つまり、図６は、ゲート酸化膜が絶縁破壊に至るまでに膜中を通過した電子の総量Ｑｂｄのワイブルプロットを示している。素子面積は０．１ｍｍ２のものを用いている。縦軸には累積不良率に対応する値を、横軸にはＱｂｄを取っている。ゲート絶縁膜中の不純物原子濃度を不規則としていない従来例の実験結果は全ていきなり完全破壊を起こしているものであり、黒□印で示した。また、本発明の手法で得られた素子の測定結果を、当該擬似破壊を起こしたものは黒○印で、いきなり完全破壊を起こしたものは△印を表示している。図からわかるように、本発明の手法を用いると、当初擬似破壊を起すものが増加していることが明瞭にわかる。図７は、面積が大きい１ｍｍ２のＭＯＳキャパシタの電流電圧特性を測定した場合に、当初擬似破壊を起こす頻度をプロットしたものである。本発明のプロセス（Damagedと表示）では、約８０％のキャパシタにおいて擬似破壊が観測される。一方、従来のプロセス（Referenceと表示）のものでは、約５％のＭＯＳキャパシタで擬似破壊が観測されるのみであり、明瞭な相違が見られる。つまり、図６および図７に見られるように、本発明によるゲート酸化膜をＭＯＳキャパシタに用いた場合においては、きわめて効率的に擬似破壊が起きていることがわかる。
（第３実施形態）
　次に、本発明の第３実施形態を図３を参照して説明する。この第３実施形態は、半導体装置の製造方法であって、そのｐチャネルＭＯＳトランジスタの製造工程を図３に示す。
　まず、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シリコン基板の表面に通常のＳＴＩ（Shallow Trench Isolation）法によって深さ０．６μｍ程度の素子分離領域２ａおよび２ｂを形成する（図３（ａ）参照）。
　次に、例えば７５０℃の温度において、酸素ガスと水素ガスの混合気体中に晒して、たとえば厚さ３〜８ｎｍの酸化膜４を形成し、この上にゲート電極として厚さ２００ｎｍの多結晶シリコン膜５を形成する（図３（ｂ）参照）。
　次いで、ウェットエッチング法、例えば、ケミカルドライエッチング法を用いて、多結晶シリコン膜５の上面に凹凸を形成する。この方法を用いると結晶粒界でエッチング速度が早いことに加えて（１１１）面のファセットの効果を期待でき、これによるゆらぎも加えられる。さらに、例えば加速電圧１０ｋｅＶで、ドーズ量１×１０１４ｃｍ−２のフッ素イオン６をイオン注入し、多結晶シリコン膜５中にフッ素原子を導入する（図３（ｃ）参照）。
　さらに、例えば１０００℃の窒素ガス雰囲気中に１０秒間晒して、多結晶シリコン膜５中のフッ素原子を酸化膜４中に拡散させる。ここにおいて、ゲート電極の多結晶シリコン膜５中に不均一にフッ素原子が導入されているため、図中に破線で示したように、酸化膜４中においても、シリコン基板１表面に平行な面内において、不規則な濃度に分布している（図３（ｄ）参照）。
　次に、レジストマスク９を用いて反応性イオンエッチング法により多結晶シリコン５をエッチングして、ＭＯＳトランジスタ領域のゲート電極５ａを形成する。続いて、前記レジストマスクを除去した後、ＢＦ２イオン６を、例えば加速電圧２０ｋｅＶでドーズ量５×１０１４ｃｍ−２の条件でイオン注入し、拡散層領域１０を形成する。次いで、ＬＰ−ＣＶＤ法を用いてゲート部の側壁に、例えば厚さ１０ｎｍのシリコン窒化膜からなる側壁絶縁膜１１を形成する。続いてＢＦ２イオンを、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する（図３（ｅ）参照）。
　さらに、窒素雰囲気中で例えば７５０〜９５０℃、１〜１００分間の熱処理を行い、ゲート電極中のドーパント及びソース／ドレイン拡散層中のドーパントを活性化させる。さらに、全面に例えば厚さ３００ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜にコンタクトホール１５を開口する。その後、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてＡｌ電極１６を形成する。最後に、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理する（図３（ｆ）参照）。
　以上により、本発明の第３の実施態様に係るｐチャネルＭＯＳトランジスタが完成する。
（第４実施形態）
　図４は本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図である。
　まず、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板１を用意し、このｎ型シリコン基板の表面に通常のＳＴＩ（Shallow Trench Isolation）法によって深さ０．６μｍ程度の素子分離領域２ａおよび２ｂを形成する（図４（ａ）参照）。
　次に、例えば７５０℃の温度において、酸素ガスと水素ガスの混合気体中に晒して、例えば厚さ３〜８ｎｍの酸化膜４を形成し、この上にゲート電極として厚さ２００ｎｍの多結晶シリコン膜５を形成する（図４（ｂ）参照）。
　次いで、シリコン基板の裏面にレジストを塗布した後、例えば濃度を１％とした水酸化カリウム溶液に例えば１分間浸し、多結晶シリコン膜５の上面に凹凸を導入する。次にレジストを剥離後、多結晶シリコン膜５中に、例えば加速電圧１０ｋｅＶで、ドーズ量１×１０１４ｃｍ−２のフッ素イオン６を注入し、多結晶シリコン膜５中にフッ素原子を導入する（図４（ｃ）参照）。
　さらに、例えば１０００℃の窒素ガス雰囲気中に１０秒間晒して、多結晶シリコン膜５中のフッ素原子を酸化膜４中に拡散させる。ここにおいて、ゲート電極の多結晶シリコン膜５中に不均一にフッ素原子が導入されているため、図中に破線で示したように、酸化膜４中においても、シリコン基板１表面に平行な面内において、フッ素原子が不規則な濃度で分布している（図４（ｄ）参照）。
　次に、レジストマスク９を用いて反応性イオンエッチング法により多結晶シリコン５及び酸化膜４をエッチングして、ＭＯＳＦＥＴ領域のゲート電極５ａ及びゲート酸化膜４ａを形成する。続いて、前記レジストマスクを除去した後、ＢＦ２イオン６を、例えば加速電圧２０ｋｅＶでドーズ量５×１０１４ｃｍ−２の条件でイオン注入し、拡散層領域１０を形成する。次いで、ＬＰ−ＣＶＤ法を用いてゲート部の側壁に、例えば厚さ１０ｎｍのシリコン窒化膜からなる側壁絶縁膜１１を形成する。（図４（ｅ）参照）。
　さらに、窒素雰囲気中で例えば７５０〜９５０℃、１〜１００分間の熱処理を行い、ゲート電極中のドーパント及びソース／ドレイン拡散層中のドーパントを活性化させる。さらに、全面に例えば厚さ３００ｎｍのシリコン酸化膜１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜にコンタクトホール１５を開口する。その後、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてＡｌ電極１６を形成する。最後に、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理する（図４（ｆ）参照）。
　以上により、本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタが完成する。
　本発明の実施態様においては、ゲート絶縁膜として、シリコン熱酸化膜を例に挙げて説明しているが、これに限定されるものではなく、窒素を含有する酸化膜、窒化膜、それ以外の高誘電体膜でも実施可能であり、また熱酸化のみならず、マイクロ波やレーザーで活性化した酸素を用いた酸化膜でも同様の効果が得られる。また、破壊現象のゆらぎを用いた素子にも使用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施可能である。
本発明の第１実施形態によるＭＯＳ型トランジスタの構成を示す断面図。 本発明の第２実施形態によるＭＯＳ型トランジスタの製造方法の製造工程断面図。 本発明の第３実施形態によるＭＯＳ型トランジスタの製造方法の製造工程断面図。 本発明の第４実施形態によるＭＯＳ型トランジスタの製造方法の製造工程断面図。 フッ素のドーズ量を変えた場合の、絶縁破壊が起きるまでにゲート酸化膜を通過した電子総量Ｑｂｄの累積不良分布を示す図。 本発明により作製したＭＯＳキャパシタの寿命分布を示す図。 本発明により作製したＭＯＳキャパシタの初期擬似破壊頻度を示す図。 擬似破壊を起こしたＭＯＳ構造において、完全破壊寿命が長くなることを示す図。 （膜中最大フッ素濃度）／（膜中最小フッ素濃度）と、擬似破壊が初期的に発生する頻度との関係を示す図。

Claims (17)

  1. 　第一導電型の半導体基板と、
    　この半導体基板の表面に形成されたチャネル領域と、
    　このチャネル領域の両側の前記半導体基板に形成された第二導電型のソース・ドレイン領域と、
    　前記チャネル領域を覆うように形成された絶縁膜と、
    　この絶縁膜上に形成されたゲート電極と
    を有する半導体装置において、
    　前記絶縁膜に不純物原子がその濃度が前記半導体基板に平行な面に沿って異なる値の分布を示すように含まれていることを特徴とする半導体装置。
  2. 　前記不純物原子は、Ｂ、Ｃ、Ｎ、Ｆ、Ｐ、Ｓ、Ｃｌ、Ａｓ、Ｓｅ、Ｂｒのいずれかである、請求項１記載の装置。
  3. 　前記不純物原子の最大濃度が最低濃度の２倍以上大きくなるようにされていることを特徴とする請求項１記載の半導体装置。
  4. 　前記不純物原子の最大濃度が１０１９ｃｍ−３よりも大きくなるようにされていることを特徴とする請求項１記載の半導体装置。
  5. 　第一導電型の半導体基板上に絶縁層を形成する工程と；
    　この絶縁層上に導電層を形成する工程と；
    　この導電層上にイオン注入に対する抵抗となる抵抗物質を、微細な点からなるまだら状の膜として形成する工程と；
    　前記抵抗物質のまだら状の膜を介することにより、前記導電層に、不純物を不均一にイオン注入する工程と；
    　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
    を備えることを特徴とする半導体装置の製造方法。
  6. 　前記不純物は、Ｂ、Ｃ、Ｎ、Ｆ、Ｐ、Ｓ、Ｃｌ、Ａｓ、Ｓｅ、Ｂｒのいずれかである、請求項５に記載の方法。
  7. 　前記ある物質は、レジストである、請求項５に記載の方法。
  8. 　前記レジストを前記導電層上に塗布し、このレジストをエッチバックすることにより、前記導電層上に前記レジストをまだら状に残存させることにより前記まだら状の膜を形成する、ことを特徴とする請求項６に記載の方法。
  9. 　前記絶縁膜からゲート酸化膜を形成する工程と、前記導電層からゲート電極を形成する工程を、さらに含む請求項５に記載の方法。
  10. 　第一導電型の半導体基板上に絶縁層を形成する工程と；
    　この絶縁層上に導電層を形成する工程と；
    　この導電層中に、複数回不純物のイオン注入を行って、前記導電層中の不純物濃度を注入のゆらぎに基づく不均一のものとする工程と；
    　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
    を備えることを特徴とする半導体装置の製造方法。
  11. 　第一導電型の半導体基板上に絶縁層を形成する工程と；
    　この絶縁層上に導電層を形成する工程と；
    　この導電層をエッチングすることにより、この導電層の表面に微細な凹凸を形成する工程と；
    　表面に凹凸を有する前記導電層に不純物をイオン注入する工程と；
    　前記導電層中の不純物イオンを、前記絶縁膜中に拡散させる工程と；
    を備えることを特徴とする半導体装置の製造方法。
  12. 　前記エッチングはケミカルドライエッチングである、請求項１１に記載の方法。
  13. 　前記エッチングはウェットエッチングである、請求項１１に記載の方法。
  14. 　前記不純物は、Ｂ、Ｃ、Ｎ、Ｆ、Ｐ、Ｓ、Ｃｌ、Ａｓ、Ｓｅ、Ｂｒのいずれかである、請求項１２記載の方法。
  15. 　前記不純物は、Ｂ、Ｃ、Ｎ、Ｆ、Ｐ、Ｓ、Ｃｌ、Ａｓ、Ｓｅ、Ｂｒのいずれかである、請求項１３記載の方法。
  16. 　前記絶縁膜からゲート酸化膜を形成する工程と、前記導電層からゲート電極を形成する工程を、さらに含む請求項１４に記載の方法。
  17. 　前記絶縁膜からゲート酸化膜を形成する工程と、前記導電層からゲート電極を形成する工程を、さらに含む請求項１５に記載の方法。
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