JP3211865B2 - イオン注入方法 - Google Patents
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- 238000005468 ion implantation Methods 0.000 title claims description 74
- 238000000034 method Methods 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims description 62
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000002513 implantation Methods 0.000 description 26
- 230000005465 channeling Effects 0.000 description 18
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、イオン注入方法に
関し、特に基板上に形成されたゲート電極をマスクとし
て基板にイオンを注入する方法に関するものである。
関し、特に基板上に形成されたゲート電極をマスクとし
て基板にイオンを注入する方法に関するものである。
【０００２】
【従来の技術】イオン注入技術は、現在の半導体素子を
作製する上で不可欠な技術である。とりわけシリコン半
導体素子の製造においては、不純物濃度とそのプロファ
イルや均一性の制御が極めて重要であり、イオン注入の
制御性の向上が望まれている。しかしながら、イオン注
入の制御性は様々な要因により妨げられることがあり、
その中でも、チャネリングと呼ばれるものがある。
作製する上で不可欠な技術である。とりわけシリコン半
導体素子の製造においては、不純物濃度とそのプロファ
イルや均一性の制御が極めて重要であり、イオン注入の
制御性の向上が望まれている。しかしながら、イオン注
入の制御性は様々な要因により妨げられることがあり、
その中でも、チャネリングと呼ばれるものがある。
【０００３】このチャネリングの抑制を目的としたイオ
ン注入方法の例としては、特開昭６３−２７４７６７号
公報に開示された従来例（以下、従来例１と称す）があ
る。図９及び図１０に示すように、従来例１の方法は、
（１００）結晶面を有する半導体基板にイオン注入する
際に、オリエンテーションフラット面である（１１０）
結晶面４８と水平面４９のなす角φを１５度乃至７５度
に設定し、イオン注入方向４６を基板面４５の垂直方向
から７度（角度θ）傾けて行うことによってチャネリン
グを抑制する方法である。７度傾ける方向はＹ方向（垂
直方向）であるため、（１１０）結晶面と水平面とのな
す角が０度であると、面チャネリングが生じるが、（１
１０）結晶面と水平面のなす角を１５度乃至７５度に設
定することによって面チャネリングが抑制されるとして
いる。更に、図１０に示すように、基板４７を９０度毎
に回転させて注入量を４分割して注入を行うことによっ
て均一性を上げている。
ン注入方法の例としては、特開昭６３−２７４７６７号
公報に開示された従来例（以下、従来例１と称す）があ
る。図９及び図１０に示すように、従来例１の方法は、
（１００）結晶面を有する半導体基板にイオン注入する
際に、オリエンテーションフラット面である（１１０）
結晶面４８と水平面４９のなす角φを１５度乃至７５度
に設定し、イオン注入方向４６を基板面４５の垂直方向
から７度（角度θ）傾けて行うことによってチャネリン
グを抑制する方法である。７度傾ける方向はＹ方向（垂
直方向）であるため、（１１０）結晶面と水平面とのな
す角が０度であると、面チャネリングが生じるが、（１
１０）結晶面と水平面のなす角を１５度乃至７５度に設
定することによって面チャネリングが抑制されるとして
いる。更に、図１０に示すように、基板４７を９０度毎
に回転させて注入量を４分割して注入を行うことによっ
て均一性を上げている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たイオン注入方法は、基板表面にマスクとなる微細パタ
ーンが形成されていない場合には有効な方法であるが、
ＭＯＳトランジスタのソース／ドレイン領域の形成や、
ＬＤＤ（Ｌightly Ｄoped Ｄrain）領域の形成等のよう
に、既に形成されている微細なゲート電極をマスクとし
てイオン注入を行う場合には、ゲート電極の方向にも考
慮してイオン注入を行う必要がある。つまり、基板表面
にゲート電極やイオン注入打ち分けのためのマスクとな
るフォトレジストパターンが形成されている場合には、
イオン注入方向のウエハ表面に平行な成分はできるかぎ
りゲート電極方向に直角に近い方が好ましく、そうしな
ければ、フォトレジストパターンなどの陰になってイオ
ンが注入されない部位が生じ、不均一性の原因となって
しまう。そして、高集積回路の主なＭＯＳトランジスタ
のゲート電極は、（１００）基板上の＜０１１＞方向、
もしくは＜０Ｔ１＞方向に平行に形成されている。従っ
て、上述の従来例１の場合、イオン注入方向のウエハ表
面に平行な成分をできるだけゲート電極方向に直角に近
くしようとすると、（１１０）結晶面と水平面のなす角
度を１５度に設定することになるが、ウエハを９０度毎
に回転させて注入量を４分割してイオン注入を行った場
合、同じゲート端に関してゲート方向に対し７５度で注
入される場合と、１５度で注入される場合とが生じる。
又、ゲート方向に平行（イオン注入方向のウエハ表面に
平行な成分に関して）な場合には、レジストパターン等
の陰になる影響で、ゲート端でもイオンが注入されると
ころとされないところが生じてしまうことになり、トラ
ンジスタ特性が不均一になるという問題があった。
たイオン注入方法は、基板表面にマスクとなる微細パタ
ーンが形成されていない場合には有効な方法であるが、
ＭＯＳトランジスタのソース／ドレイン領域の形成や、
ＬＤＤ（Ｌightly Ｄoped Ｄrain）領域の形成等のよう
に、既に形成されている微細なゲート電極をマスクとし
てイオン注入を行う場合には、ゲート電極の方向にも考
慮してイオン注入を行う必要がある。つまり、基板表面
にゲート電極やイオン注入打ち分けのためのマスクとな
るフォトレジストパターンが形成されている場合には、
イオン注入方向のウエハ表面に平行な成分はできるかぎ
りゲート電極方向に直角に近い方が好ましく、そうしな
ければ、フォトレジストパターンなどの陰になってイオ
ンが注入されない部位が生じ、不均一性の原因となって
しまう。そして、高集積回路の主なＭＯＳトランジスタ
のゲート電極は、（１００）基板上の＜０１１＞方向、
もしくは＜０Ｔ１＞方向に平行に形成されている。従っ
て、上述の従来例１の場合、イオン注入方向のウエハ表
面に平行な成分をできるだけゲート電極方向に直角に近
くしようとすると、（１１０）結晶面と水平面のなす角
度を１５度に設定することになるが、ウエハを９０度毎
に回転させて注入量を４分割してイオン注入を行った場
合、同じゲート端に関してゲート方向に対し７５度で注
入される場合と、１５度で注入される場合とが生じる。
又、ゲート方向に平行（イオン注入方向のウエハ表面に
平行な成分に関して）な場合には、レジストパターン等
の陰になる影響で、ゲート端でもイオンが注入されると
ころとされないところが生じてしまうことになり、トラ
ンジスタ特性が不均一になるという問題があった。
【０００５】またＬＤＤ注入に関しては、図１１に示す
ような従来例（特開昭６３−９５６６９号公報、以下、
従来例２と称す）が知られている。即ち、基板５１上に
ゲート絶縁膜５２とゲート電極５３が形成されている１
つのＭＯＳトランジスタの２つのゲート端に対して、そ
れぞれのゲート方向に入り込むように５４の方向（実
線）と５５の方向（鎖線）からイオン注入を行う方法で
ある。しかしながら、通常はゲート電極の方向は＜０１
１＞方向もしくは＜０Ｔ１＞方向に平行であるため、こ
の従来例２の場合には面チャネリングの生じ易い方向と
なり、トランジスタ特性が不均一化する原因となってい
る。
ような従来例（特開昭６３−９５６６９号公報、以下、
従来例２と称す）が知られている。即ち、基板５１上に
ゲート絶縁膜５２とゲート電極５３が形成されている１
つのＭＯＳトランジスタの２つのゲート端に対して、そ
れぞれのゲート方向に入り込むように５４の方向（実
線）と５５の方向（鎖線）からイオン注入を行う方法で
ある。しかしながら、通常はゲート電極の方向は＜０１
１＞方向もしくは＜０Ｔ１＞方向に平行であるため、こ
の従来例２の場合には面チャネリングの生じ易い方向と
なり、トランジスタ特性が不均一化する原因となってい
る。
【０００６】このように、従来より知られているイオン
注入方法でＭＯＳトランジスタのソース／ドレイン領域
の形成やＬＤＤ領域の形成を行う場合には、注入量や注
入プロファイルが不均一になる可能性を含んでいた。こ
うした不均一性がどの程度素子特性に影響するかは、ゲ
ート絶縁膜の厚さや、イオン注入条件にも依存するが、
総じて半導体素子のサイズが小さくなってゲート絶縁膜
が薄くなったり、あるいは不純物プロファイルをより精
密に制御しようとするほど、その影響が深刻になると云
う問題を有する。
注入方法でＭＯＳトランジスタのソース／ドレイン領域
の形成やＬＤＤ領域の形成を行う場合には、注入量や注
入プロファイルが不均一になる可能性を含んでいた。こ
うした不均一性がどの程度素子特性に影響するかは、ゲ
ート絶縁膜の厚さや、イオン注入条件にも依存するが、
総じて半導体素子のサイズが小さくなってゲート絶縁膜
が薄くなったり、あるいは不純物プロファイルをより精
密に制御しようとするほど、その影響が深刻になると云
う問題を有する。
【０００７】従って、本発明は、ゲート電極をマスクと
して用いるＬＤＤ注入やソース／ドレイン注入の場合
に、ゲート電極の方向に配慮したＭＯＳトランジスタな
どの半導体素子の性能向上と、基板に対するチャネリン
グの抑制の両方を最適化できるイオン注入方法を提供す
ることにある。
して用いるＬＤＤ注入やソース／ドレイン注入の場合
に、ゲート電極の方向に配慮したＭＯＳトランジスタな
どの半導体素子の性能向上と、基板に対するチャネリン
グの抑制の両方を最適化できるイオン注入方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記課題を解決する本発
明のイオン注入方法は、（１００）基板上に形成された
ゲート電極をマスクとして基板にイオンを注入する方法
において、イオン注入方向を基板に垂直方向から７度〜
６０度の範囲で傾け、その傾ける方向が＜０１１＞方向
に対して５度以上２０度以下の範囲もしくは＜０Ｔ１＞
方向に対して５度以上２０度以下の範囲にあることを特
徴とするイオン注入方法である。
明のイオン注入方法は、（１００）基板上に形成された
ゲート電極をマスクとして基板にイオンを注入する方法
において、イオン注入方向を基板に垂直方向から７度〜
６０度の範囲で傾け、その傾ける方向が＜０１１＞方向
に対して５度以上２０度以下の範囲もしくは＜０Ｔ１＞
方向に対して５度以上２０度以下の範囲にあることを特
徴とするイオン注入方法である。
【０００９】本発明のイオン注入方法は、以下の２つの
方法に大別される。
方法に大別される。
【００１０】第１の方法は、主なゲート電極が＜０１１
＞方向もしくは＜０Ｔ１＞方向に形成されており、少な
くとも一つのゲート電極の一つの端部に対して、該端部
に直交する方向に対して５度以上２０度以下の範囲で対
称な２方向からイオン注入を行うことを特徴とするイオ
ン注入方法である。また前記イオン注入を前記ゲート電
極の両端部のそれぞれに対して行うことはより好まし
い。
＞方向もしくは＜０Ｔ１＞方向に形成されており、少な
くとも一つのゲート電極の一つの端部に対して、該端部
に直交する方向に対して５度以上２０度以下の範囲で対
称な２方向からイオン注入を行うことを特徴とするイオ
ン注入方法である。また前記イオン注入を前記ゲート電
極の両端部のそれぞれに対して行うことはより好まし
い。
【００１１】また本発明の第２の方法は、（１００）基
板上に形成されたゲート電極をマスクとして基板にイオ
ンを注入する方法において、（１００）基板上に形成す
る主なゲート電極の方向を＜０１１＞方向から５度以上
２０度以下の角度をなす範囲、もしくは＜０Ｔ１＞方向
から５度以上２０度以下の角度をなす範囲に形成し、イ
オン注入方向を基板に垂直方向から７〜６０度の範囲で
傾け、その傾ける方向がゲート電極の方向とほぼ直角で
あることを特徴とするイオン注入方法であり、さらにオ
リエンテーションフラット或いはノッチの方向を前記主
なゲート電極の方向に平行もしくは直角に形成すること
により、ゲート電極形成の際の位置決めが容易となり従
来のパターン形成方法が採用できることから好ましいも
のである。また、前記ゲート電極の両端部のそれぞれに
垂直な方向からイオン注入を行うことは更に好ましい。
板上に形成されたゲート電極をマスクとして基板にイオ
ンを注入する方法において、（１００）基板上に形成す
る主なゲート電極の方向を＜０１１＞方向から５度以上
２０度以下の角度をなす範囲、もしくは＜０Ｔ１＞方向
から５度以上２０度以下の角度をなす範囲に形成し、イ
オン注入方向を基板に垂直方向から７〜６０度の範囲で
傾け、その傾ける方向がゲート電極の方向とほぼ直角で
あることを特徴とするイオン注入方法であり、さらにオ
リエンテーションフラット或いはノッチの方向を前記主
なゲート電極の方向に平行もしくは直角に形成すること
により、ゲート電極形成の際の位置決めが容易となり従
来のパターン形成方法が採用できることから好ましいも
のである。また、前記ゲート電極の両端部のそれぞれに
垂直な方向からイオン注入を行うことは更に好ましい。
【００１２】
【発明の実施の形態】本発明は、ゲート電極を有し、且
つイオン注入打ち分けのレジストパターンをも表面に有
する構造の基板に対してイオン注入を行う場合に、ゲー
ト電極端部に対して最適な注入条件を保ちながら、基板
に対するチャネリングを抑制できるようなイオン注入法
を提供するものである。
つイオン注入打ち分けのレジストパターンをも表面に有
する構造の基板に対してイオン注入を行う場合に、ゲー
ト電極端部に対して最適な注入条件を保ちながら、基板
に対するチャネリングを抑制できるようなイオン注入法
を提供するものである。
【００１３】本発明の効果を得るためには、前述のよう
に、通常の基板構造とパターン方向に対して、イオン注
入条件を限定／最適化する方法や、ゲート電極の方向を
制限して、その構造に対してＬＤＤ注入やソース／ドレ
イン注入として最適な注入条件を用いる方法、さらに
は、基板に形成するオリエンテーションフラット或いは
ノッチの位置（方向）に変更を加え、通常用いられてい
るゲートパターン形成法とイオン注入方法（ＬＤＤ注入
やソース／ドレイン注入）を用いることによって実現す
ることができるものである。
に、通常の基板構造とパターン方向に対して、イオン注
入条件を限定／最適化する方法や、ゲート電極の方向を
制限して、その構造に対してＬＤＤ注入やソース／ドレ
イン注入として最適な注入条件を用いる方法、さらに
は、基板に形成するオリエンテーションフラット或いは
ノッチの位置（方向）に変更を加え、通常用いられてい
るゲートパターン形成法とイオン注入方法（ＬＤＤ注入
やソース／ドレイン注入）を用いることによって実現す
ることができるものである。
【００１４】いずれの方法においても、基板に対するチ
ャネリングを抑制した上で、ＭＯＳトランジスタとして
必要な特性を得るようにイオン注入角度を最適化するこ
とが可能になる。
ャネリングを抑制した上で、ＭＯＳトランジスタとして
必要な特性を得るようにイオン注入角度を最適化するこ
とが可能になる。
【００１５】
【実施例】次に、本発明を実施例を用いて詳細に説明す
る。
る。
【００１６】実施例１ 図１は、本発明の第１の方法の一実施態様を説明するも
ので、使用される基板１とゲート電極２、２’の方向を
模式的に示している。基板の結晶方位は（１００）で、
基板面内の方向をオリエンテーションフラット３で表示
してある基板の場合を示しているが、ノッチを用いてい
る基板でも同様で、何等違いはない。尚、本実施例にお
いては、オリエンテーションフラット３の方向は＜０Ｔ
１＞である。
ので、使用される基板１とゲート電極２、２’の方向を
模式的に示している。基板の結晶方位は（１００）で、
基板面内の方向をオリエンテーションフラット３で表示
してある基板の場合を示しているが、ノッチを用いてい
る基板でも同様で、何等違いはない。尚、本実施例にお
いては、オリエンテーションフラット３の方向は＜０Ｔ
１＞である。
【００１７】図２は、基板１、ゲート電極２、ゲート絶
縁膜５、及びレジストパターン６とゲート端７、７’を
示しており、更にゲート端７に対してイオン注入方向
８、８’とゲート端７’に対してのイオン注入方向９、
９’を示している。図２（ａ）は、図１のＡ−Ａ’線に
おける模式的部分断面図であり、図２（ｂ）は図２
（ａ）に対応する平面図である。図２（ｂ）に示されて
いるように、イオン注入方向８もしくは８’のウエハ表
面に平行な成分と＜０１１＞方向とのなす角度φは５度
以上２０度以下の範囲である。実用的には角度φは１０
度程度が最適であるが、チャネリングを起こさないため
には５度程度が下限であり、トランジスタ特性に著しい
変化が生じない範囲として、２０度程度が上限である。
角度φが０度の場合には、面チャネリングが生じる可能
性があり、望ましい条件ではない（前記従来例２の場合
に相当する）。
縁膜５、及びレジストパターン６とゲート端７、７’を
示しており、更にゲート端７に対してイオン注入方向
８、８’とゲート端７’に対してのイオン注入方向９、
９’を示している。図２（ａ）は、図１のＡ−Ａ’線に
おける模式的部分断面図であり、図２（ｂ）は図２
（ａ）に対応する平面図である。図２（ｂ）に示されて
いるように、イオン注入方向８もしくは８’のウエハ表
面に平行な成分と＜０１１＞方向とのなす角度φは５度
以上２０度以下の範囲である。実用的には角度φは１０
度程度が最適であるが、チャネリングを起こさないため
には５度程度が下限であり、トランジスタ特性に著しい
変化が生じない範囲として、２０度程度が上限である。
角度φが０度の場合には、面チャネリングが生じる可能
性があり、望ましい条件ではない（前記従来例２の場合
に相当する）。
【００１８】均一性の点からは、イオン注入方向８、
８’に関する角度φは同じ値であることが望ましく（＜
０１１＞方向について対称）、また全てのゲート端に対
して同様の均一性を得るために、少なくとも２種類のゲ
ート方向の両端に対して８及び８’の様な注入方向を選
択する必要があり、従って、少なくとも８方向から注入
を行うことになる。ゲート電極の方向は＜０１１＞方向
及び＜０Ｔ１＞方向以外にもある場合もあるが、特性が
十分制御される必要のあるゲートは＜０１１＞方向及び
＜０Ｔ１＞方向に平行なものだけである場合が極めて多
いため、８方向で注入を行うことで十分実用的な均一性
が得られる場合が殆どである。
８’に関する角度φは同じ値であることが望ましく（＜
０１１＞方向について対称）、また全てのゲート端に対
して同様の均一性を得るために、少なくとも２種類のゲ
ート方向の両端に対して８及び８’の様な注入方向を選
択する必要があり、従って、少なくとも８方向から注入
を行うことになる。ゲート電極の方向は＜０１１＞方向
及び＜０Ｔ１＞方向以外にもある場合もあるが、特性が
十分制御される必要のあるゲートは＜０１１＞方向及び
＜０Ｔ１＞方向に平行なものだけである場合が極めて多
いため、８方向で注入を行うことで十分実用的な均一性
が得られる場合が殆どである。
【００１９】基板に対する注入角度θ（基板に垂直な方
向とイオン注入方向との角度）は、必要なトランジスタ
特性に応じて最適な角度を選択するが、一般的には７度
程度から６０度に及ぶ範囲である。図２に示す例では、
ゲート電極２のパターニング後にＬＤＤ注入を行う場合
であるので、イオン注入角度θはチャネリング制御が達
成されるよう７〜１０度程度で行った。
向とイオン注入方向との角度）は、必要なトランジスタ
特性に応じて最適な角度を選択するが、一般的には７度
程度から６０度に及ぶ範囲である。図２に示す例では、
ゲート電極２のパターニング後にＬＤＤ注入を行う場合
であるので、イオン注入角度θはチャネリング制御が達
成されるよう７〜１０度程度で行った。
【００２０】次に、本実施例１の条件でＬＤＤ注入を行
った場合と、従来例１の特開昭６３−２７４７６７号公
報に示されている条件（該公報において最適とされるφ
＝４５度とした）でＬＤＤ注入を行った場合のＭＯＳト
ランジスタの閾値電圧のバラツキを比較した。その結
果、従来例の場合には、閾値電圧のバラツキが１００ｍ
Ｖに及ぶ場合があったのに比べ、本実施例の場合には、
３５ｍＶ程度のバラツキに抑えることができた。図２の
場合を例にとって説明すると、従来例１に示されている
条件では、角度φが大きく、また９０度毎に４分割して
イオン注入を行っているため、レジストマスクによって
ゲート端全体に亙る均一なイオン注入が妨げられた結果
であると考えられる。一方、本発明では角度φが５〜２
０度程度と小さく、また各ゲート電極端部に対して２方
向からイオン注入を行っているために、ゲート端全体に
亙って均一な注入が行える。
った場合と、従来例１の特開昭６３−２７４７６７号公
報に示されている条件（該公報において最適とされるφ
＝４５度とした）でＬＤＤ注入を行った場合のＭＯＳト
ランジスタの閾値電圧のバラツキを比較した。その結
果、従来例の場合には、閾値電圧のバラツキが１００ｍ
Ｖに及ぶ場合があったのに比べ、本実施例の場合には、
３５ｍＶ程度のバラツキに抑えることができた。図２の
場合を例にとって説明すると、従来例１に示されている
条件では、角度φが大きく、また９０度毎に４分割して
イオン注入を行っているため、レジストマスクによって
ゲート端全体に亙る均一なイオン注入が妨げられた結果
であると考えられる。一方、本発明では角度φが５〜２
０度程度と小さく、また各ゲート電極端部に対して２方
向からイオン注入を行っているために、ゲート端全体に
亙って均一な注入が行える。
【００２１】実施例２ 図３に本発明の第１の方法の別の実施態様を示す。同図
（ａ），（ｂ）はそれぞれ図２（ａ），（ｂ）に対応し
ている。同図では、ゲート電極端部に絶縁性の側壁１０
を形成した後、ＬＤＤ注入を行っている。側壁１０を設
ける目的は、ＬＤＤ注入とソース／ドレイン領域形成の
ためのイオン注入を続けて行うことで工程数の削減を図
るためである。
（ａ），（ｂ）はそれぞれ図２（ａ），（ｂ）に対応し
ている。同図では、ゲート電極端部に絶縁性の側壁１０
を形成した後、ＬＤＤ注入を行っている。側壁１０を設
ける目的は、ＬＤＤ注入とソース／ドレイン領域形成の
ためのイオン注入を続けて行うことで工程数の削減を図
るためである。
【００２２】本実施例では、ＬＤＤ注入を絶縁性の側壁
１０の下部まで十分に入り込ませるために、イオン注入
角度θを５０〜６０度とした。
１０の下部まで十分に入り込ませるために、イオン注入
角度θを５０〜６０度とした。
【００２３】実施例３ 図４は、本発明の第２の方法の一実施態様を説明するも
ので、使用される基板１１とゲート電極１２、１２’の
方向を模式的に示している。基板の結晶方位は（１０
０）で、基板面内の方向をオリエンテーションフラット
１３で表示してある基板の場合を示しているが、ノッチ
を用いている基板でも同様で、何等違いはない。尚、本
実施例においては、オリエンテーションフラット１３の
方向は＜０Ｔ１＞である。また、ゲート電極１２、１
２’の方向は、＜０Ｔ１＞方向もしくは＜０１１＞方向
と平行ではなく、５度以上２０度以下の角度φ’をなし
ている。
ので、使用される基板１１とゲート電極１２、１２’の
方向を模式的に示している。基板の結晶方位は（１０
０）で、基板面内の方向をオリエンテーションフラット
１３で表示してある基板の場合を示しているが、ノッチ
を用いている基板でも同様で、何等違いはない。尚、本
実施例においては、オリエンテーションフラット１３の
方向は＜０Ｔ１＞である。また、ゲート電極１２、１
２’の方向は、＜０Ｔ１＞方向もしくは＜０１１＞方向
と平行ではなく、５度以上２０度以下の角度φ’をなし
ている。
【００２４】図５は、基板１１、ゲート電極１２、ゲー
ト絶縁膜１５、及びレジストパターン１６とゲート端１
７、１７’を示しており、更にゲート端１７に対してイ
オン注入方向１８とゲート端１７’に対してのイオン注
入方向１９を示している。図５（ａ）は、図４のＢ−
Ｂ’線における模式的部分断面図であり、図５（ｂ）は
図５（ａ）に対応する平面図である。図５（ｂ）に示さ
れているように、イオン注入方向１８のウエハ表面に平
行な成分はゲート端に垂直になっており、ゲート端の方
向と＜０Ｔ１＞とのなす角度が５度以上２０度以下の範
囲であるため、イオン注入方向１８のウエハ表面に平行
な成分と＜０１１＞方向とのなす角度φは同様に５度以
上２０度以下の範囲となっている。実用的には角度φは
１０度程度が最適であるが、チャネリングを起こさない
ためには５度程度が下限であり、トランジスタ特性に著
しい変化が生じない範囲として、２０度程度が上限であ
る。角度φが０度の場合には、面チャネリングが生じる
可能性があり、望ましい条件ではない（前記従来例２の
場合に相当する）。
ト絶縁膜１５、及びレジストパターン１６とゲート端１
７、１７’を示しており、更にゲート端１７に対してイ
オン注入方向１８とゲート端１７’に対してのイオン注
入方向１９を示している。図５（ａ）は、図４のＢ−
Ｂ’線における模式的部分断面図であり、図５（ｂ）は
図５（ａ）に対応する平面図である。図５（ｂ）に示さ
れているように、イオン注入方向１８のウエハ表面に平
行な成分はゲート端に垂直になっており、ゲート端の方
向と＜０Ｔ１＞とのなす角度が５度以上２０度以下の範
囲であるため、イオン注入方向１８のウエハ表面に平行
な成分と＜０１１＞方向とのなす角度φは同様に５度以
上２０度以下の範囲となっている。実用的には角度φは
１０度程度が最適であるが、チャネリングを起こさない
ためには５度程度が下限であり、トランジスタ特性に著
しい変化が生じない範囲として、２０度程度が上限であ
る。角度φが０度の場合には、面チャネリングが生じる
可能性があり、望ましい条件ではない（前記従来例２の
場合に相当する）。
【００２５】全てのゲート端に対して同様の均一性を得
るために、少なくとも２種類のゲート方向の両端に対し
て１８の様な注入方向を選択する必要があり、従って、
少なくとも４方向から注入を行うことになる。基板に対
する注入角度θ（基板に垂直な方向とイオン注入方向と
の角度）は、実施例１と同様である。
るために、少なくとも２種類のゲート方向の両端に対し
て１８の様な注入方向を選択する必要があり、従って、
少なくとも４方向から注入を行うことになる。基板に対
する注入角度θ（基板に垂直な方向とイオン注入方向と
の角度）は、実施例１と同様である。
【００２６】実施例４ 図６は、本発明の第２の方法の別の実施態様を説明する
もので、使用される基板２１とゲート電極２２、２２’
の方向を模式的に示している。基板の結晶方位は（１０
０）で、基板面内の方向をノッチ２３で表示してある基
板の場合を示しているが、オリエンテーションフラット
を用いている基板でも同様で、何等違いはない。尚、本
実施例においては、ノッチ２３の方向と＜０Ｔ１＞方向
とのなす角度φ’は、５度以上２０度以下の範囲であ
る。この場合、ゲート電極２２、２２’の方向は、＜０
Ｔ１＞方向もしくは＜０１１＞方向と平行ではなく、同
様に５度以上２０度以下の角度をなしている。云うまで
もないことであるが、オリエンテーションフラット或い
はノッチをウエハによって替えることは、無用な混乱を
生じるだけであって、本実施例はあくまでも大きな差異
が生じないことを示すものである。
もので、使用される基板２１とゲート電極２２、２２’
の方向を模式的に示している。基板の結晶方位は（１０
０）で、基板面内の方向をノッチ２３で表示してある基
板の場合を示しているが、オリエンテーションフラット
を用いている基板でも同様で、何等違いはない。尚、本
実施例においては、ノッチ２３の方向と＜０Ｔ１＞方向
とのなす角度φ’は、５度以上２０度以下の範囲であ
る。この場合、ゲート電極２２、２２’の方向は、＜０
Ｔ１＞方向もしくは＜０１１＞方向と平行ではなく、同
様に５度以上２０度以下の角度をなしている。云うまで
もないことであるが、オリエンテーションフラット或い
はノッチをウエハによって替えることは、無用な混乱を
生じるだけであって、本実施例はあくまでも大きな差異
が生じないことを示すものである。
【００２７】図７は、基板２１、ゲート電極２２、ゲー
ト絶縁膜２５、及びレジストパターン２６とゲート端２
７、２７’を示しており、更にゲート端２７に対してイ
オン注入方向２８とゲート端２７’に対してのイオン注
入方向２９を示している。図７（ａ）は、図６のＣ−
Ｃ’線における模式的部分断面図であり、図７（ｂ）は
図７（ａ）に対応する平面図である。図７（ｂ）に示さ
れているように、イオン注入方向２８のウエハ表面に平
行な成分はゲート端に垂直になっており、ゲート端の方
向（ノッチ２３の方向）と＜０Ｔ１＞とのなす角度φ’
が５度以上２０度以下の範囲であるため、イオン注入方
向２８のウエハ表面に平行な成分と＜０１１＞方向との
なす角度φは同様に５度以上２０度以下の範囲となって
いる。実用的には角度φは１０度程度が最適であるが、
チャネリングを起こさないためには５度程度が下限であ
り、トランジスタ特性に著しい変化が生じない範囲とし
て、２０度程度が上限である。角度φが０度の場合に
は、面チャネリングが生じる可能性があり、望ましい条
件ではない。
ト絶縁膜２５、及びレジストパターン２６とゲート端２
７、２７’を示しており、更にゲート端２７に対してイ
オン注入方向２８とゲート端２７’に対してのイオン注
入方向２９を示している。図７（ａ）は、図６のＣ−
Ｃ’線における模式的部分断面図であり、図７（ｂ）は
図７（ａ）に対応する平面図である。図７（ｂ）に示さ
れているように、イオン注入方向２８のウエハ表面に平
行な成分はゲート端に垂直になっており、ゲート端の方
向（ノッチ２３の方向）と＜０Ｔ１＞とのなす角度φ’
が５度以上２０度以下の範囲であるため、イオン注入方
向２８のウエハ表面に平行な成分と＜０１１＞方向との
なす角度φは同様に５度以上２０度以下の範囲となって
いる。実用的には角度φは１０度程度が最適であるが、
チャネリングを起こさないためには５度程度が下限であ
り、トランジスタ特性に著しい変化が生じない範囲とし
て、２０度程度が上限である。角度φが０度の場合に
は、面チャネリングが生じる可能性があり、望ましい条
件ではない。
【００２８】全てのゲート端に対して同様の均一性を得
るために、少なくとも２種類のゲート方向の両端に対し
て２８の様な注入方向を選択する必要があり、従って、
少なくとも４方向から注入を行うことになる。基板に対
する注入角度θ（基板に垂直な方向とイオン注入方向と
の角度）は、実施例３と同様である。
るために、少なくとも２種類のゲート方向の両端に対し
て２８の様な注入方向を選択する必要があり、従って、
少なくとも４方向から注入を行うことになる。基板に対
する注入角度θ（基板に垂直な方向とイオン注入方向と
の角度）は、実施例３と同様である。
【００２９】実施例３及び４でのメリットは、基板を替
えておくだけで、製造プロセス自体を従来法と変えるこ
となしに、チャネリングの抑制と、均一性の向上が同様
に図れることである。
えておくだけで、製造プロセス自体を従来法と変えるこ
となしに、チャネリングの抑制と、均一性の向上が同様
に図れることである。
【００３０】図８に、層抵抗の均一性に関して、本発明
のイオン注入方法と特開昭６３−９５６６９号公報に示
された従来例２とを比較した結果を示す。リンを３０ｋ
ｅＶで（１００）シリコン基板に注入し、８５０℃で３
０分間熱処理を行い、層抵抗のウエハ内均一性を四探針
測定法で測定した。尚、図８（ａ）が従来例２、図８
（ｂ）が本発明による結果を示している。それぞれの等
高線は層抵抗が１％増減する毎に引かれており、従来例
２ではウエハ全面で層抵抗のバラツキが±１０％にまで
及んでいたのに対し、本発明の場合には±１．５％程度
に収まっていることが分かる。
のイオン注入方法と特開昭６３−９５６６９号公報に示
された従来例２とを比較した結果を示す。リンを３０ｋ
ｅＶで（１００）シリコン基板に注入し、８５０℃で３
０分間熱処理を行い、層抵抗のウエハ内均一性を四探針
測定法で測定した。尚、図８（ａ）が従来例２、図８
（ｂ）が本発明による結果を示している。それぞれの等
高線は層抵抗が１％増減する毎に引かれており、従来例
２ではウエハ全面で層抵抗のバラツキが±１０％にまで
及んでいたのに対し、本発明の場合には±１．５％程度
に収まっていることが分かる。
【００３１】
【発明の効果】以上説明したように、本発明のイオン注
入方法によれば、ゲート電極をマスクとして用いるＬＤ
Ｄ注入やソース／ドレイン注入の場合に、ゲート電極の
方法に配慮したＭＯＳトランジスタの性能向上と、基板
に対するチャネリングの抑制の両方を最適化することが
できる。本発明に係る第１の方法では、従来の基板構造
とパターン方向を変えずに本発明の効果を実現できる。
一方、本発明に係る第２の方法では、ゲート電極の方向
を制限することで、従来のイオン注入条件を何等変更す
ることなく、本発明を実現でき、さらに実施例４のよう
に基板の面内方位を示す構造（オリエンテーションフラ
ットやノッチなど）を変えるだけで従来のパターン形成
法をも採用できより好ましいものである。本発明のこれ
らの方法では、イオン注入における均一性を向上できる
と同時に、高性能ＭＯＳトランジスタの形成法にも対応
できる。
入方法によれば、ゲート電極をマスクとして用いるＬＤ
Ｄ注入やソース／ドレイン注入の場合に、ゲート電極の
方法に配慮したＭＯＳトランジスタの性能向上と、基板
に対するチャネリングの抑制の両方を最適化することが
できる。本発明に係る第１の方法では、従来の基板構造
とパターン方向を変えずに本発明の効果を実現できる。
一方、本発明に係る第２の方法では、ゲート電極の方向
を制限することで、従来のイオン注入条件を何等変更す
ることなく、本発明を実現でき、さらに実施例４のよう
に基板の面内方位を示す構造（オリエンテーションフラ
ットやノッチなど）を変えるだけで従来のパターン形成
法をも採用できより好ましいものである。本発明のこれ
らの方法では、イオン注入における均一性を向上できる
と同時に、高性能ＭＯＳトランジスタの形成法にも対応
できる。
【図１】実施例１で使用される基板構造とゲート電極の
方向を示す模式図である。
方向を示す模式図である。
【図２】実施例１のイオン注入方法を説明する模式的部
分断面図（ａ）とそれに対応する平面図（ｂ）である。
分断面図（ａ）とそれに対応する平面図（ｂ）である。
【図３】実施例２で使用する基板の模式的部分断面図
（ａ）とそれに対応する平面図（ｂ）である。
（ａ）とそれに対応する平面図（ｂ）である。
【図４】実施例３で使用される基板構造とゲート電極の
方向を示す模式図である。
方向を示す模式図である。
【図５】実施例３のイオン注入方法を説明する模式的部
分断面図（ａ）とそれに対応する平面図（ｂ）である。
分断面図（ａ）とそれに対応する平面図（ｂ）である。
【図６】実施例４で使用される基板構造とゲート電極の
方向を示す模式図である。
方向を示す模式図である。
【図７】実施例４のイオン注入方法を説明する模式的部
分断面図（ａ）とそれに対応する平面図（ｂ）である。
分断面図（ａ）とそれに対応する平面図（ｂ）である。
【図８】層抵抗の均一性に関して、従来例２（ａ）と本
発明（ｂ）との効果の差異を説明する図である。
発明（ｂ）との効果の差異を説明する図である。
【図９】従来例１を説明する模式図である。
【図１０】従来例１の方法を更に説明する図である。
【図１１】従来例２を説明する模式的断面図である。
１ 基板 ２、２’ ゲート電極 ３ オリエンテーションフラット ４ ＜０Ｔ１＞方向 ７、７’ ゲート電極端部 ８、８’ イオン注入方向 ９、９’ イオン注入方向 １１ 基板 １２、１２’ ゲート電極 １３ オリエンテーションフラット １４ ＜０Ｔ１＞方向 １７、１７’ ゲート電極端部 １８、１９ イオン注入方向 ２１ 基板 ２２、２２’ ゲート電極 ２３ ノッチ ２４ ＜０Ｔ１＞方向 ２７、２７’ ゲート電極端部 ２８、２９ イオン注入方向
Claims (6)
- 【請求項１】 （１００）基板上に形成されたゲート電
極をマスクとして基板にイオンを注入する方法におい
て、主なゲート電極が＜０１１＞方向もしくは＜０Ｔ１
＞方向に形成されており、イオン注入方向を基板に垂直
方向から７度〜６０度の範囲で傾け、少なくとも一つの
ゲート電極の一つの端部に対して、該端部に直交する方
向に対して５度以上２０度以下の範囲で対称な２方向か
らイオン注入を行うことを特徴とするイオン注入方法。 - 【請求項２】 前記イオン注入を前記ゲート電極の両端
部のそれぞれに対して行うことを特徴とする請求項１に
記載のイオン注入方法。 - 【請求項３】 前記ゲート電極端部に絶縁性の側壁が形
成されており、イオン注入方向を基板面に垂直な方向か
ら５０〜６０度とする請求項１または２に記載のイオン
注入方法。 - 【請求項４】 （１００）基板上に形成されたゲート電
極をマスクとして基板にイオンを注入する方法におい
て、（１００）基板上に形成する主なゲート電極の方向
を＜０１１＞方向から５度以上２０度以下の角度をなす
範囲、もしくは＜０Ｔ１＞方向から５度以上２０度以下
の角度をなす範囲に形成し、イオン注入方向を基板面に
垂直な方向から７〜６０度の範囲で傾け、その傾ける方
向がゲート電極の方向とほぼ直角であることを特徴とす
るイオン注入方法。 - 【請求項５】 （１００）基板のオリエンテーションフ
ラット或いはノッチの方向が前記主なゲート電極の方向
に平行もしくは直角に形成されていることを特徴とする
請求項４に記載のイオン注入方法。 - 【請求項６】 前記ゲート電極の両端部のそれぞれに垂
直な方向からイオン注入を行う請求項４または５に記載
のイオン注入方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836396A JP3211865B2 (ja) | 1996-05-31 | 1996-05-31 | イオン注入方法 |
| US08/867,146 US5827774A (en) | 1996-05-31 | 1997-06-02 | Ion implantation method using tilted ion beam |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13836396A JP3211865B2 (ja) | 1996-05-31 | 1996-05-31 | イオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320978A JPH09320978A (ja) | 1997-12-12 |
| JP3211865B2 true JP3211865B2 (ja) | 2001-09-25 |
Family
ID=15220190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13836396A Expired - Fee Related JP3211865B2 (ja) | 1996-05-31 | 1996-05-31 | イオン注入方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5827774A (ja) |
| JP (1) | JP3211865B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
| US6114210A (en) * | 1997-11-26 | 2000-09-05 | Advanced Micro Devices, Inc. | Method of forming semiconductor device comprising a drain region with a graded N-LDD junction with increased HCI lifetime |
| US6331873B1 (en) | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
| US6245681B1 (en) | 2000-01-25 | 2001-06-12 | Advanced Micro Devices, Inc. | Dual temperature nitride strip process |
| JP3851896B2 (ja) * | 2002-09-27 | 2006-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US7208803B2 (en) * | 2004-05-05 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a raised source/drain and a semiconductor device employing the same |
| US20060240651A1 (en) * | 2005-04-26 | 2006-10-26 | Varian Semiconductor Equipment Associates, Inc. | Methods and apparatus for adjusting ion implant parameters for improved process control |
| WO2008134190A2 (en) * | 2007-04-24 | 2008-11-06 | Sun Chemical Corporation | Pigments for non-aqueous inks and coatings |
| JP4956351B2 (ja) * | 2007-09-28 | 2012-06-20 | オンセミコンダクター・トレーディング・リミテッド | Ｄｍｏｓトランジスタの製造方法 |
| JP2009218580A (ja) * | 2008-03-06 | 2009-09-24 | Toshiba Corp | ２方向ハロ注入 |
| JP4544360B2 (ja) * | 2008-10-24 | 2010-09-15 | トヨタ自動車株式会社 | Ｉｇｂｔの製造方法 |
| JP5808907B2 (ja) * | 2010-11-26 | 2015-11-10 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| WO2014087543A1 (ja) * | 2012-12-07 | 2014-06-12 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2015188103A (ja) * | 2015-06-03 | 2015-10-29 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| JPH07116140B2 (ja) * | 1986-07-21 | 1995-12-13 | 三菱化学株式会社 | ラクタム類の製造法 |
| JP2677987B2 (ja) * | 1986-10-13 | 1997-11-17 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
| JPH01308077A (ja) * | 1988-06-06 | 1989-12-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH032084A (ja) * | 1989-05-31 | 1991-01-08 | Nec Corp | 感熱転写記録装置 |
| JPH03131020A (ja) * | 1989-10-16 | 1991-06-04 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5155369A (en) * | 1990-09-28 | 1992-10-13 | Applied Materials, Inc. | Multiple angle implants for shallow implant |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
| US5459085A (en) * | 1994-05-13 | 1995-10-17 | Lsi Logic Corporation | Gate array layout to accommodate multi angle ion implantation |
-
1996
- 1996-05-31 JP JP13836396A patent/JP3211865B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-02 US US08/867,146 patent/US5827774A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09320978A (ja) | 1997-12-12 |
| US5827774A (en) | 1998-10-27 |
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| S533 | Written request for registration of change of name |
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