JP2004140258A - 固体撮像素子及びその製造方法 - Google Patents

Abstract

【課題】縦型オーバーフロードレインを採用するＣＣＤ固体撮像素子において、出力アンプの電源電圧の低下による電荷の漏れ出しを抑制する。
【解決手段】Ｎ型シリコン基板２の裏面のＮ型不純物層６と表面のＮウェル４又はＮ^＋拡散層との間に設けられるＰウェルを３回の不純物の注入工程により形成し、撮像部及び蓄積部の下のＰウェルと、水平転送部の下のＰウェル１０と、出力部の下のＰウェル６０とを、互いに不純物濃度を異ならせて形成する。出力部の下に配置されたＰウェル６０は、他の領域のＰウェル１０よりＰ型不純物の濃度が高く形成される。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像素子及びその製造方法に関し、特に出力部の低消費電力化に関する。
【０００２】
【従来の技術】
図４は、フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを有する。撮像部ｉで生成された情報電荷の２次元配列は蓄積部ｓに高速で転送される。情報電荷は蓄積部ｓに保持されると共に、１行ずつ水平転送部ｈへ転送され、さらに、１画素単位で水平転送部ｈから出力部ｄへ転送される。出力部ｄは１画素毎の電荷量を電圧値に変換し、その電圧値の変化がＣＣＤ出力とされる。
【０００３】
図５、図６は、従来のＣＣＤ固体撮像素子の要部の断面図である。図５は、垂直シフトレジスタの電荷の転送方向に沿った断面であり、垂直シフトレジスタ（Ｖ−ＲＥＧ）として蓄積部ｓの出力端近傍の断面が示され、さらに、蓄積部ｓの出力端に接続される水平転送部ｈの断面が示されている。また図６は、水平シフトレジスタの電荷の転送方向に沿った断面であり、水平シフトレジスタ（Ｈ−ＲＥＧ）の出力端近傍の断面と、出力部の一部をなす浮遊拡散層（ＦＤ）１８及びリセットドレイン（ＲＤ）２０とが示されている。
【０００４】
Ｎ型のシリコン基板２には、イオン注入及び拡散処理によって、基板表面に位置するＮ型不純物層であるＮウェル（ＮＷ）４と、その下に位置するＰ型不純物層であるＰウェル（ＰＷ）８，１０と、もともとの基板本来のＮ型不純物層（Ｎ_ｓｕｂ）６とが形成される。図５において、情報電荷は、Ｎウェル４に形成される垂直シフトレジスタの電位井戸を順次、右方向へ転送され、水平シフトレジスタの電極１４−１の下に形成される電位井戸に読み出される。また図６において、情報電荷はＮウェル４に形成される水平シフトレジスタの電位井戸を順次、左方向に転送され、出力ゲート（ＯＧ）１６の下を経由して浮遊拡散層１８に転送される。
【０００５】
浮遊拡散層１８はＮ^＋拡散層であり、これに隣接するリセットゲート（ＲＧ）２２をオンすると、浮遊拡散層１８の電位はリセットドレイン２０のリセットドレイン電位Ｖ_ＲＤに設定される。この浮遊拡散層１８に水平シフトレジスタから情報電荷を転送すると、その電荷量に応じて浮遊拡散層１８の電位が変動する。この電位変動は、出力アンプ３０で検出及び増幅され、出力アンプの出力Ｖ_ＯＵＴがＣＣＤ出力となる。
【０００６】
ここで、この出力アンプ３０も基板２の表面の半導体領域を用いて形成される。すなわち、出力アンプ３０のＭＯＳトランジスタ３２，３４のドレイン、ソースは、基板２の表面に形成されたＮ^＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルが、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。
【０００７】
さて、Ｎ型基板２にＰウェル１０、Ｎウェル４を形成することにより、その基板深さ方向にＮＰＮ構造が形成される。この構造により、基板表面の不要な電荷を基板深部に排出することができる。図７は、基板深さ方向の電位分布を示す模式図である。この図において、横軸は基板深さ方向の距離を表し、左側が基板２の表面側（すなわちゲート酸化膜側）、右側が基板２の裏面側に対応する。また縦軸は電位を表し、下が正電位方向（ポテンシャルが深い方向）に対応する。例えば、電位分布曲線４０は撮像部ｉ又は蓄積部ｓを構成する垂直シフトレジスタ領域では、基板側に所定の正電圧Ｖ_ｓｕｂ（例えば５Ｖ）、転送電極にオン状態に対応する正電圧ＶＳ（例えば５Ｖ）がそれぞれ印加され、Ｐウェル１０にポテンシャルの障壁が形成され、Ｎウェル４にポテンシャル井戸が形成される。シリコン基板２中において、電子はポテンシャルの浅いところから深いところへ、すなわち電位分布曲線の高い所から低い所へ移動する。そのため、Ｐウェル８に形成されるポテンシャル障壁が、通常動作時には、Ｎウェル４に形成されるポテンシャル井戸に蓄積される情報電荷の基板深部への移動を妨げる。一方、基板電圧Ｖ_ｓｕｂを高くしたり、ＶＳを低くすることにより、Ｎウェル４のポテンシャル井戸が浅く持ち上げられると共に、Ｐウェル８のポテンシャル障壁が低く引き下げられ、Ｎウェル４に蓄積された情報電荷が基板深部へ排出される。例えば、電子シャッタ動作では、そのような印加電圧の操作によって、撮像部ｉや蓄積部ｓに存在する情報電荷を瞬時に排出し、それらの領域をリセットすることができる。また、このような縦型オーバーフロードレイン構造（ＶＯＤ）では、撮像部ｉの受光画素にて情報電荷が過剰に発生した場合に、その過剰電荷がＰウェル８のポテンシャル障壁を越えて基板深部に排出され、これにより、情報電荷が他の画素へ漏れ出すといったいわゆるブルーミングが防止される。
【０００８】
上述の基板深部への情報電荷の排出動作は、専ら、撮像部ｉ及び蓄積部ｓにおいて必要とされ、水平転送部ｈ及び出力部ｄでは必要とされない。そのため、従来は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄが設けられる基板表面全体にＰ型不純物をイオン注入した後、撮像部ｉ及び蓄積部ｓをマスクで覆って水平転送部ｈ及び出力部ｄの領域に再度、Ｐ型不純物をイオン注入する。これにより、水平転送部ｈ及び出力部ｄの下に形成されるＰウェル１０のＰ型不純物の濃度が撮像部ｉ及び蓄積部ｓの下に形成されるＰウェル８のＰ型不純物の濃度より高くなる。図７にはその相違が表される。電位分布曲線４２は水平転送部ｈ（Ｈ−ＲＥＧ）に対応するものであり、電位分布曲線４０は上述のように撮像部ｉ及び蓄積部ｓの垂直シフトレジスタに対応するものである。また、図７には、出力部ｄのリセットドレイン２０や出力アンプ３０の駆動トランジスタ３２下の領域のポテンシャルの状態も示されている。これら出力部ｄのリセットドレイン２０や駆動トランジスタ３２のドレイン拡散層には、電源電圧Ｖ_ＤＤ（例えば５Ｖ）が印加されており、ポテンシャルの状態が図に示すような特性を有している。曲線４０，４２は、Ｐウェルによるポテンシャル障壁が垂直シフトレジスタより水平シフトレジスタにて高くなることを表している。これにより、水平シフトレジスタでの基板深部への電荷排出を生じさせずに、垂直シフトレジスタのみにて基板深部への電荷排出を起こさせるように基板電圧Ｖ_ｓｕｂ等の条件を設定することが可能となる。
【０００９】
【発明が解決しようとする課題】
近年、例えばデジタルカメラや写真撮影機能付き携帯電話といった、ＣＣＤ固体撮像素子を用いた小型軽量の機器が開発されている。小型軽量の機器ではバッテリも小型化されるため、低消費電力化が望まれる。ＣＣＤ固体撮像素子では、出力アンプの駆動に比較的大きな電流を必要とし、この部分での消費電力が大きい。従って、出力アンプの電源電圧Ｖ_ＤＤを低下させることにより、ＣＣＤ固体撮像素子、又は、撮像装置全体としての消費電力を低減することができる。
【００１０】
しかしながら、電源電圧Ｖ_ＤＤを低下させると、出力アンプのトランジスタの動作不良を招くといった問題が生じる。出力アンプのトランジスタは、ドレインに電源電圧Ｖ_ＤＤが印加され、ソースが主力アンプとしての出力点となっている。また、出力アンプのトランジスタは、上述したように、ＣＣＤ固体撮像素子と同一基板に形成されており、基板側にＣＣＤ固体撮像素子と同様の基板電圧Ｖ_ｓｕｂ（例えば５Ｖ）が印加されている。このため、基板−ドレイン間の電位差が、ドレイン−ソース間の電位差よりも大きくなる。
【００１１】
また、電源電圧Ｖ_ＤＤを下げることは、図７に示す曲線４４のポテンシャルの曲線が浅くなることを意味する。これらの結果、ソースからチャネルに注入された電子がドレイン側に移動するのではなく、Ｐウェルのポテンシャルの障壁を越えて基板側になだれ込んでしまうといった現象が起き易くなる。このため、出力アンプ３０の電源電圧Ｖ_ＤＤを低下させることができず、ＣＣＤ固体撮像素子、又は、撮像素子全体としての消費電力の低減が困難となっていた。
【００１２】
本発明は上記問題点を解決するためになされたもので、電力消費を低減しつつ電荷の漏れ出しを抑制できる出力部を備えたＣＣＤ固体撮像素子及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するための本発明は、行列配置される複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置されると共に、前記複数の垂直シフトレジスタの出力側に水平シフトレジスタが配置され、更に前記水平シフトレジスタの出力側に出力部が配置される固体撮像素子において、一導電型の半導体基板の一主面に逆導電型の半導体領域が形成されると共に、前記半導体領域に前記複数の受光画素、前記複数の垂直シフトレジスタ、前記水平シフトレジスタ及び前記出力部が形成され、前記出力部の前記半導体領域が前記水平シフトレジスタの半導体領域よりも不純物濃度が高いことを特徴とする。
【００１４】
さらに、上記固体撮像素子において、前記半導体基板上に形成され、前記水平シフトレジスタと前記出力部との境界に配置される出力ゲートを更に有することが好適である。
【００１５】
また、上記固体撮像素子において、前記水平シフトレジスタの半導体領域が前記複数の受光画素及び前記複数の垂直シフトレジスタの半導体領域よりも不純物濃度が高いことを特徴とする固体撮像素子。
【００１６】
本発明によれば、前記水平シフトレジスタの半導体領域よりも前記出力部の半導体領域の不純物濃度を高くすることによって、前記出力部の半導体領域は完全には空乏化することがなくなるか、また空乏化しても前記水平シフトレジスタの半導体領域に対してより高い電位障壁を形成することとなる。そのため、前記出力部の半導体領域と前記水平シフトレジスタの半導体領域に互いに異なる不純物濃度を設定できるので、前記出力部での電荷の漏れ出し及び水平シフトレジスタでの転送効率の劣化の双方を防止できる。
【００１７】
同様に、前記複数の受光画素及び前記複数の垂直シフトレジスタの半導体領域よりも前記水平シフトレジスタの半導体領域の不純物濃度を高くすることによって、前記受光画素及び前記垂直シフトレジスタから前記水平シフトレジスタへ情報電荷を高い効率で転送することができる。また、前記水平シフトレジスタの半導体領域の空乏層が素子表面の酸化膜の欠陥準位にトラップされことを防止することができ、情報電荷の転送を安定に行うことが可能となる。
【００１８】
上記課題を解決するための本発明の別の形態は、行列配置される複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置されると共に、前記複数の垂直シフトレジスタの出力側に水平シフトレジスタが配置され、更に前記水平シフトレジスタの出力側に出力部が配置される固体撮像素子の製造方法において、一導電型の半導体基板の一主面に第１の不純物濃度を有する逆導電型の第１の半導体領域を形成する第１の工程と、前記半導体基板の一主面に前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する逆導電型の第２の半導体領域を形成する第２の工程と、前記第１の半導体領域に前記水平シフトレジスタを形成すると共に、前記第２の半導体領域に前記出力部を形成する第３の工程とを含むことを特徴とする。
【００１９】
さらに、上記固体撮像素子の製造方法において、前記半導体基板の一主面に前記第１の不純物濃度よりも濃度の低い第３の不純物濃度を有する第３の半導体領域を形成する第３の工程を更に含み、前記第３の工程は、前記第３の半導体領域に前記複数の受光画素及び前記複数の垂直シフトレジスタを形成することが好適である。また、上記固体撮像素子の製造方法において、前記第１及び第２の半導体領域は、前記不純物が段階的に注入され、前記第１乃至第３の半導体領域への前記不純物の注入が、少なくとも１回共通に行われることが好適である。
【００２０】
本発明によれば、前記第１の半導体領域に前記水平シフトレジスタを形成し、前記第１の半導体領域よりも不純物濃度が高い前記第２の半導体領域に前記出力部を形成することによって、前記第２の半導体領域は完全には空乏化することがなくなるか、また空乏化しても前記第１の半導体領域に対してより高い電位障壁を形成することとなり、前記出力部での電荷の漏れ出し及び水平シフトレジスタでの転送効率の劣化の双方を防止できる。
【００２１】
同様に、前記第１の半導体領域よりも不純物濃度の低い前記第３の半導体領域に前記複数の受光画素及び前記複数の垂直シフトレジスタを形成することにより、前記受光画素及び前記垂直シフトレジスタから前記水平シフトレジスタへ情報電荷を高い効率で転送することができる。また、前記第２の半導体領域の空乏層が素子表面の酸化膜の欠陥準位にトラップされることを防止することができ、情報電荷の転送を安定に行うことが可能となる。
【００２２】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。以下、フレーム転送方式のＣＣＤ固体撮像素子での実施形態を説明する。フレーム転送方式のＣＣＤ固体撮像素子の概略の構成は図４に示す通りであり、これを援用する。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを有する。撮像部ｉは、垂直方向に延在し、互いに平行に配列された複数のシフトレジスタからなり、各シフトレジスタの各ビットがフォトディフュージョンとして機能し受光画素を構成する。蓄積部ｓは、撮像部ｉのシフトレジスタに連続する遮光された複数のシフトレジスタからなり、各シフトレジスタの各ビットが蓄積画素を構成する。水平転送部ｈは、水平方向に延在する単一のシフトレジスタからなり、各ビットに蓄積部ｓのシフトレジスタの出力が接続される。出力部ｄは、水平転送部ｈから転送出力される電荷を一時的に蓄積する容量及びその容量に蓄積された電荷を排出するリセットトランジスタを含む。これにより、撮像部ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部ｓの蓄積画素へ転送された後、１行ずつ蓄積部ｓから水平転送部ｈへ転送され、さらに、１画素単位で水平転送部ｈから出力部ｄへ転送される。そして、出力部ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化がＣＣＤ出力として外部回路へ供給される。
【００２３】
図１は、水平シフトレジスタ（Ｈ−ＲＥＧ）の電荷の転送方向に沿った概略の断面図であり、水平シフトレジスタの出力端近傍の断面と、出力部の一部をなす浮遊拡散層（ＦＤ）１８及びリセットドレイン（ＲＤ）２０とが示されている。垂直シフトレジスタ（Ｖ−ＲＥＧ）の電荷の転送方向に沿った概略の断面図は図５と同じであり、これを援用する。
【００２４】
Ｎ型のシリコン基板２にはＰ型不純物がイオン注入、拡散され、その後、基板２の表面にＮ型不純物が注入、拡散される。これにより、基板２の表面領域には、後から注入、拡散されたＮ型不純物からなるＮ型拡散層であるＮウェル（ＮＷ）４が形成される。また、Ｎ型不純物より先に行われるＰ型不純物のイオン注入、拡散により、Ｎウェル４と基板本来のＮ型不純物層６（Ｎ_ｓｕｂ）との間にはＰ型拡散層であるＰウェル（ＰＷ）が形成される。本実施形態では、Ｐウェルを形成するＰ型不純物のイオン注入は、注入する領域を変えて３回行われる。その結果、互いに不純物濃度の異なる３種類のＰウェル８，１０，６０が形成される。Ｐウェル８は、撮像部ｉ及び蓄積部ｓに形成され、３種類のＰウェルのうち最も不純物濃度が低い。Ｐウェル１０は、水平転送部ｈに形成され、中間の不純物濃度を有する。Ｐウェル６０は、出力部ｄに形成され、最も不純物濃度が高い。図５にはＰウェル８，１０が表されており、図１にはＰウェル１０，６０が表されている。
【００２５】
基板の表面上には酸化膜（図示せず）を介して電極が配置される。蓄積部ｓの垂直シフトレジスタには４相の垂直転送クロックφ_Ｓ１〜φ_Ｓ４で駆動される電極群１２−１〜１２−４が設けられ、水平シフトレジスタには２相の水平転送クロックφ_Ｈ１，φ_Ｈ２で駆動される電極群１４−１，１４−２が設けられる。電極群に順番に正電圧を印加することにより、電極下のＮウェル４に形成される電位井戸が移動し、それに連動して電位井戸に蓄積される情報電荷も移動する。例えば、図５においては、電荷は垂直シフトレジスタ中を右方向に順次転送され、水平シフトレジスタの電極１４−１の下に形成される電位井戸に読み出される。また図１においては、電荷は水平シフトレジスタ中を左方向に順次転送され、直流電圧を印加された出力ゲート（ＯＧ）１６の下を経由して浮遊拡散層１８に転送される。
【００２６】
浮遊拡散層１８はＮ^＋拡散層であり、浮遊拡散層１８及びこれに接合されたＰウェルはフローティングディフュージョンを形成し、また浮遊拡散層１８、リセットドレイン２０及びリセットゲート（ＲＧ）２２がリセットトランジスタを構成する。リセットドレイン２０はＮ^＋拡散層で形成される。リセットドレイン２０は一定の正の電位Ｖ_ＲＤに維持される。ここではリセットドレイン電圧Ｖ_ＲＤとして電源電圧Ｖ_ＤＤを印加することができる。リセットゲート２２に印加されるリセットクロックφ_Ｒによってリセットゲート２２下のチャネルがオンすると、浮遊拡散層１８の電位もリセットドレイン電圧Ｖ_ＲＤに設定され、フローティングディフュージョンのＰＮ接合は逆バイアスされる。リセットゲート２２がオフされた状態では、フローティングディフュージョンのＰＮ接合は電気的にフローティング（浮遊状態）になる。ここに、水平シフトレジスタから情報電荷を浮遊拡散層１８に移動させると、その情報電荷はＰＮ接合容量に一時的に蓄積され、その電荷量に応じて浮遊拡散層１８の電位が変動する。この電位変動は出力アンプ３０で検出及び増幅され、出力アンプの出力Ｖ_ＯＵＴがＣＣＤ出力となる。
【００２７】
出力アンプ３０は基板２に形成されるＭＯＳトランジスタを用いて、例えば３段ソースフォロワ回路で構成される。出力アンプ３０の駆動トランジスタ３２及び負荷トランジスタ３４のドレイン、ソースは、基板２の表面に形成されたＮ^＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルは、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。本実施形態では、出力部ｄのリセットドレイン２０や出力アンプ３０の駆動トランジスタ３２のドレイン拡散層に印加される電源電圧Ｖ_ＤＤは、低消費電力化のために、従来より低電圧（例えば２．９Ｖ）とされる。
【００２８】
また、Ｎ型基板２に形成されたＰウェル、Ｎウェルにより、基板深さ方向にＮＰＮ構造が形成され、これを用いて、撮像部ｉ及び蓄積部ｓでは基板表面の不要な電荷を基板裏面に排出することができる。図２は、基板深さ方向の電位分布を示す模式図である。この図は従来技術の図７に対応するものであり、その縦軸、横軸は図７と同様である。電位分布曲線７０は、撮像部ｉ又は蓄積部ｓを構成する垂直シフトレジスタに対応するものであり、Ｎウェル４、Ｐウェル８及びＮ_ｓｕｂ６からなるＮＰＮ構造での電位分布を表す。電位分布曲線７２は、水平転送部ｈ（Ｈ−ＲＥＧ）に対応するものであり、Ｎウェル４、Ｐウェル１０及びＮ_ｓｕｂ６からなるＮＰＮ構造での電位分布を表す。さらに、電位分布曲線７４は、出力部ｄ内の電源電圧Ｖ_ＤＤを印加されるＮ^＋拡散層、Ｐウェル６０及びＮ_ｓｕｂ６からなるＮＰＮ構造での電位分布を表す。
【００２９】
曲線７０，７２は、垂直シフトレジスタ又は水平シフトレジスタの転送電極１２，１４にオン状態に対応する正電圧ＶＳ，ＨＳとして従来より低電圧の例えば２．９Ｖを印加してＰウェルとＮウェル４との間を逆バイアス状態とし、かつ転送チャネルが完全空乏化している状態を表す。従来との対比を容易とするために、図２には、垂直シフトレジスタの転送電極１２に５Ｖを印加した場合の曲線４０も表している。また、いずれの電位分布曲線とも、基板裏面に所定の正電圧Ｖ_ｓｕｂとして例えば８Ｖを印加し、ＰウェルとＮ_ｓｕｂ６との間が逆バイアス状態とされた様子を示している。
【００３０】
垂直シフトレジスタ下のＰウェル８と水平シフトレジスタ下のＰウェル１０との不純物濃度差により、Ｎウェル４からＮ_ｓｕｂ６への電子の移動に対するＰウェルの電位障壁は、垂直シフトレジスタより水平シフトレジスタにて高くなるように構成される。この差によって、縦型オーバーフロードレイン動作及び電子シャッタ動作において、撮像部ｉ及び蓄積部ｓでは情報電荷がＮ_ｓｕｂ６に排出することができる一方で、その動作時に水平転送部ｈでは情報電荷の排出を防止することができる。また、Ｐウェル１０の不純物濃度は、あまりに高くすると、Ｎウェル４のポテンシャル井戸、すなわち、基板深さ方向の電位分布の極小値が基板表面側に移動して、基板と基板表面との界面に生じる格子欠陥に電荷がトラップされ、情報電荷の転送効率が劣化するという問題を生じる。このため、Ｐウェル１０の不純物濃度は、情報電荷がゲート酸化膜との界面に接しない程度の濃度に設定される。
【００３１】
また、電源電圧Ｖ_ＤＤの低電圧化に伴い、出力部のトランジスタのＮ^＋拡散層及びチャネルの電位が浅くなる。その電位は、電源電圧Ｖ_ＤＤと同じ電圧を転送電極１４に印加した場合の水平シフトレジスタの転送チャネルの電位より浅くなる。このようにトランジスタのＮ^＋拡散層及びチャネルの電位が浅くなることは電荷の漏れ出しが生じやすい方に作用する。そこで、出力部下のＰウェル６０は水平シフトレジスタ下のＰウェル１０より不純物濃度を高くして、出力部のＮ^＋拡散層及びチャネルとＮ_ｓｕｂ６との間のパンチスルーを防止している。Ｐウェル６０の不純物濃度は、浮遊拡散層１８のポテンシャルがオフ状態での転送電極１４−１下のポテンシャルよりも深くなり、最終段の転送電極から浮遊拡散層１８へ向けてのフリンジ電界が十分に得られて転送効率が確保されることを考慮して決定される。
【００３２】
図３は、本ＣＣＤ固体撮像素子のＰウェルの形成工程を説明する模式的な素子上面図である。Ｎ型のシリコン基板２の表面の素子形成領域にＰ型不純物がイオン注入され、さらに熱拡散される。この第１のＰ型不純物導入工程により、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄが形成される予定の領域（図３（ａ）の斜線領域）に第１のＰ型拡散層が深さ方向に第１の不純物プロファイルにて形成される。
【００３３】
続いて、水平転送部ｈ及び出力部ｄが形成される予定領域（図３（ｂ）の斜線領域）に開口を有するレジストパターンを基板２の表面に形成し、これをマスクとしてＰ型不純物の２回目のイオン注入を行う。この第２のＰ型不純物導入工程により、水平転送部ｈ及び出力部ｄを形成する領域下に、先に形成されている第１の不純物プロファイルと合成された第２の不純物プロファイルを有する第２のＰ型拡散層が形成される。
【００３４】
その後さらに、出力部ｄが形成される予定領域（図３（ｃ）の斜線領域）に開口を有するレジストパターンを基板２の表面に形成し、これをマスクとしてＰ型不純物の３回目のイオン注入を行い、熱拡散処理を施す。この第３のＰ型不純物導入工程により、出力部ｄを形成する領域下に、先に形成されている第２の不純物プロファイルと合成された第３の不純物プロファイルを有する第３のＰ型拡散層が形成される。ここで、水平シフトレジスタ出力端に接するＰウェル６０の境界は、最終的に出力ゲート１６の下に位置するように、イオン注入のマスク及び熱拡散等が設計される。
【００３５】
以上のように３段階で第１〜第３のＰ型拡散層を形成した後、これらＰ型拡散層に重ねてＮ型不純物をイオン注入し、Ｐ型拡散層よりも浅い深さまで拡散する。これにより基板表面寄りに形成されたＮ型拡散層がＮウェル４を構成する。またＮ型拡散層より深い部分に残った第１〜第３のＰ型拡散層それぞれがＰウェル８，１０，６０となる。
【００３６】
以降の工程は基本的に従来と同様である。具体的には、所定のレジストパターンをマスクとして高濃度のＰ型不純物をイオン注入し、分離領域（チャネルストップ）を形成する。分離領域及びＮウェル４を被って基板２の表面にゲート酸化膜を形成する。ゲート酸化膜上にポリシリコン膜を積層し、このポリシリコン膜をパターニングして複数の転送電極１２，１４を形成する。
【００３７】
【発明の効果】
本発明のＣＣＤ固体撮像素子によれば、出力部の電源電圧を下げて消費電力を低減しても、基板表面に形成された出力部と基板裏面との間の電荷の漏れ出しが抑制される。
【図面の簡単な説明】
【図１】実施形態のＣＣＤ固体撮像素子における水平シフトレジスタの電荷の転送方向に沿った概略の断面図である。
【図２】実施形態のＣＣＤ固体撮像素子における基板深さ方向の電位分布を示す模式図である。
【図３】実施形態のＣＣＤ固体撮像素子におけるＰウェルの形成工程を説明する模式的な素子上面図である。
【図４】フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。
【図５】従来及び実施形態のＣＣＤ固体撮像素子における垂直シフトレジスタの電荷の転送方向に沿った概略の断面図である。
【図６】従来のＣＣＤ固体撮像素子における水平シフトレジスタの電荷の転送方向に沿った概略の断面図である。
【図７】従来のＣＣＤ固体撮像素子における基板深さ方向の電位分布を示す模式図である。
【符号の説明】
２　シリコン基板、４　Ｎウェル、６　Ｎ型不純物層、８，１０，６０　Ｐウェル、１２，１４　転送電極、１６　出力ゲート、１８　浮遊拡散層、２０　リセットドレイン、２２　リセットゲート、３０　出力アンプ、３２　駆動トランジスタ、３４　負荷トランジスタ。

Claims (6)

1. 行列配置される複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置されると共に、前記複数の垂直シフトレジスタの出力側に水平シフトレジスタが配置され、更に前記水平シフトレジスタの出力側に出力部が配置される固体撮像素子において、
   一導電型の半導体基板の一主面に逆導電型の半導体領域が形成されると共に、前記半導体領域に前記複数の受光画素、前記複数の垂直シフトレジスタ、前記水平シフトレジスタ及び前記出力部が形成され、前記出力部の前記半導体領域が前記水平シフトレジスタの半導体領域よりも不純物濃度が高いことを特徴とする固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記半導体基板上に形成され、前記水平シフトレジスタと前記出力部との境界に配置される出力ゲートを更に有することを特徴とする固体撮像素子。
3. 請求項１又は請求項２に記載の固体撮像素子において、
   前記水平シフトレジスタの半導体領域が前記複数の受光画素及び前記複数の垂直シフトレジスタの半導体領域よりも不純物濃度が高いことを特徴とする固体撮像素子。
4. 行列配置される複数の受光画素の各列に対応して複数の垂直シフトレジスタが配置されると共に、前記複数の垂直シフトレジスタの出力側に水平シフトレジスタが配置され、更に前記水平シフトレジスタの出力側に出力部が配置される固体撮像素子の製造方法において、
   一導電型の半導体基板の一主面に第１の不純物濃度を有する逆導電型の第１の半導体領域を形成する第１の工程と、
   前記半導体基板の一主面に前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する逆導電型の第２の半導体領域を形成する第２の工程と、
   前記第１の半導体領域に前記水平シフトレジスタを形成すると共に、前記第２の半導体領域に前記出力部を形成する第３の工程と、を含むことを特徴とする固体撮像素子の製造方法。
5. 請求項４に記載の固体撮像素子の製造方法において、
   前記半導体基板の一主面に前記第１の不純物濃度よりも濃度の低い第３の不純物濃度を有する第３の半導体領域を形成する第３の工程を更に含み、
   前記第３の工程は、前記第３の半導体領域に前記複数の受光画素及び前記複数の垂直シフトレジスタを形成することを特徴とする固体撮像素子の製造方法。
6. 請求項４又は請求項５に記載の固体撮像素子の製造方法において、
   前記第１及び第２の半導体領域は、前記不純物が段階的に注入され、前記第１乃至第３の半導体領域への前記不純物の注入が、少なくとも１回共通に行われることを特徴とする固体撮像素子の製造方法。

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