JP2004096324A

JP2004096324A - 増幅回路

Info

Publication number: JP2004096324A
Application number: JP2002253400A
Authority: JP
Inventors: Hirosuke Tei; 鄭　弘亮; Kazuya Yano; 矢野　一也; Hiroyuki Kasai; 河西　宏之
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25

Abstract

【課題】高精度のオフセットキャンセルが可能であるとともに、小型化、低電力化、低雑音化及び高速動作化が可能な増幅回路を提供する。
【解決手段】演算増幅器ＯＰ１の出力端子にコンデンサＣ１を接続し、第１、第２スイッチング素子ＳＷ１、２により演算増幅器ＯＰ１の入力端子とコンデンサＣ１の後段側の端子とを基準電位に導通させ、コンデンサＣ１にオフセット電圧を充電し、次に第２スイッチング素子ＳＷ２をオフとしてこれを保持し、次に第１スイッチング素子ＳＷ１を信号入力端子ＩＮ側に切り替えて演算増幅器ＯＰ１に入力信号を与えるとともにオフセット電圧を差し引きしてオフセットキャンセルを行うことにより、必要素子数を減らし、素子のばらつきによる精度低下を抑え、同時に小型化、低電力化、低雑音化及び高速動作化を進める。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は増幅回路に関するものであり、特に直流成分を含む低周波の微小電圧を取り扱う高精度かつ高増幅率の増幅回路に関するものである。
【０００２】
【従来の技術】
近年におけるＣＭＯＳ回路の高集積化、低電力化技術が増幅回路の小型化・低電力化に寄与するところは大きいが、微小電圧を検出するセンサ装置の増幅回路としてＣＭＯＳ回路構成の演算増幅器を基本要素とする増幅回路を採用しようとすると、次の問題点がある。
【０００３】
ＣＭＯＳ回路構成の演算増幅器（以下、ＣＭＯＳ演算増幅器）は、図４に示すようにＮチャネル型のＭＯＳトランジスタＮ１、Ｎ２からなる差動部と、差動部を高電位の電源端子ＶＤＤに接続するＰチャネル型のＭＯＳトランジスタＰ１、Ｐ２と、差動部を低電位の電源端子ＶＳＳに接続するＮチャネル型のＭＯＳトランジスタＮ３と、Ｐチャネル型のＭＯＳトランジスタＰ３とＮチャネル型のＭＯＳトランジスタＮ４とからなる出力部とからなる。ＭＯＳトランジスタＮ１、Ｎ２のゲートにはそれぞれ逆相入力端子ＩＮ−、正相入力端子ＩＮ＋が接続され、ＭＯＳトランジスタＰ３、Ｎ４の接続点には出力端子ＯＵＴが接続される。ＭＯＳトランジスタＮ３、Ｎ４のゲートにはバイアス電圧端子ＶＢが接続される。このようなＣＭＯＳ演算増幅器は、ＭＯＳトランジスタＮ１、Ｎ２のしきい値電圧のばらつき等に起因する入力オフセット電圧Ｖ_ＯＳを有する。例えば、これを用いた正相演算増幅器では、図５に示すように、演算増幅器ＯＰの逆相入力端子を抵抗Ｒ１を介して基準電位Ｖｒｅｆに接続するとともに、抵抗Ｒ２を介して演算増幅器ＯＰの出力端子ＯＵＴに接続してあり、正相入力端子は信号入力端子ＩＮに接続される。出力端子ＯＵＴには、入力オフセット電圧Ｖ_ＯＳを増幅率α倍した出力オフセット電圧αＶ_ＯＳが生じる。この出力オフセット電圧は、例えば、ＣＭＯＳ演算増幅器を微小な信号を扱うセンサ装置に採用した場合、大きな出力オフセット電圧（以下、オフセット電圧）を生じさせ、場合によってはその動作領域が線形領域から外れてクリップ状態となる。このため、オフセット電圧をキャンセルするために様々な改変が提案されている。
【０００４】
例えば、特開平６−４５８７５号には、図６に示すようにスイッチトキャパシタ増幅回路において、演算増幅器の逆相入力端子と基準電位との間にコンデンサＣＬを設け、当該コンデンサＣＬをオフセット電圧のキャンセル動作時に演算増幅器の負荷とするものが開示されている。その動作は次の通りとなっている。キャンセル動作時にスイッチＡ３、４、５をオンとし、スイッチＢ６、７をオフとし、ここで、入力電圧をＶ_ｉｎとし、入力オフセット電圧をＶ_ＯＳとすると、コンデンサαＣ１０にＶ_ＯＳ−Ｖ_ｉｎだけ充電し、コンデンサＣ１１にＶ_ＯＳだけ充電する。逆に増幅動作時にスイッチＡ３、４、５をオフとし、スイッチＢ６、７をオンとし、ここで出力電圧をＶ_ｏｕｔとすると、コンデンサαＣ１０にＶ_ＯＳだけ充電し、コンデンサＣ１１にＶ_ＯＳ−Ｖ_ｏｕｔだけ充電する。ここで演算増幅器の反転入力における電荷は一定となっており、αＣ（Ｖ_ＯＳ−Ｖ_ｉｎ）＋ＣＶ_ＯＳ＝αＣＶ_ＯＳ＋Ｃ（Ｖ_ＯＳ−Ｖ_ｏｕｔ）の関係が成り立ち、Ｖ_ｏｕｔ＝αＶ_ｉｎとなり、オフセット電圧がキャンセルされる。
【０００５】
また、特開平６−５４１１８号には、イメージセンサ装置において、図７に示すように信号線Ｌ（１）に逆相入力端子を接続した演算増幅器２１の出力端子をアナログスイッチ２４、コンデンサ２５を介して演算増幅器２２の正相入力端子に接続し、この正相入力端子（点Ａ）と接地との間にアナログスイッチ２６とコンデンサ２７とを並列に接続してあり、演算増幅器２２の出力端子をアナログスイッチ２８、コンデンサ２９を介して演算増幅器２３の正相入力端子に接続し、この正相入力端子（点Ｂ）と接地との間にアナログスイッチ３０とコンデンサ３１とを並列に接続してあり、演算増幅器２１の正相入力端子と接地との間にスイッチ４（１）を接続し、演算増幅器２３の出力端子と出力線ＯＵＴＬとの間にアナログスイッチ５（１）を接続し、オフセット電圧をキャンセル可能とした増幅回路が開示されている。その動作は次の通りとなっている。時刻ｔ１にアナログスイッチ２４、２６、２８及び３０をオンとしてコンデンサ２５、２９を充電する。コンデンサ２５、２９の端子間電圧Ｖ_ｃ２５、Ｖ_ｃ２９はそれぞれ、Ｖ_ｃ２５＝２０（Ｖ_ｉｎ＋_Ｖｏｓ１）、Ｖ_ｃ２９＝２０Ｖ_ｏｓ２となる。ここでＶ_ｉｎは入力電圧、Ｖ_ｏｓ１、Ｖ_ｏｓ２はそれぞれアンプ２１、２２の入力オフセット電圧である。次に時刻ｔ２にアナログスイッチ２４、２６、２８及び３０をオフとし、スイッチ４（１）をオンとして信号線Ｌ（１）に蓄積された電荷を放電する。次に時刻ｔ３にアナログスイッチ２４、２８をオンとすると、点Ａの電位Ｖ_Ａ、点Ｂの電位Ｖ_Ｂはそれぞれ、Ｖ_Ａ＝（２０_Ｖｏｓ１−Ｖ_ｃ２５）／２＋Ｖ_ｏｓ２＝−Ｖ_ｉｎ＋Ｖ_ｏｓ３、Ｖ_Ｂ＝｛２０（−１０Ｖ_ｉｎ＋Ｖ_ｏｓ２）−Ｖ_ｃ２９｝／２＋Ｖ_ｏｓ３＝−１００Ｖ_ｉｎ＋Ｖ_ｏｓ３となる。ここでＶ_ｏｓ３は演算増幅器２３の入力オフセット電圧であり、入力側の入力オフセット電圧Ｖ_ｏｓ１、Ｖ_ｏｓ２はキャンセルされ、全体の回路ゲインとしては１００倍とすることができ、最終段の入力オフセット電圧Ｖ_ｏｓ３の最終的な出力に与える影響を小さくできる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図６に示すスイッチトキャパシタ増幅回路に関しては、実際にはプロセス上の問題から各コンデンサにばらつきを生じ、オフセット電圧を十分にキャンセルすることは難しい。また、コンデンサの占有面積が大きくなり、増幅回路の集積化の際に集積回路チップの小型化の妨げとなる。加えて増幅率を可変とすることができず、微小電圧の増幅のように微調整を必要とする用途向けの増幅回路としては不向きである。
【０００７】
また、図７に示す３つの演算増幅器をコンデンサ、アナログスイッチを介して縦続に接続したものでは、時刻ｔ２から時刻ｔ３迄の間において演算増幅器２２、２３の正相入力端子がフローティングとなるため、その期間コンデンサ２５、２９に充電された電荷を保持するために、言い換えるとその間十分に先に入力されたデータを保持するために、コンデンサ２７、３１が設けられており、コンデンサ２５、２７、２９、３１は大きな容量が必要となる。また、上述のスイッチトキャパシタ増幅回路と同様にオフセット電圧のキャンセルの精度もコンデンサ２７、３１の精度に依存しているために、高精度のオフセット電圧のキャンセルは難しい。また、各演算増幅器の信号伝送路上にアナログスイッチ２４、２８を有することから、スイッチングによるノイズ、寄生容量による伝送遅延が生じる。このように、構成素子数が多く、スイッチング素子のコントロールラインを多数必要とする等回路構成が複雑化し、この点からも装置の小型化、低電力化及び高速動作化の妨げとなっている。
【０００８】
そこで、本発明は、高精度のオフセットキャンセルが可能であるとともに、小型化、低電力化、低雑音化及び高速動作化が可能な増幅回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の増幅回路は、演算増幅器と、一方の端子を上記演算増幅器の出力端子に接続し、他方の端子を出力バッファに接続したコンデンサと、上記演算増幅器の入力端子を、信号入力端子または基準電位に選択的に導通させる第１スイッチング素子と、上記コンデンサの他方の端子を上記基準電位に選択的に導通させる第２スイッチング素子とを備え、上記第１及び第２スイッチング素子を共に上記基準電位側に導通させ、次に上記第２スイッチング素子を非導通とした後に上記第１スイッチング素子を上記信号入力端子側に導通させることを特徴とする。
【００１０】
また、本発明の増幅回路は、各々の出力端子には各々のコンデンサが接続され、当該各々のコンデンサを介して次段の入力端子に接続されて縦続接続された演算増幅器の複数個と、最前段の上記演算増幅器の入力端子を、信号入力端子または基準電位に選択的に導通させる第１スイッチング素子と、最後段の上記演算増幅器にコンデンサを介して接続された出力バッファと、上記各々のコンデンサの次段側の端子を上記基準電位に選択的に導通させる第２スイッチング素子の複数個とを備え、上記第１及び第２スイッチング素子を共に上記基準電位側に導通させ、次に最終段から最前段へと順次に各段の上記第２スイッチング素子を非導通とした後に上記第１スイッチング素子を上記信号入力端子側に導通させることも好ましい。
【００１１】
また、上記演算増幅器と上記出力バッファとが電界効果型トランジスタからなることを特徴とすることも好ましい。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。
【００１３】
本発明の第１実施例の増幅回路の構成について図１のブロック図を参照しながら説明する。演算増幅器ＯＰ１は図４に示すＭＯＳトランジスタから構成される演算増幅器と同様のものである。演算増幅器ＯＰ１は、その逆相入力端子−を抵抗Ｒ１を介して基準電位Ｖｒｅｆに接続するとともに抵抗Ｒ１を介して演算増幅器ＯＰ１の出力端子Ｘに接続してあり、その正相入力端子＋は第１スイッチング素子ＳＷ１を介して信号入力端子ＩＮに接続してあり、演算増幅器ＯＰ１は正相演算増幅器を構成し、本例の増幅回路は正相演算増幅器として機能する。
【００１４】
演算増幅器ＯＰ１の出力端子ＸはコンデンサＣ１を介して出力バッファＢＵＦの入力端子に接続される。出力バッファＢＵＦもＭＯＳトランジスタから構成され、ハイインピーダンスの入力端子を備えるものであり、この入力端子に接続される側のコンデンサＣ１の端子が、第２スイッチング素子ＳＷ２がオフとなることにより、演算増幅器ＯＰ１の入力が変化しない限り、直前の電荷を保持することを可能としている。出力バッファＢＵＦはハイインピーダンスの入力端子を備えるものであれば良く、その他の構成は適宜に選択すれば良い。出力バッファＢＵＦの出力端子ＯＵＴ’が本例の増幅回路の図示しない後段回路への出力端子となる。コンデンサＣ１と出力バッファＢＵＦとの接続点ＯＵＴは第２スイッチング素子ＳＷ２を介して基準電位Ｖｒｅｆに接続される。
【００１５】
第１スイッチング素子ＳＷ１は正相入力端子＋を信号入力端子ＩＮまたは基準電位Ｖｒｅｆに選択的に導通させるものであり、例えば、ＭＯＳトランジスタからなる３端子のアナログスイッチである。第２スイッチング素子ＳＷ２もＭＯＳトランジスタから構成されるアナログスイッチである。第１、第２スイッチング素子ＳＷ１、ＳＷ２は、図示しない制御回路からのクロック信号によって導通状態を制御され、後述するように動作する。
【００１６】
次に以上の構成要素からなる本例の増幅回路の動作について説明する。本例の増幅回路の動作では、第１、第２スイッチング素子ＳＷ１、ＳＷ２を共に基準電位Ｖｒｅｆ側に導通させ、正相入力端＋と接続点ＯＵＴとを基準電位Ｖｒｅｆと導通させる（状態１）。ここで、基準電位Ｖｒｅｆの電位を０Ｖとし、状態１での出力端子Ｘの電位をＶ_Ｘ１とし、接続点ＯＵＴの電位をＶ_ＯＵＴ１とし、演算増幅器ＯＰ１の入力オフセット電圧をＶ_ＯＳとし、抵抗Ｒ１、Ｒ２の抵抗値をそれぞれＲ１、Ｒ２とし、コンデンサＣ１の容量値をＣとし、第１状態においてコンデンサＣ１に充電された電荷をΔＱとすると次の式▲１▼が成り立つ。
Ｖ_ＯＵＴ１−Ｖ_Ｘ１＝−Ｖ_ＯＳ×（１＋Ｒ２／Ｒ１）＝ΔＱ／Ｃ・・・▲１▼
【００１７】
すなわち、演算増幅器ＯＰ１における入力オフセット電圧Ｖ_ＯＳによって生じる出力電圧の誤差分の電荷がコンデンサＣ１に充電される。
【００１８】
次に第２スイッチング素子ＳＷ２をオフとして接続点ＯＵＴと基準電位Ｖｒｅｆとを非導通とする（状態２）。ここで出力バッファＢＵＦの入力端子はハイインピーダンスのものであり、第２スイッチング素子ＳＷ２がオフとなることによってコンデンサＣ１の接続点ＯＵＴ側の端子がフローティングとなり、また、正相入力端子＋が基準電位Ｖｒｅｆに接続されたままで出力端子Ｘの電位が変化しないことから、第１状態においてコンデンサＣ１に充電された電荷が保持される。ここでコンデンサＣ１の端子間に保持する電圧は入力オフセット電圧Ｖ_ＯＳによる誤差分だけでよく、コンデンサＣ１の容量値は図７に示す従来のもののようにコンデンサ２５等に比べて小さなもので良い。
【００１９】
次に第１スイッチング素子ＳＷ１を基準電位Ｖｒｅｆから切り離し、信号入力端子ＩＮ側に導通させる（状態３）。これによって正相入力端子＋は基準電位Ｖｒｅｆに変わって信号入力端子ＩＮに接続され、演算増幅器ＯＰ１には入力信号が入力される。ここで、状態１及び２でのコンデンサＣ１の電荷は保存されており、状態３での出力端子Ｘの電位をＶ_Ｘ３とし、接続点ＯＵＴの電位をＶ_ＯＵＴ３とし、入力信号の電位をＶ_ｉｎとすると、次の式▲２▼が成り立つ。
Ｖ_ＯＵＴ３−Ｖ_Ｘ３＝Ｖ_ＯＵＴ３−（Ｖ_ｉｎ＋Ｖ_ＯＳ）×（１＋Ｒ２／Ｒ１）＝ΔＱ／Ｃ・・・▲２▼
式▲１▼を式▲２▼に代入すると次の式▲３▼が成り立つ。
Ｖ_ＯＵＴ３＝Ｖ_ｉｎ×（１＋Ｒ２／Ｒ１）・・・▲３▼
【００２０】
式▲３▼から、状態３において、演算増幅器ＯＰ１における入力オフセット電圧Ｖ_ＯＳによって生じる出力電圧の誤差分Ｖ_ＯＳ×（１＋Ｒ２／Ｒ１）、すなわち、オフセット電圧をキャンセルした出力電圧Ｖ_ＯＵＴ３が接続点ＯＵＴに生じることが示される。これは出力バッファＢＵＦの出力端子ＯＵＴ’より図示しない後段回路に出力される。
【００２１】
本例の増幅回路は、状態１、２、３を繰り返すことにより、入力信号を入力オフセット電圧の影響なく増幅できる。状態１から状態２への移行期間は、誤差分Ｖ_ＯＳ×（１＋Ｒ２／Ｒ１）に相当する電圧をコンデンサＣ１に充電可能な期間とすれば良い。状態２から３への移行間の期間は、その期間内にクロック信号によってスイッチング素子ＳＷ２を十分にオフとさせ得る期間とすれば良く、状態３から状態１への期間はコンデンサＣ１に保持された誤差分の電圧によってオフセット電圧をキャンセル可能な期間であれば良く、後段回路に応じて適宜定めれば良く、例えば、後段回路のサンプルタイミングにあわせて状態３から１に切り替えれば良い。
【００２２】
上述の通り、本例の増幅回路では、入力オフセット電圧Ｖ_ＯＳによって生じるオフセット電圧をコンデンサＣ１の端子間に保持した後に、入力信号を入力するとともにコンデンサＣ１に保持した上記オフセット電圧を差し引くことで、オフセットキャンセルを行う。このため、１つのコンデンサ、２つのスイッチング素子という簡易な構成でオフセットキャンセルが可能であり、増幅回路の小型化及び低電力化が可能である。
【００２３】
図６、７に示す従来のもののように１つの演算増幅器のオフセット電圧を保持するためのコンデンサを複数個用いるものでは、コンデンサの容量値のばらつきによって高精度のオフセットキャンセルは難しかったが、本例の増幅回路では１つのコンデンサによって１つの演算増幅器のオフセット電圧を保持し、キャンセル動作に用いるため、そのような複数のコンデンサの容量値のばらつきによる悪影響は著しく減少し、高精度のオフセットキャンセルが可能となる。
【００２４】
図７に示した従来のものでは、入力信号を入力し、入力信号分の電圧とオフセット電圧とをコンデンサに保持した後に、オフセット電圧を差し引くことでオフセットキャンセルを行っているが、コンデンサにはオフセット電圧に入力信号分の電圧を加えた分だけ充電する必要があり、コンデンサの容量値、言い換えれば、面積を小さくすることは難しかった。このため、図７に示した従来のものでは保持用のコンデンサ２７、３１をも必要としていた。これに対して、本例では、コンデンサＣ１はオフセット電圧を保持できれば良く、このため、コンデンサＣ１の容量値、すなわち、その面積を極力抑えることができ、また、コンデンサＣ１とは別途に保持用のコンデンサを設ける必要がなく、増幅回路の集積化の際にはチップ面積の小型化を進める上で効果が大きい。
【００２５】
さらに、図７に示す従来のものでは、演算増幅器の出力端子とコンデンサとの間にアナログスイッチを設けてこれらをオフとすることにより、コンデンサに充電された電圧が各演算増幅器の入力側の影響により変化することを避ける構成としており、その分回路構成及びその制御を煩雑なものとし、加えて、アナログスイッチのスイッチング及び寄生容量の影響によるノイズや伝送遅延等、回路特性が悪化する問題があった。これに対して本例の増幅回路では、オフセット電圧をコンデンサＣ１に充電するために共に基準電位に導通させた第１、第２スイッチング素子ＳＷ１、ＳＷ２については、演算増幅器ＯＰ１の入力端子側の第１スイッチング素子ＳＷ１よりも出力側の第２スイッチング素子ＳＷ２を先にオフとすることにより、演算増幅器の入力側の影響を受けることなくオフセット電圧をコンデンサＣ１に保持する構成を取っている。これによって、演算増幅器ＯＰ１の出力端子とコンデンサＣ１との間に別途アナログスイッチを設ける必要がなく、回路構成及びその制御を簡易にでき、ノイズや伝送遅延を極力抑えることができ、増幅回路の低電力化、低雑音化及び高速動作化を進めることが可能となっている。
【００２６】
次に本発明の第２実施例について述べる。上記第１実施例では、正相演算増幅器として機能する増幅回路について述べたが、本発明はこれに限らず、逆相演算増幅器として機能する増幅回路であっても良く、本例ではこれについて以下に述べる。本例の増幅回路は図２に示すように構成され、同図において図１と同様の構成は図１と同様の符号で示すこととする。演算増幅器ＯＰ１の正相入力端子は基準電位Ｖｒｅｆに接続され、逆相入力端子−は抵抗Ｒ１を介して第１スイッチング素子ＳＷ１に接続されるとともに、抵抗Ｒ２を介して出力端子Ｘに接続される。これにより、演算増幅器ＯＰ１は逆相演算増幅器を構成し、本例の増幅回路は逆相演算増幅器として機能する。第１スイッチング素子は抵抗Ｒ１を介して逆相入力端子−を基準電位Ｖｒｅｆに導通させるとともに、信号入力端子ＩＮに導通させる。これ以外の接続関係は図１の構成と同様のものである。
【００２７】
次に本例の動作について述べる。第１、第２スイッチング素子ＳＷ１、ＳＷ２を共に基準電位Ｖｒｅｆ側に導通させ、逆相入力端−と接続点ＯＵＴとを基準電位Ｖｒｅｆと導通させる（状態１）。第１状態においてコンデンサＣ１に充電された電荷をΔＱについては次の式▲１▼’が成り立つ。式▲１▼’において式▲１▼と同様の符号は同様の値を示すものとする。以下に述べる式においても同様のこととする。
Ｖ_ＯＵＴ１−Ｖ_Ｘ１＝Ｖ_ＯＳ×（Ｒ２／Ｒ１）＝ΔＱ／Ｃ・・・▲１▼’
【００２８】
次に第２スイッチング素子ＳＷ２をオフとして接続点ＯＵＴと基準電位Ｖｒｅｆとを非導通とする（状態２）。第２スイッチング素子ＳＷ２がオフとなることによってコンデンサＣ１の接続点ＯＵＴ側の端子がフローティングとなり、また、逆相入力端子−が抵抗Ｒ１を介して基準電位Ｖｒｅｆに接続されたままで出力端子Ｘの電位が変化しないことから、第１状態においてコンデンサＣ１に充電された電荷が保持される。
【００２９】
次に第１スイッチング素子ＳＷ１を基準電位Ｖｒｅｆから切り離し、信号入力端子ＩＮ側に導通させる（状態３）。これによって逆相入力端子−は抵抗Ｒ１を介して基準電位Ｖｒｅｆに変わって信号入力端子ＩＮに接続され、演算増幅器ＯＰ１には入力信号が入力される。ここで、状態１及び２でのコンデンサＣ１の充電電荷は保存されており、次の式▲２▼’が成り立つ。
Ｖ_ＯＵＴ３−Ｖ_Ｘ３＝Ｖ_ＯＵＴ３＋（Ｖ_ｉｎ＋Ｖ_ＯＳ）×（Ｒ２／Ｒ１）＝ΔＱ／Ｃ・・・▲２▼’
式▲１▼’を式▲２▼’に代入すると次の式▲３▼’が成り立つ。
Ｖ_ＯＵＴ３＝−Ｖ_ｉｎ×（Ｒ２／Ｒ１）・・・▲３▼’
【００３０】
式▲３▼’から、状態３において、演算増幅器ＯＰ１における入力オフセット電圧Ｖｏｓによって生じる出力電圧の誤差分Ｖ_ＯＳ×（Ｒ２／Ｒ１）、すなわち、オフセット電圧をキャンセルした出力電圧Ｖ_ＯＵＴ３が接続点ＯＵＴに生じることが示される。これは出力バッファＢＵＦの出力端子ＯＵＴ’より図示しない後段回路に出力される。
【００３１】
上述の通りの構成及び動作の本例の逆相増幅器として機能する増幅回路においても、上記第１実施例の正相増幅器として機能する増幅回路と同様の作用及び効果を奏する。
【００３２】
次に本発明の第３実施例について説明する。上記第１及び第２実施例では、１つの演算増幅器を用いる増幅回路について述べたが、本発明はこれに限るものではなく、微小電圧の取扱いに更に適合させかつ、より大きな増幅率を得るために、複数の演算増幅器を縦続接続してなる増幅回路を以下の如く構成しても良い。本例の増幅回路を図３に示す。同図において図１と同様の構成は図１と同様の符号で示すこととする。演算増幅器ＯＰ２は演算増幅器ＯＰ１と同様のものであり、その正相入力端子＋はコンデンサＣ１を介して演算増幅器ＯＰ１の出力端子Ｘに接続される。演算増幅器ＯＰ２の出力端子ＹはコンデンサＣ２を介して出力バッファＢＵＦの入力端子に接続される。このコンデンサＣ２と出力バッファＢＵＦとの接続点ＯＵＴ”と基準電位Ｖｒｅｆとの間にさらなる第２スイッチング素子ＳＷ３が接続されている。
【００３３】
なお、本例では演算増幅器ＯＰ１の逆相入力端子−と出力端子Ｘとの間では、抵抗Ｒ２、Ｒ３が直列接続されている。これら抵抗Ｒ２、Ｒ３の両端間にはそれぞれ両端間を短絡するスイッチング素子ＳＷ４、ＳＷ５が接続されてあり、図示しない制御回路からのクロック信号によってスイッチング素子ＳＷ４、ＳＷ５それぞれのオン、オフを制御することによって演算増幅器ＯＰ１の逆相入力端子−と出力端子Ｘとの間▲２▼接続される抵抗値を選択可能としてあり、演算増幅器ＯＰ１の構成する正相演算増幅器の増幅率を可変としてある。微小電圧を取り扱う増幅回路としては、このような増幅率の調整が容易に行えることは有利である。例えば、図６に示すスイッチトキャパシタ増幅回路では増幅率の調整は難しかった。
【００３４】
演算増幅器ＯＰ２の逆相入力端子−は抵抗Ｒ４を介して基準電位Ｖｒｅｆに接続され、逆相入力端子−と出力端子Ｙとの間では、抵抗Ｒ５、Ｒ６が直列接続されて正相演算増幅器を構成する。演算増幅器ＯＰ１の構成する正相演算増幅器と同様に、抵抗Ｒ５、Ｒ６の両端間にはそれぞれ両端間を短絡するスイッチング素子ＳＷ６、ＳＷ７が接続されてあり、スイッチング素子ＳＷ６、ＳＷ７によって、演算増幅器ＯＰ２の構成する正相演算増幅器の増幅率を可変としてある。
【００３５】
また、演算増幅器ＯＰ２はハイインピーダンスの入力端子を備えるものであり、コンデンサＣ１のこれに接続される側の端子を第２スイッチング素子ＳＷ２がオフのときにフローティングとし、前段の演算増幅器の入力が変化しない限り、コンデンサＣ１の電荷を保持可能としてある。演算増幅器ＯＰ２はハイインピーダンスの入力端子を備えるものであれば良い。
【００３６】
次に本例の増幅回路の動作について説明する。先ず、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、ＳＷ３を総て基準電位Ｖｒｅｆ側に導通させ、演算増幅器ＯＰ１の正相入力端子＋と、演算増幅器ＯＰ２の正相入力端子＋（接続点ＯＵＴ）と、接続点ＯＵＴ”とを基準電位Ｖｒｅｆに導通させる（状態１）。これにより、上記第１実施例と同様の作用によってコンデンサＣ１の端子間には演算増幅器ＯＰ１の入力オフセット電圧による誤差分の電圧が生じる。また、同様の作用によってコンデンサＣ２の端子間には演算増幅器ＯＰ２の入力オフセット電圧による誤差分の電圧が生じる。
【００３７】
次に最終段の演算増幅器ＯＰ２の第２スイッチング素子ＳＷ３をオフとする（状態２−１）。これによってコンデンサＣ２の接続点ＯＵＴ”側の端子がフローティングとなり、演算増幅器ＯＰ２の正相入力端子＋は基準電位Ｖｒｅｆに接続されているので、コンデンサＣ２の端子間には演算増幅器ＯＰ２の入力オフセット電圧による誤差分の電圧が保持される。次に最前段の演算増幅器ＯＰ１の第２スイッチング素子ＳＷ２をオフとする（状態２−２）。これによってコンデンサＣ１の接続点ＯＵＴ側の端子がフローティングとなり、演算増幅器ＯＰ１の正相入力端子＋は基準電位Ｖｒｅｆに接続されているので、コンデンサＣ１の端子間には演算増幅器ＯＰ１の入力オフセット電圧による誤差分の電圧が保持される。
【００３８】
次に第１スイッチング素子ＳＷ１を基準電位Ｖｒｅｆから切り離し、信号入力端子ＩＮ側に導通させる（状態３）。これによって演算増幅器ＯＰ１の正相入力端子＋は基準電位Ｖｒｅｆに変わって信号入力端子ＩＮに接続され、演算増幅器ＯＰ１には入力信号が入力される。上記第１実施例と同様の作用によって演算増幅器ＯＰ１にそのオフセット電圧をキャンセルした出力電圧が接続点ＯＵＴに生じる。この出力電圧を入力される演算増幅器ＯＰ２においても上記第１実施例と同様の作用によって演算増幅器ＯＰ２にそのオフセット電圧をキャンセルした出力電圧が接続点ＯＵＴ”に生じる。これは出力バッファＢＵＦの出力端子ＯＵＴ’より図示しない後段回路に出力される。
【００３９】
以上のように本例の増幅回路のように、上記第１実施例の増幅回路を基本として演算増幅器を多段化したものでも、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、ＳＷ３を基準電位側に導通させ、各段のコンデンサＣ１、Ｃ２にそれぞれ各段の演算増幅器のオフセット電圧を充電し、第２スイッチング素子ＳＷ２、ＳＷ３を最終段の第２スイッチング素子から順にオフとし、コンデンサＣ１、Ｃ２に各段の電荷を保持し、端子間の電圧を保持した後、第１スイッチング素子ＳＷ１を信号入力端子ＩＮ側に導通させており、これにより各段の演算増幅器においてそれぞれ上記第１実施例と同様の作用によって各段の演算増幅器のオフセット電圧をキャンセルできる。従って本例の増幅回路においても上記第１実施例のものと同様の作用及び効果を奏する。また、本例の増幅回路では、上記第１実施例のものと比較して演算増幅器の多段化により大きな増幅率が得られる。さらに、本例の増幅回路では、図７に示す従来のもののように演算増幅器の出力とコンデンサとの間にアナログスイッチ等のスイッチング素子を有しないので、微小電圧の取扱いに適合させるべく多段化を進めてもスイッチング素子に伴なうノイズ、伝送遅延、制御の煩雑化等の問題を極力抑えることが可能となる。
【００４０】
また、本例では、演算増幅器の段を２段としたが、上述の本例の手法を用いてさらに多段化しても良い。各演算増幅器は、特に２段目以降のものは、ハイインピーダンスの入力端子を備えるものであれば良い。
また、本例では正相演算増幅器として機能する多段演算増幅器構成の増幅回路について述べたが、上記第２実施例の逆相演算増幅器として機能する増幅回路を基に上述の本例の手法で多段化して逆相演算増幅器として機能する多段演算増幅器構成の増幅回路を構成することも可能である。
【００４１】
【発明の効果】
本発明の増幅回路では、１つのコンデンサを用いてオフセットキャンセルが可能であるから、従来の複数のコンデンサを用いるもののようにコンデンサの容量値のばらつきによる精度低下がなく、高精度のオフセットキャンセルが可能となる。これにより、センサ装置等の微小電圧を取り扱う用途向けに適合する高精度の増幅回路を提供することが可能となる。また、本発明はスイッチトキャパシタ型の増幅回路ではないので、スイッチトキャパシタ型の増幅回路では不可能な増幅率の調整が可能となっており、この点からも微小電圧を取り扱う用途向けにより適合する。
【００４２】
また、コンデンサの容量値は演算増幅器の入力オフセット電圧による誤差分の電圧を充電できる程度のもので良く、小さな容量値のものが使用できる。従来のもののように入力信号を取り込んだ後にオフセットキャンセルを行うものでは、入力信号分の電圧を含めて保持可能とするために大容量のコンデンサを必要とするが、本発明のものではその必要がなく、コンデンサの小型化が可能である。特に増幅回路の集積化の際には、コンデンサの占有面積が小さい分だけチップの小型化を進める上で有利である。
【００４３】
また、第１スイッチング素子より先に第２スイッチング素子をオフとしてコンデンサの他方の端子を基準電位から切り離してフローティングとするので、演算増幅器の入力変化の影響を受けずに入力オフセット電圧による誤差分の電圧をコンデンサに保持することができ、従来のもののように演算増幅器とコンデンサとの間にスイッチング素子を設ける必要がない。このため、このスイッチング素子に伴なうスイッチングノイズ、寄生容量による伝送遅延、スイッチング制御の煩雑化等の問題をなくすことができ、増幅回路の低雑音化、高速動作化、低電力化を進めることができる。また、演算増幅器とコンデンサとの間にスイッチング素子を設ける必要がなく上述の問題がないことから、増幅回路内で演算増幅器の多段化を進めることが容易となり、ひいては、微小電圧の取扱いに適合する大きな増幅率の増幅回路を構成することが容易となる。
【００４４】
また、本発明の増幅回路では以上のようにコンデンサの容量値を小さくし、必要なスイッチング素子数を減らせることが可能であるから、小型化、低電力化、低雑音化及び高速動作化を進めることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の増幅回路の構成を示すブロック図。
【図２】本発明の第２実施例の増幅回路の構成を示すブロック図。
【図３】本発明の第１実施例の増幅回路の構成を示すブロック図。
【図４】ＣＭＯＳ演算増幅器の構成を示す電気回路図。
【図５】正相演算増幅器の構成を示すブロック図。
【図６】従来のオフセットキャンセル型のスイッチトキャパシタ増幅回路の構成を示すブロック図。
【図７】従来のオフセットキャンセル型の増幅回路の構成を示すブロック図。
【符号の説明】
ＯＰ１、ＯＰ２　　演算増幅器
ＢＵＴ　　出力バッファ
ＳＷ１　　第１スイッチング素子
ＳＷ２、ＳＷ３　　第２スイッチング素子
Ｃ１、Ｃ２　　コンデンサ

Claims

演算増幅器と、一方の端子を上記演算増幅器の出力端子に接続し、他方の端子を出力バッファに接続したコンデンサと、上記演算増幅器の入力端子を、信号入力端子または基準電位に選択的に導通させる第１スイッチング素子と、上記コンデンサの上記他方の端子を上記基準電位に選択的に導通させる第２スイッチング素子とを備え、
上記第１及び第２スイッチング素子を共に上記基準電位側に導通させ、次に上記第２スイッチング素子を非導通とした後に上記第１スイッチング素子を上記信号入力端子側に導通させる
ことを特徴とする増幅回路。
各々の出力端子には各々のコンデンサが接続され、当該各々のコンデンサを介して次段の入力端子に接続されて縦続接続された演算増幅器の複数個と、最前段の上記演算増幅器の入力端子を、信号入力端子または基準電位に選択的に導通させる第１スイッチング素子と、最後段の上記演算増幅器にコンデンサを介して接続された出力バッファと、上記各々のコンデンサの次段側の端子を上記基準電位に選択的に導通させる第２スイッチング素子の複数個とを備え、
上記第１及び第２スイッチング素子を共に上記基準電位側に導通させ、次に最終段から最前段へと順次に各段の上記第２スイッチング素子を非導通とした後に上記第１スイッチング素子を上記信号入力端子側に導通させる
ことを特徴とする増幅回路。
上記演算増幅器と上記出力バッファとが電界効果型トランジスタからなることを特徴とする請求項１または２に記載の増幅回路。