[go: up one dir, main page]

JP2007074670A - 差動増幅回路および半導体装置 - Google Patents

差動増幅回路および半導体装置 Download PDF

Info

Publication number
JP2007074670A
JP2007074670A JP2005262459A JP2005262459A JP2007074670A JP 2007074670 A JP2007074670 A JP 2007074670A JP 2005262459 A JP2005262459 A JP 2005262459A JP 2005262459 A JP2005262459 A JP 2005262459A JP 2007074670 A JP2007074670 A JP 2007074670A
Authority
JP
Japan
Prior art keywords
transistor
differential amplifier
input
output
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005262459A
Other languages
English (en)
Other versions
JP4694323B2 (ja
Inventor
Hirofumi Saito
浩文 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005262459A priority Critical patent/JP4694323B2/ja
Priority to US11/510,623 priority patent/US7504882B2/en
Publication of JP2007074670A publication Critical patent/JP2007074670A/ja
Application granted granted Critical
Publication of JP4694323B2 publication Critical patent/JP4694323B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
    • H03F3/393—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
    • H03F3/45775—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using cross switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45136—One differential amplifier in IC-block form being shown
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45548—Indexing scheme relating to differential amplifiers the IC comprising one or more capacitors as shunts to earth or as short circuit between inputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45588—Indexing scheme relating to differential amplifiers the IC comprising offset compensating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45616—Indexing scheme relating to differential amplifiers the IC comprising more than one switch, which are not cross coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45681—Indexing scheme relating to differential amplifiers the LC comprising offset compensating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45726—Indexing scheme relating to differential amplifiers the LC comprising more than one switch, which are not cross coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

【課題】
入力オフセット電圧が極めて小さい差動増幅回路を提供する。
【解決手段】
入力段差動増幅部（Ｔ１〜Ｔ１２）と、入力段差動増幅部に接続され、カスコード接続されるシングルエンデッド構成の出力部（Ｔ１３〜Ｔ１６）と、を備える。入力段差動増幅部は、フォールデッドカスコード接続構成であって、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号ＣＫ、ＣＫＢによって動作するスイッチＳＷ１〜ＳＷ８で、それぞれ時分割に交互に切り換える。
【選択図】
図２

Description

本発明は、差動増幅回路および半導体装置に関し、特に高精度の積分回路に好適な回路構成技術に関する。
積分回路の出力電圧の精度は、積分回路に用いる差動増幅回路の入力オフセット電圧に左右される。高精度な積分回路を実現するためには、差動増幅回路の入力のトランジスタにおける閾値電圧（Ｖｔ）および相互コンダクタンス等のばらつきによって発生する入力オフセット電圧をできる限り小さくする必要がある。積分回路においては、差動増幅回路の差動段の入力オフセット電圧による誤差分が帰還経路の容量に蓄積され、出力電圧の誤差が大きくなる問題がある。すなわち、積分回路の入力電位を０にしているにも関わらず、入力オフセット電圧によって出力電位が０からずれ、ずれた誤差電圧によって積分回路の容量が充電あるいは放電されていってしまう。
入力オフセット電圧は、差動増幅回路の利得の逆数に比例するので利得を上げることで入力オフセット電圧を小さくすることができる。利得を上げる技術として、ソース接地の入力のトランジスタのドレインにゲート接地のトランジスタを接続し、ソース接地のトランジスタとゲート接地のトランジスタとを逆導電型で構成するフォールデッド（折り返し）カスコード型の差動増幅回路にすることが知られている（例えば特許文献１、２参照）。
また、入力オフセット電圧による出力電圧の誤差の発生を軽減する手段として、差動増幅回路の入力段および出力段におけるそれぞれの反転信号、非反転信号を時分割に交互に切り換えるチョッピングの技術が知られている（例えば特許文献３参照）。
以下、具体的な回路を例に説明する。図６は、差動増幅回路を利用した積分回路の回路図である。積分回路は、差動増幅回路ＡＭＰ、入力端子ＩＮＭと差動増幅回路ＡＭＰの反転入力端子ＶｉｎＭとの間に接続される抵抗Ｒ１、差動増幅回路ＡＭＰの出力端子ＡＭＰＯと反転入力端子ＶｉｎＭとの間に接続される容量Ｃ１で構成される。また、図７は、差動増幅回路ＡＭＰの回路図である。この差動増幅回路は、フォールデッドカスコード型の差動増幅回路およびチョッピング回路で構成されている。
図７において、差動増幅回路は、差動段ＳＴ１、フォールデッドカスコード段ＳＴ２、出力段（出力部）ＳＴ３からなる。差動段ＳＴ１とフォールデッドカスコード段ＳＴ２とで入力段差動増幅器を構成する。差動増幅回路は、ＰｃｈトランジスタＴ１〜Ｔ８、Ｔ１３、ＮｃｈトランジスタＴ９〜Ｔ１２、Ｔ１４、スイッチＳＷ１〜ＳＷ８を備える。スイッチＳＷ１〜ＳＷ８は、ＭＯＳトランジスタ等によって構成され、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７は、クロックＣＫによって開閉され、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８は、クロックＣＫの反転クロックである反転クロックＣＫＢによって開閉される。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とは、逆動作を行う。
ＰｃｈトランジスタＴ１、Ｔ５、Ｔ６、Ｔ１３のソースは、電源ＶＤＤに接続される。ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４のソースは、接地ＧＮＤに接続される。ＰｃｈトランジスタＴ１のゲートは、第４のバイアスを与える端子Ｉｉｎ４に接続され、ドレインは、ＰｃｈトランジスタＴ２のソースに接続される。また、ＰｃｈトランジスタＴ２のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続され、ドレインは、ＰｃｈトランジスタＴ３、Ｔ４のソースに接続される。ＰｃｈトランジスタＴ２は、ＰｃｈトランジスタＴ１に対しカスコード接続され、ＰｃｈトランジスタＴ１、Ｔ２は、定電流源として機能する。
入力端子ＶｉｎＰは、スイッチＳＷ１、ＳＷ２のそれぞれの一端に接続される。また、反転入力端子ＶｉｎＭは、スイッチＳＷ３、ＳＷ４のそれぞれの一端に接続される。スイッチＳＷ１、ＳＷ３のそれぞれの他端は、ＰｃｈトランジスタＴ４のゲートに接続される。また、スイッチＳＷ２、ＳＷ４のそれぞれの他端は、ＰｃｈトランジスタＴ３のゲートに接続される。ＰｃｈトランジスタＴ３のドレインは、ＮｃｈトランジスタＴ１０のソースおよびＮｃｈトランジスタＴ１２のドレインに接続される。また、ＰｃｈトランジスタＴ４のドレインは、ＮｃｈトランジスタＴ９のソースおよびＮｃｈトランジスタＴ１１のドレインに接続される。ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４のゲートは、第１のバイアスを与える端子Ｉｉｎ１に接続され、ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４は、定電流源として機能する。ＮｃｈトランジスタＴ９、Ｔ１０のゲートは、第２のバイアスを与える端子Ｉｉｎ２に接続される。そして、ＰｃｈトランジスタＴ３、Ｔ４は、それぞれＮｃｈトランジスタＴ１０、Ｔ９を接続し、差動型のフォールデッドカスコード接続となる。
ＮｃｈトランジスタＴ９のドレインは、スイッチＳＷ６、ＳＷ７のそれぞれの一端、およびＰｃｈトランジスタＴ７のドレインに接続される。また、ＮｃｈトランジスタＴ１０のドレインは、スイッチＳＷ５、ＳＷ８のそれぞれの一端、およびＰｃｈトランジスタＴ８のドレインに接続される。ＰｃｈトランジスタＴ７、Ｔ８のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続される。ＰｃｈトランジスタＴ７のソースは、ＰｃｈトランジスタＴ５のドレインに接続され、ＰｃｈトランジスタＴ８のソースは、ＰｃｈトランジスタＴ６のドレインに接続される。ＰｃｈトランジスタＴ５、Ｔ６のゲートは、共通とされ、スイッチＳＷ７、ＳＷ８の他端に接続される。ここでＰｃｈトランジスタＴ５、Ｔ６は、定電流源として機能し、ＰｃｈトランジスタＴ７、Ｔ８は、それぞれＰｃｈトランジスタＴ５、Ｔ６に対してカスコード接続となって、カレントミラー回路を構成する。
一方、スイッチＳＷ５、ＳＷ６のそれぞれの他端は、ＰｃｈトランジスタＴ１３のゲートに接続される。ＰｃｈトランジスタＴ１３とＮｃｈトランジスタＴ１４のそれぞれのドレインは、共通とされ、出力端子ＡＭＰＯに接続される。
次に、このように構成される差動増幅回路の動作について説明する。ここでは、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が閉（短絡）状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が開放状態にあるものする。入力端子ＶｉｎＰと反転入力端子ＶｉｎＭとの間の差動信号は、差動アンプを構成するＰｃｈトランジスタＴ３、Ｔ４によって増幅され、ＰｃｈトランジスタＴ８のドレインからスイッチＳＷ８を介し、非反転出力信号Ｓ１０としてＰｃｈトランジスタＴ１３のゲートに入力される。ＰｃｈトランジスタＴ１３は、負荷となる定電流源動作を行うＮｃｈトランジスタＴ１４の接続点である出力端子ＡＭＰＯから反転出力信号を出力する。なお、スイッチＳＷ７は、閉（短絡）状態であって、ＰｃｈトランジスタＴ５、Ｔ６に所定のバイアスを与える。
クロック信号ＣＫが逆相となった時には、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が開放状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が閉（短絡）状態になって、上述と同様に動作し、出力端子ＡＭＰＯから出力信号を出力する。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７とスイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とが逆動作を行い、フォールデッドカスコード型の差動増幅回路における入力側（ＰｃｈトランジスタＴ３、Ｔ４のゲート）と出力側（ＮｃｈトランジスタＴ９、Ｔ１０のドレイン）とで非反転信号と反転信号とを時分割的に入れ替えることで、アンバランスなどをキャンセルすることができる。
次に、差動増幅回路を利用した積分回路の動作を図６、図８を用いて説明する。図６に示す積分回路において、積分回路の入力電圧差Ｖｉｎは、式（１）で表される。
Ｖｉｎ＝Ｖｎｍ−Ｖｎｐ ・・・式（１）
ただし、Ｖｎｍは、積分回路の入力端子ＩＮＭの電圧であり、Ｖｎｐは、差動増幅回路ＡＭＰの非反転入力端子ＶｉｎＰ（入力端子ＩＮＰ）の電圧である。
抵抗Ｒ１に流れる電流Ｉ１は、以下の式（２）で表される。
Ｉ１＝Ｖｉｎ／Ｒ１ ・・・式（２）
容量Ｃ１の電荷は、以下の式（３）で表される。
Ｉ１＊ΔＴ＝Ｃ１＊ΔＶ ・・・式（３）
ただし、ΔＴは、時刻ｔ０をスタートとする積分時間、ΔＶは積分電圧である。
式（３）を変形し、ΔＴの式にすると、以下に示す式（４）が得られる。
ΔＴ＝Ｃ１＊Ｒ１＊ΔＶ／Ｖｉｎ ・・・式（４）
ここで、Ｖｎｐ＞Ｖｎｍである場合を説明する。図６のＩＮＰの電位とノードＳ０１の電位は、差動増幅回路のイマジナリショートの原則から等しくなり、Ｓ０１とＩＮＭ間に接続される抵抗Ｒ１に流れる電流Ｉ１は、Ｓ０１からＩＮＭへと流れる。積分容量Ｃ１のＳ０１側の電位は下降する。一方、積分容量Ｃ１の出力ＯＵＴ側は充電される。したがって、図８に示すように出力ＯＵＴの電位は、ΔＴ時間後にはΔＶだけ上昇（充電）される。
一方、Ｖｎｐ＜Ｖｎｍである場合は、抵抗Ｒ１に流れる電流は逆になり、積分器の出力ＯＵＴの電位は、下降（放電）される（図示せず）。
以下に具体的な数値例で示す。例えば、Ｃ１＝１００ｐＦ、Ｒ１＝１００ｋΩ、ΔＶ＝１Ｖ、Ｖｉｎ＝１０μＶとした場合、式（４）にこれら数値を代入し、ΔＴは、以下の式（５）のようになる。
ΔＴ＝１００×１０−１２×１００×１０３×１/１０×１０−６＝１［ｓ］ ・・・式（５）
式（５）から、例えばＶｉｎ＝１０μＶの時、ΔＶ＝１Ｖ上昇させるためには、ΔＴ＝１ｓが必要であることがわかる。
ここで、入力オフセット電圧Ｖｏｆｆを考慮した場合を式（６）に示す。
ΔＴ＝Ｃ１＊Ｒ１＊ΔＶ／（Ｖｉｎ−Ｖｏｆｆ） ・・・式（６）
ここで、例えば入力オフセット電圧Ｖｏｆｆ＝１μＶであった場合のΔＴを求めると、ΔＴ＝１．１１ｓとなる。このように、入力電圧差Ｖｉｎに対する入力オフセット電圧Ｖｏｆｆの割合が積分回路の出力値に影響することがわかる。
そこで、先に述べたように、入力オフセット電圧Ｖｏｆｆを小さくする工夫がなされている。その一つは、差動増幅回路の利得の逆数は、入力オフセット電圧に比例することが知られており、差動増幅回路を高利得であるフォールデッドカスコード型にすることが挙げられる。他の一つは、差動増幅回路内の差動段のＰｃｈトランジスタＴ３とＰｃｈトランジスタＴ４の閾値（Ｖｔ）アンバランスなどをキャンセルする動作を行うチョッピングの技術が挙げられる。
差動増幅回路の差動段の入力と、出力部の入力となるフォールデッドカスコード部の出力とをチョッピングしない場合には、図９の点線Ｐ１で示すように、差動段のＰｃｈトランジスタＴ３とＰｃｈトランジスタＴ４のＶｔアンバランスなどにより生じるずれを蓄積していってしまう。ここで、チョッピングを使用することで、図９の実線Ｐ２で示すような出力電圧特性が得られる。チョッピングは、図６、図７に記載する正転クロックＣＫおよび反転クロックＣＫＢによって、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とを交互に切替えて、差動段のトランジスタであるＰｃｈトランジスタＴ３、Ｔ４のＶｔアンバランスなどをキャンセルするものである。図９の一点鎖線Ｐ３で示すような「Ｖｔオフセットなしの場合」と同等の特性となり、Ｖｔオフセット分をキャンセルすることができる。
特開２００１−２５１１４６号公報 特開平９−６９７３６号公報 特表２００２−５３０９１６号公報
従来の差動増幅回路では、フォールデッドカスコード構成にすることにより差動増幅回路の利得をあげ、利得の逆数に比例する入力オフセット電圧を下げている。また、チョッピングの技術により、差動段のＶｔオフセットが原因による入力オフセット電圧を下げている。これら両方の技術を併用しても入力オフセット電圧を下げきれない原因として、差動増幅回路の出力段によるオフセットが挙げられる。
次に、差動増幅回路の出力段ＳＴ３におけるオフセットが生じる過程について説明する。図７に示すような差動増幅回路を用いた場合、この回路の出力段ＳＴ３は、以下のように動作する。図７の差動増幅回路の出力段ＳＴ３のＮｃｈトランジスタＴ１４を取出しバイアス回路を明示した図１０を用いて説明する。尚、図７の端子Ｉｉｎ１の電圧の作成方法の一例として、図１０では電流源ＩおよびＮｃｈトランジスタＴ０によっている。まず、ＮｃｈトランジスタＴ０のゲートとドレインは、ショートしており、線形領域と飽和領域の境界（Ｖｄｓ＝Ｖｇｓ−Ｖｔ）よりも飽和領域側にＶｔを足した点のゲートソース間電圧Ｖｇｓとドレインソース間電圧Ｖｄｓに落ち着く。つまり、この点のＮｃｈトランジスタＴ０のドレイン電流Ｉｄｓは、電流源Ｉと同じ例えば１０μＡであり、例えばＶｇｓ＝Ｖｄｓ＝１Ｖである。図１１に図１０のＮｃｈトランジスタＴ０のＶｄｓ／Ｉｄｓ特性を示す。次に、ＮｃｈトランジスタＴ０とＮｃｈトランジスタＴ１４は、同じトランジスタサイズで構成するならば、ＮｃｈトランジスタＴ０とＮｃｈトランジスタＴ１４は、同じＶｇｓとなる。ＮｃｈトランジスタＴ１４は、Ｖｄｓに依存したＩｄｓとなる。例えば、出力端子ＡＭＰＯの電圧が１．０Ｖ〜２．０Ｖまで変化した場合、ＮｃｈトランジスタＴ１４のＶｄｓもＡＭＰＯ・ＧＮＤ間電圧と同様に１．０Ｖ〜２．０Ｖまで変化する。つまり、ＮｃｈトランジスタＴ１４のＩｄｓは、例えばＶｇｓ＝１Ｖ時のＶｄｓ／Ｉｄｓ特性の傾きが０．１μＡ／１Ｖだと仮定すると、図１２に示すように１０μＡ〜１０．１μＡ変化する。以上のように、出力段のＮｃｈトランジスタ側のＩｄｓは、Ｖｄｓ（ここではＡＭＰＯ・ＧＮＤ間電圧）の値によって変化する。一方、ＰｃｈトランジスタＴ１３側でもＮｃｈトランジスタＴ１４で説明したのと同様の現象がおきており、出力段のＰｃｈとＮｃｈトランジスタの電流比は、出力電圧（ここではＡＭＰＯ）に依存することがわかる。従って、出力電圧に依存して出力段のトランジスタに流れる電流値（Ｉｄｓ）が変化することが問題である。
さらに、差動増幅回路の出力段のオフセットによって入力オフセットがどう変化するかについて説明する。差動増幅回路を用いた一回路例として図１３に示すボルテージフォロア回路の場合を説明する。この時、理想的（オフセットが０である場合）には、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと同じ電圧となる。ところが、図１５に示すように、出力電圧値により出力段のＰＮ電流比がくずれオフセットが生じる。Ｖｉｎ＝１．５Ｖ時は、理想（オフセット０）であるとして、Ｖｉｎが１．０Ｖでは、理想よりもＰｃｈＴｒの電流供給能力が高くなり、出力電圧は理想（Ｖｉｎと同じ）よりもＶＤＤ側にずれてしまう。一方、Ｖｉｎが２．０Ｖ時は、出力電圧は理想（Ｖｉｎと同じ）よりもＧＮＤ側にずれてしまう。つまり、差動増幅回路の出力電圧（ここではＶｏｕｔ）の値により、入力オフセット電圧は変化してしまう。差動増幅回路を用いた応用例として挙げたボルテージフォロア回路の場合は、出力電圧はＶｉｎ電圧と同電位となり、Ｖｉｎ電圧は、ある特定の値に固定して使用することが多く、出力電圧のとり得る範囲が狭いので、オフセット電圧は、さほど問題にならないことが多い。しかし、差動増幅回路の別の応用例である積分回路の場合は、出力電圧は絶えず変化させて使用することもあり、出力電圧のとり得る範囲が広いので、よりこの現象による影響が大きい。しかも、差動増幅回路の入力電位差がより小さいところまで正確に動作させるためには、前述の式（６）でも解るようにＶｉｎに対する入力オフセット電圧Ｖｏｆｆの割合が積分回路としての精度に影響することは明白であり、この現象による影響はより顕著であると言える。積分回路の積分波形（図８での時間に対するＯＵＴの波形）の詳細を図１４に示す。積分波形は理想（オフセット０）では点線のように直線となり、ΔＶ変化するためにΔＴ１かかるとすると、従来例の差動増幅回路を用いた積分回路においては、実線のように非直線となり、ΔＴ２かかってしまう。つまり、理想であるΔＴ１に対してΔＴ２は、長くなってしまう。この実線を二点鎖線のように直線とみなすと、すなわちオフセット電圧を入力換算すれば、入力電位差（Ｖｉｎ）から入力オフセット電圧（Ｖｏｆｆ）を引いたように表現できる。以上のように、Ｖｉｎに対するＶｏｆｆの割合が、積分回路の本来の目的であるＶＦ変換の誤差の要因となると言える。
本発明の１のアスペクトに係る差動増幅回路は、入力段差動増幅部と、入力段差動増幅部に接続される出力部と、を備え、出力部は、カスコード接続で構成される。
本発明の１のアスペクトに係る半導体装置は、入力信号を受けて出力信号を生成し出力端子に出力する出力段を備える半導体装置である。出力段は、出力端子と第１の電源ラインとの間に直列に接続される第１および第２のトランジスタを備え、第１のトランジスタは、第１と前記第２のトランジスタの接続点の電圧変動を抑制させるために設けられており、第１のトランジスタは、第１のトランジスタの閾値以上の電圧が第１のトランジスタのゲートに入力され、第２のトランジスタは、第２のトランジスタの飽和領域で動作する電圧が前記第２のトランジスタのゲートに入力される。
本発明によれば、出力段をカスコード接続で構成するので、出力電圧の広い範囲において必要な利得が保たれる。したがって、出力電圧の広い範囲で入力オフセット電圧をμＶオーダー以下に抑えることができ、高精度な差動増幅回路が実現される。また、差動増幅回路の出力段に好適な半導体装置が実現される。
本発明の実施形態に係る差動増幅回路は、入力段差動増幅部と、入力段差動増幅部に接続され、カスコード接続で構成するシングルエンデッド型の出力部と、を備える。ここで、シングルエンデッド型とは、入力が正負の２つの入力であって差を増幅して出力する一つの出力端子を有するものをいう。また、入力段差動増幅部は、フォールデッドカスコード接続構成であることが好ましい。さらに、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号によって、それぞれ時分割に交互に切り換えるようにしてもよい。
このような構成の差動増幅回路の出力部では、カスコード接続となるトランジスタをそれぞれドレイン側に接続するＰｃｈトランジスタおよびＮｃｈトランジスタにおけるドレイン・ソース間電圧の変化が極めて少ない。したがって、入力オフセット電圧を生じる原因である出力電圧の値によって生じる、出力回路のＰｃｈトランジスタおよびＮｃｈトランジスタのドレイン・ソース間電圧の変化に伴う供給電流の差がほとんど発生しない。すなわち、出力電圧に因らず、ＰｃｈトランジスタおよびＮｃｈトランジスタの相互コンダクタンスがほぼ一定になり、出力電圧の広い範囲において必要な利得が低下しない。したがって、入力オフセット電圧を例えばμＶオーダー以下に抑えることができる。
また、このような構成の差動増幅回路を積分回路に適用すれば、積分回路の出力信号は、ほとんど入力オフセット電圧の変化の影響を受けることがなく、出力の直線性を維持する高精度な積分回路が実現される。以下、実施例に即し、図面を参照して詳細に説明する。
図１は、本発明の実施例に係る積分回路の回路図である。図１において、積分回路は、差動増幅回路ＡＭＰａ、抵抗Ｒ１、Ｒ２、容量Ｃ１、Ｃ２を備える。差動増幅回路ＡＭＰａ、抵抗Ｒ１、容量Ｃ１の接続構成は、図５と同じである。そして、抵抗Ｒ１および容量Ｃ１とのバランスを合わせるために値の等しいダミーの抵抗Ｒ２およびダミーの容量Ｃ２を、それぞれ入力端子ＩＮＰと非反転端子ＶｉｎＰとの間、非反転端子ＶｉｎＰと接地ＧＮＤ間に接続している。
図２は、本発明の実施例に係る差動増幅回路の回路図である。図２において、図７と同一の符号は、同一物を表し、その説明を省略する。図２の差動増幅回路では、図７の出力段ＳＴ３に対し、出力段ＳＴ３ａをカスコード接続構成としている点が異なる。すなわち、ＰｃｈトランジスタＴ１３と出力端子ＡＭＰＯとの間にＰｃｈトランジスタＴ１５が追加され、ＮｃｈトランジスタＴ１４と出力端子ＡＭＰＯとの間にＮｃｈトランジスタＴ１６が追加されている。ＰｃｈトランジスタＴ１５のソースは、ＰｃｈトランジスタＴ１３のドレインに接続され、ゲートが端子Ｉｉｎ３に接続され、ドレインが出力端子ＡＭＰＯに接続される。また、ＮｃｈトランジスタＴ１６のソースは、ＮｃｈトランジスタＴ１４のドレインに接続され、ゲートが端子Ｉｉｎ２に接続され、ドレインが出力端子ＡＭＰＯに接続される。
このようにＰｃｈトランジスタＴ１３のドレインには、ＰｃｈトランジスタＴ１５がカスコード接続され、ＮｃｈトランジスタＴ１４のドレインには、ＮｃｈトランジスタＴ１６がカスコード接続され、いわゆるカスコード接続した配置（カスコード配置）が構成される。このようなカスコード配置によれば、出力端子ＡＭＰＯの電位が変化しても、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４のドレインの電位は、それぞれＰｃｈトランジスタＴ１５およびＮｃｈトランジスタＴ１６によってほぼ一定に保たれる。したがって、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４の、それぞれに流れる電流の変動が極めて少なくなる。言い換えれば、出力端子ＡＭＰＯの電位が電源ＶＤＤあるいは接地ＧＮＤの電位にかなり近付くまでは、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４の相互コンダクタンスは、ほとんど変化しない。このため、出力電圧の値に依存しない低い入力オフセット電圧を広い出力電圧範囲で維持し、図９（ｂ）に示すように、積分回路の出力波形としては直線性を維持することができる。
次に、この状況をＶｄｓ対Ｉｄｓ特性において説明する。図３には、本発明の差動増幅回路における出力回路のＰｃｈトランジスタＴ１３，Ｔ１５の縦続接続およびＮｃｈトランジスタＴ１４，Ｔ１６の縦続接続におけるＶｄｓ対Ｉｄｓ特性を示す。例えば、出力端子ＡＭＰＯの電位が電源電圧の半分付近にある場合、ＰｃｈトランジスタＴ１３では、図３（ａ）の位置Ｃ１、ＮｃｈトランジスタＴ１４では、図３（ｂ）の位置Ｃ２にあるとする。この時、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４は、均衡が保たれている。次に積分回路が充電動作を行い、出力端子ＡＭＰＯの電位が電源ＶＤＤの電位付近にある場合、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４のＶｄｓは、それぞれ図３（ａ）の位置Ｄ１、図３（ｂ）の位置Ｄ２になる。これは、カスコード配置したＰｃｈトランジスタＴ１５およびＮｃｈトランジスタＴ１６によって、ＰｃｈトランジスタＴ１３のドレイン・ソース間電圧Ｖｄｓ（＝電源ＶＤＤの電位−ノードＳ１１の電位）およびＮｃｈトランジスタＴ１４のドレイン・ソース間電圧Ｖｄｓ（＝ノードＳ１２の電位−接地ＧＮＤの電位）は、出力端子ＡＭＰＯの電位によらず、ほぼ一定に保たれることを示している。理想状態では、位置Ｃ１と位置Ｄ１におけるＰｃｈトランジスタＴ１３のＩｄｓおよび位置Ｃ２と位置Ｄ２におけるＮｃｈトランジスタＴ１４のＩｄｓは、変化しない。
このように、位置Ｃ１、位置Ｃ２におけるＰ／Ｎ電流比に対して、位置Ｄ１、位置Ｄ２におけるＰ／Ｎ電流比は、ほとんど変わることがない。したがって、積分回路の出力としては、出力ＯＵＴの電位が電源ＶＤＤの電位に近づいても、一定の電流が出力され、図１４の点線の充電波形に示すように傾きは一定であり、直線性を保つことができる。なお、放電時は、充電時の動作のＰｃｈトランジスタＴ１３とＮｃｈトランジスタＴ１４の電流比が逆となる。この時も出力ＯＵＴの電位が接地ＧＮＤの電位に近付いても、傾きは一定であり、直線性を保つことができる。
次に、ＮｃｈトランジスタＴ１４、Ｔ１６に着目してより詳しく説明する。バイアス端子Ｉｉｎ１とバイアス端子Ｉｉｎ２に、ＮｃｈトランジスタＴ１４やＮｃｈトランジスタＴ１６の閾値電圧Ｖｔ以上の一定の電圧を印加する。このため、出力端子ＡＭＰＯに電圧が出力されると、ＮｃｈトランジスタＴ１４、Ｔ１６は、オン状態となり、ＮｃｈトランジスタＴ１４、Ｔ１６のドレイン・ソース間に電流が流れ始める。この電流は、ＮｃｈトランジスタＴ１４、Ｔ１６のドレイン・ソース間電圧とゲート・ソース間電圧によって決まる。実際には、ＮｃｈトランジスタＴ１４、Ｔ１６は、カスコード接続されており、ゲートに入力される電圧値は一定であるため、電流値はノードＳ１２の電圧値の変化に伴って変化する。ノードＳ１２の電圧値は、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１４、Ｔ１６を経由してＧＮＤへ流れる電流値が最大になる点でバランスをとる。
さらに、出力端子ＡＭＰＯが変化する場合を考える。出力端子ＡＭＰＯの出力電圧が上昇すると、ＮｃｈトランジスタＴ１６のドレイン・ソース間電圧は増加し、これによりＮｃｈトランジスタＴ１６のドレイン・ソース間を流せる電流値が増加する。しかし、ＮｃｈトランジスタＴ１４、Ｔ１６は、カスコード接続になっているため、ＮｃｈトランジスタＴ１６だけでなくＮｃｈトランジスタＴ１４のドレイン・ソース間を流せる電流値も増加しなければ、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値を増加することができない。そこで、ノードＳ１２の電圧値は、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧を増加させるために、上昇する。しかしなふがら、ここでＮｃｈトランジスタＴ１６のゲート・ソース間の電圧に着目すると、ノードＳ１２の電圧値が上昇した場合、ＮｃｈトランジスタＴ１６のゲート・ソース間電圧は、減少する関係にあることがわかる。つまり、ノードＳ１２の電圧値が上昇すると、ＮｃｈトランジスタＴ１４に関してはドレイン・ソース間の電圧が増加するため、ドレイン・ソース間に流せる電流値は増加するが、ＮｃｈトランジスタＴ１６に関してはゲート・ソース間の電圧が減少するためドレインソース間に流せる電流値は減少することになる。
ここで、トランジスタのドレイン・ソース間電圧値の変化に対するドレイン・ソース間に流れる電流の関係と、ゲート・ソース間電圧値の変化に対するドレイン・ソース間に流れる電流の関係について考察する。図４は、ＮｃｈトランジスタＴ１４のゲート・ソース間電圧（Ｖｇｓ）＝０．９９７Ｖ〜１．００３Ｖ（１ｍＶｓｔｅｐ）におけるドレイン・ソース間電圧（Ｖｄｓ）／ドレイン・ソース間電流（Ｉｄｓ）特性をシミュレーションして求めた結果である。例えば、あるＩｄｓの値を流すためのＶｄｓに対するＶｇｓの変化を見てみる。Ｖｇｓ＝１Ｖ、Ｖｄｓ＝１．５Ｖ時のＩｄｓ流すためには、Ｖｄｓ＝２．０ＶではＶｇｓ＝０．９９８Ｖでよく、Ｖｄｓ＝１．０ＶではＶｄｓ＝１．００３Ｖである。このように、Ｖｄｓが大きく変化しても、Ｖｇｓはさほど変化しない。すなわち、ゲート・ソース間電圧の変化量とドレイン・ソース間電圧の変化量とを比較すると、ドレイン・ソース間に流れる電流値は、ゲート・ソース間電圧値の変化量に著しく影響を受けることがわかる。
本発明の場合においては、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧を増加することによって出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値を増加させようとすると、ノードＳ１２の電圧値上昇のためにＮｃｈトランジスタＴ１６のゲート・ソース間電圧値が減少することになる。上述のように、ＮｃｈトランジスタＴ１６のゲート・ソース間電圧が少しでも減少すると、ＮｃｈトランジスタＴ１６のドレイン・ソース間に流れる電流値が急激に減少してしまう。その結果、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値も急激に減少してしまうことになる。従って、出力端子ＡＭＰＯの出力電圧値が上昇しても、ノードＳ１２の電圧値は、ほとんど変化することがなく、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧をほぼ一定に保つことが可能になる。
なお、以上で説明した図２の差動増幅回路において、ＰｃｈトランジスタをＮｃｈトランジスタに置換え、ＮｃｈトランジスタをＰｃｈトランジスタに置換え、電源ＶＤＤと接地ＧＮＤとを入れ替えて図５に示すような差動増幅回路を構成しても良いことはいうまでもない。図２の差動増幅回路の代わりに図５に示すような差動増幅回路を用いても同様に高精度な差動増幅回路が実現される。
本発明の実施例に係る積分回路の回路図である。 本発明の実施例に係る差動増幅回路の回路図である。 本発明の実施例に係る出力回路のトランジスタ特性を示す図である。 ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧／ドレイン・ソース間電流特性を示す図である。 本発明の実施例に係る他の差動増幅回路の回路図である。 従来の積分回路の回路図である。 従来の差動増幅回路の回路図である。 積分回路の動作波形を示す図である。 オフセットがある場合の積分回路の動作波形を示す図である。 ＮｃｈトランジスタＴ１４のゲート接続を示す図である。 ＮｃｈトランジスタのＶｄｓ／Ｉｄｓ特性を示す第１の図である。 ＮｃｈトランジスタのＶｄｓ／Ｉｄｓ特性を示す第２の図である。 ボルテージフォロアを示す回路図である。 積分回路の充放電波形を示す図である。 ボルテージフォロアの各部の電流電圧値を示す図である。
符号の説明
ＡＭＰａ 差動増幅回路
ＡＭＰＯ 出力端子
Ｃ１、Ｃ２ 容量
ＣＫ クロック
ＣＫＢ 反転クロック
ＧＮＤ 接地
Ｉｉｎ１、Ｉｉｎ２、Ｉｉｎ３、Ｉｉｎ４、Ｉｉｎ１ａ、Ｉｉｎ２ａ、Ｉｉｎ３ａ、Ｉｉｎ４ａ バイアス端子
ＩＮＭ、ＩＮＰ 入力端子
Ｒ１、Ｒ２ 抵抗
Ｓ１１、Ｓ１２ ノード
ＳＴ１ 差動段
ＳＴ２ フォールデッドカスコード段
ＳＴ３ａ 出力段
ＳＷ１〜ＳＷ８ スイッチ
Ｔ１〜Ｔ８、Ｔ１３、Ｔ１５、Ｔ９ａ〜Ｔ１２ａ、Ｔ１４ａ、Ｔ１６ａ Ｐｃｈトランジスタ
Ｔ９〜Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１ａ〜Ｔ８ａ、Ｔ１３ａ、Ｔ１５ａ Ｎｃｈトランジスタ
ＶＤＤ 電源
ＶｉｎＭ 反転入力端子
ＶｉｎＰ 非反転入力端子

Claims (13)

  1. 入力段差動増幅部と、
    前記入力段差動増幅部に接続される出力部と、
    を備え、
    前記出力部は、カスコード接続で構成されることを特徴とする差動増幅回路。
  2. 前記出力部は、シングルエンデッドで構成されることを特徴とする請求項１記載の差動増幅回路。
  3. 前記入力段差動増幅部は、フォールデッドカスコード接続で構成されることを特徴とする請求項１記載の差動増幅回路。
  4. 前記出力部は、
    前記入力段差動増幅部の非反転出力をゲートに接続し、第１の電源を一端に接続する第１の第１導電型ＭＯＳトランジスタと、
    第１のバイアス端子をゲートに接続し、前記第１の第１導電型ＭＯＳトランジスタの他端を一端に接続する第２の第１導電型ＭＯＳトランジスタと、
    第２のバイアス端子をゲートに接続し、前記第２の第１導電型ＭＯＳトランジスタの他端を他端に接続する第１の第２導電型ＭＯＳトランジスタと、
    第３のバイアス端子をゲートに接続し、前記第１の第２導電型ＭＯＳトランジスタの一端を他端に接続し、第２の電源を一端に接続する第２の第２導電型ＭＯＳトランジスタと、
    を備え、
    前記第２の第１導電型ＭＯＳトランジスタの他端を出力端子に接続することを特徴とする請求項１〜３のいずれか一に記載の差動増幅回路。
  5. 非反転入力端子と前記入力段差動増幅部の非反転入力との間を開閉する第１のスイッチと、
    前記非反転入力端子と前記入力段差動増幅部の反転入力との間を開閉する第２のスイッチと、
    反転入力端子と前記入力段差動増幅部の非反転入力との間を開閉する第３のスイッチと、
    前記反転入力端子と前記入力段差動増幅部の反転入力との間を開閉する第４のスイッチと、
    前記入力段差動増幅部の非反転出力と前記第１の第１導電型ＭＯＳトランジスタのゲートとの間を開閉する第５のスイッチと、
    前記入力段差動増幅部の反転出力と前記第１の第１導電型ＭＯＳトランジスタのゲートとの間を開閉する第６のスイッチと、
    を備え、
    前記第１、第４、第５のスイッチと、前記第２、第３、第６のスイッチとをチョッピング用のクロック信号によって逆動作させることを特徴とする請求項４記載の差動増幅回路。
  6. 請求項１〜５のいずれか一に記載の差動増幅回路と、
    第１の入力端子と前記差動増幅回路の反転入力端子との間に接続される第１の抵抗素子と、
    前記反転入力と前記差動増幅回路の出力端子との間に接続される第１の容量素子と、
    第２の入力端子と前記差動増幅回路の非反転入力端子との間に接続される第２の抵抗素子と、
    前記非反転入力端子と接地との間に接続される第２の容量素子と、
    を備え、
    前記第１および第２の抵抗素子の値が等しく、前記第１および第２の容量素子の値が等しいことを特徴とする積分回路。
  7. 請求項１〜５のいずれか一に記載の差動増幅回路を備える半導体装置。
  8. 入力信号を受けて出力信号を生成し出力端子に出力する出力段を備える半導体装置であって、
    前記出力段は、前記出力端子と第１の電源ラインとの間に直列に接続される第１および第２のトランジスタを備え、
    前記第１のトランジスタは、前記第１と前記第２のトランジスタの接続点の電圧変動を抑制させるために設けられており、
    前記第１のトランジスタは、前記第１のトランジスタの閾値以上の電圧が前記第１のトランジスタのゲートに入力され、前記第２のトランジスタは、前記第２のトランジスタの飽和領域で動作する電圧が前記第２のトランジスタのゲートに入力されることを特徴とする半導体装置。
  9. 前記出力段は、前記出力端子と第２の電源ラインとの間に直列に接続される第３および第４のトランジスタを備え、
    前記第３のトランジスタは、前記第３と前記第４のトランジスタの接続点の電圧変動を抑制させるために設けられていることを特徴とする請求項８記載の半導体装置。
  10. 前記第３のトランジスタは、前記第３のトランジスタの閾値以上の電圧が前記第３のトランジスタのゲートに入力され、前記第４のトランジスタは、前記第４のトランジスタの飽和領域で動作する電圧が前記第４のトランジスタのゲートに入力されることを特徴とする請求項８または９記載の半導体装置。
  11. 前記入力信号は、前記第２のトランジスタのゲートに入力されることを特徴とする請求項８〜１０のいずれか一に記載の半導体装置。
  12. 前記第１および前記第２のトランジスタは、第１の導電型のトランジスタであり、前記第３および前記第４のトランジスタは、前記第１の導電型とは異なる第２の導電型のトランジスタであることを特徴とする請求項８〜１１のいずれか一に記載の半導体装置。
  13. 前記第１および前記第３のトランジスタは、前記出力端子と接続され、前記第２のトランジスタは、前記第１の電源ラインに接続され、前記第４のトランジスタは、前記第２の電源ラインに接続されることを特徴とする請求項８〜１２のいずれか一に記載の半導体装置。
JP2005262459A 2005-09-09 2005-09-09 差動増幅回路および半導体装置 Expired - Fee Related JP4694323B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005262459A JP4694323B2 (ja) 2005-09-09 2005-09-09 差動増幅回路および半導体装置
US11/510,623 US7504882B2 (en) 2005-09-09 2006-08-28 Differential amplifier circuit and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005262459A JP4694323B2 (ja) 2005-09-09 2005-09-09 差動増幅回路および半導体装置

Publications (2)

Publication Number Publication Date
JP2007074670A true JP2007074670A (ja) 2007-03-22
JP4694323B2 JP4694323B2 (ja) 2011-06-08

Family

ID=37854911

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005262459A Expired - Fee Related JP4694323B2 (ja) 2005-09-09 2005-09-09 差動増幅回路および半導体装置

Country Status (2)

Country Link
US (1) US7504882B2 (ja)
JP (1) JP4694323B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011160288A (ja) * 2010-02-02 2011-08-18 Renesas Electronics Corp 積分回路
JP2011223375A (ja) * 2010-04-12 2011-11-04 Renesas Electronics Corp 発振回路
WO2012053133A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 チョッパ増幅器、アクティブフィルタ、基準周波数生成回路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391257B1 (en) * 2007-01-31 2008-06-24 Medtronic, Inc. Chopper-stabilized instrumentation amplifier for impedance measurement
US9615744B2 (en) * 2007-01-31 2017-04-11 Medtronic, Inc. Chopper-stabilized instrumentation amplifier for impedance measurement
US8781595B2 (en) 2007-04-30 2014-07-15 Medtronic, Inc. Chopper mixer telemetry circuit
US9924904B2 (en) 2014-09-02 2018-03-27 Medtronic, Inc. Power-efficient chopper amplifier
CN105762265A (zh) * 2014-10-27 2016-07-13 财团法人工业技术研究院 发光装置及其制造方法
US9496835B2 (en) * 2014-12-15 2016-11-15 Semiconductor Components Industries, Llc Current sense amplifer with extended common mode input voltage range
KR102811755B1 (ko) * 2017-02-03 2025-05-23 삼성디스플레이 주식회사 터치 센서 및 이를 구비한 디스플레이 장치
KR101932650B1 (ko) 2017-05-15 2018-12-28 삼성디스플레이 주식회사 터치 센서 및 이를 구비한 디스플레이 장치
US10530302B2 (en) * 2017-11-21 2020-01-07 Texas Instruments Incorporated Current mode chopper amplifier
US11108981B2 (en) * 2018-09-03 2021-08-31 Fermi Research Alliance, Llc Compact, low power, high resolution ADC per pixel for large area pixel detectors
US10833641B2 (en) * 2018-12-28 2020-11-10 Semiconductor Components Industries, Llc Methods and apparatus for an amplifier circuit
US11070180B2 (en) * 2019-04-26 2021-07-20 Texas Instruments Incorporated Class AB buffer with multiple output stages

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392112A (en) * 1981-09-08 1983-07-05 Rca Corporation Low drift amplifier
JPS58220508A (ja) * 1982-06-16 1983-12-22 Nippon Telegr & Teleph Corp <Ntt> 演算増幅器
JPS58222604A (ja) * 1982-06-21 1983-12-24 Nippon Gakki Seizo Kk パルス幅変調増幅器
JPS60111509A (ja) * 1983-11-21 1985-06-18 Hitachi Ltd 演算増幅器
JPH05315858A (ja) * 1992-05-14 1993-11-26 Nec Corp オペアンプ回路
JPH07211875A (ja) * 1993-12-27 1995-08-11 At & T Global Inf Solutions Internatl Inc ゲートアレイ用アナログ出力駆動回路
JPH09502584A (ja) * 1993-09-15 1997-03-11 シーメンス アクチエンゲゼルシヤフト スイッチ・コンデンサ回路用のＢｉＣＭＯＳ演算増幅器
JP2001085957A (ja) * 1999-09-16 2001-03-30 Sanyo Electric Co Ltd 完全差動型オペアンプ
JP2002368557A (ja) * 2001-06-08 2002-12-20 Nec Corp オペアンプ回路
JP2004343521A (ja) * 2003-05-16 2004-12-02 Ricoh Co Ltd 差動増幅器
JP2005218115A (ja) * 2004-01-29 2005-08-11 Samsung Electronics Co Ltd 演算増幅器のオフセット電圧を無効化する装置及び方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969736A (ja) 1995-08-31 1997-03-11 Seikosha Co Ltd 演算増幅器
US6018267A (en) * 1998-03-10 2000-01-25 Information Storage Devices, Inc. High output swing operational amplifier using low voltage devices
EP1055284A1 (en) 1998-11-12 2000-11-29 Koninklijke Philips Electronics N.V. Circuit comprising means for reducing the dc-offset and the noise produced by an amplifier
JP3471279B2 (ja) 2000-03-03 2003-12-02 Ｎｅｃエレクトロニクス株式会社 Ｃｍｏｓ演算増幅器
US6566952B1 (en) * 2001-07-27 2003-05-20 Cypress Semiconductor Corp. Operational amplifier with extended output voltage range
DE10207802B4 (de) * 2002-02-25 2012-03-22 Texas Instruments Deutschland Gmbh CMOS-Differenzverstärker
US6657495B2 (en) * 2002-04-01 2003-12-02 Texas Instruments Incorporated Operational amplifier output stage and method
US7209005B2 (en) * 2004-03-30 2007-04-24 Texas Instruments Incorporated Class-AB amplifier for dual voltage supplies

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392112A (en) * 1981-09-08 1983-07-05 Rca Corporation Low drift amplifier
JPS58220508A (ja) * 1982-06-16 1983-12-22 Nippon Telegr & Teleph Corp <Ntt> 演算増幅器
JPS58222604A (ja) * 1982-06-21 1983-12-24 Nippon Gakki Seizo Kk パルス幅変調増幅器
JPS60111509A (ja) * 1983-11-21 1985-06-18 Hitachi Ltd 演算増幅器
JPH05315858A (ja) * 1992-05-14 1993-11-26 Nec Corp オペアンプ回路
JPH09502584A (ja) * 1993-09-15 1997-03-11 シーメンス アクチエンゲゼルシヤフト スイッチ・コンデンサ回路用のＢｉＣＭＯＳ演算増幅器
JPH07211875A (ja) * 1993-12-27 1995-08-11 At & T Global Inf Solutions Internatl Inc ゲートアレイ用アナログ出力駆動回路
JP2001085957A (ja) * 1999-09-16 2001-03-30 Sanyo Electric Co Ltd 完全差動型オペアンプ
JP2002368557A (ja) * 2001-06-08 2002-12-20 Nec Corp オペアンプ回路
JP2004343521A (ja) * 2003-05-16 2004-12-02 Ricoh Co Ltd 差動増幅器
JP2005218115A (ja) * 2004-01-29 2005-08-11 Samsung Electronics Co Ltd 演算増幅器のオフセット電圧を無効化する装置及び方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011160288A (ja) * 2010-02-02 2011-08-18 Renesas Electronics Corp 積分回路
JP2011223375A (ja) * 2010-04-12 2011-11-04 Renesas Electronics Corp 発振回路
WO2012053133A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 チョッパ増幅器、アクティブフィルタ、基準周波数生成回路

Also Published As

Publication number Publication date
US7504882B2 (en) 2009-03-17
JP4694323B2 (ja) 2011-06-08
US20070058438A1 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
US7504882B2 (en) Differential amplifier circuit and semiconductor device
JP4548562B2 (ja) カレントミラー回路及びアナログデジタル変換回路
US7605650B2 (en) Switched capacitor amplifier with higher gain and improved closed-loop gain accuracy
CN100495919C (zh) 具有多增益级的比较器
JPH07162240A (ja) 演算増幅器のための改良された利得向上方法
JP5648690B2 (ja) コンパレータ及びそれを備えるａｄ変換器
US7633346B2 (en) Transconductance compensating bias circuit and amplifier
CN104821795A (zh) 放大电路
JP2007174029A (ja) 利得可変回路及びそれを用いた自動利得制御増幅器
US20060017465A1 (en) Buffer
US7859339B2 (en) Differential amplification circuit
JP3535836B2 (ja) 電力増幅回路
US20080231365A1 (en) Operational amplifier
Padilla-Cantoya et al. Class AB op-amp with accurate static current control for low and high supply voltages
US20020175716A1 (en) Ultra high speed clocked limiting preamplifier
JP4331550B2 (ja) 位相補償回路
JP7301145B2 (ja) 演算増幅器
JPWO2004049562A1 (ja) 駆動回路
JPH11234088A (ja) スイッチトキャパシタ回路
JPH0669769A (ja) 比較器
JP4606770B2 (ja) 増幅器および基準電圧発生回路
US7710298B2 (en) Integrated circuit with auto-zeroing comparator stages that provide a continuous-time signal
Parisi Topologie e metodologie di progetto di blocchi di elaborazione analogica di precisione in tecnologia a canale corto
JP2007060069A (ja) 差動出力回路
JP4453605B2 (ja) バッファ回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110223

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140304

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees