JP2004072964A

JP2004072964A - DC-DC converter

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Publication number: JP2004072964A
Application number: JP2002232491A
Authority: JP
Inventors: Masahiko Ito; 伊藤　昌彦; Yuji Ishikawa; 石川　裕二; Yasuo Watanabe; 渡辺　泰夫
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2004-03-04

Abstract

【課題】本発明は、ＤＣ−ＤＣコンバータに関し、大電力を供給可能としつつ軽負荷時の損失電力を軽減することを目的とする。
【解決手段】ＤＣ−ＤＣコンバータ（ＤＤＣ）は、並列に接続された複数のスイッチＦＥＴＱ１〜Ｑ３と、スイッチＦＥＴＱ１〜Ｑ３をスイッチングさせるスイッチング制御信号Ｓを形成するＤＤＣ制御回路１と、ＤＤＣ制御回路１と複数のスイッチＦＥＴＱ２〜Ｑ３との間に挿入される複数の接続制御ＦＥＴＱ１２、Ｑ１３と、ＤＤＣの出力の状態を検出する状態検出手段２と、状態検出手段２における検出の結果に基づいて、接続制御ＦＥＴＱ１２及びＱ１３のオン／オフを制御する接続制御信号ａ、ｂを形成する接続制御回路３とを備える。
【選択図】　　　図１The present invention relates to a DC-DC converter, and aims to reduce power loss at light load while enabling high power supply.
A DC-DC converter (DDC) includes a plurality of switch FETs Q1 to Q3 connected in parallel, a DDC control circuit 1 for forming a switching control signal S for switching the switch FETs Q1 to Q3, and a DDC control circuit 1. A plurality of connection control FETs Q12 and Q13 inserted between the switch FETs Q2 and Q3, state detection means 2 for detecting the state of the output of the DDC, and connection based on the result of detection by the state detection means 2. A connection control circuit 3 for generating connection control signals a and b for controlling on / off of the control FETs Q12 and Q13.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータに関し、特に、大電力を供給可能としつつ軽負荷時の損失電力を軽減したＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
パーソナルコンピュータ（パソコン）等の電子機器の電源として、スイッチング方式のＤＣ−ＤＣコンバータ（ＤＤＣ）が広く用いられている。スイッチング方式ＤＤＣは、基本的には、図８（Ａ）に示すように、例えば、ＤＤＣ制御回路と、スイッチＦＥＴと、スイッチＦＥＴの出力（ソース）側に接続されたダイオード、インダクタンス及びキャパシタとからなる。ＤＤＣ制御回路において形成されたパルス状のスイッチＦＥＴの駆動信号が、スイッチＦＥＴのゲートに入力される。これにより、スイッチＦＥＴがＯＮ／ＯＦＦを繰り返して電源Ｖｃｃからインダクタンスに電流を流し、その出力がキャパシタで平滑されて、直流の出力を得ることができる。
【０００３】
ここで、当該電子機器を駆動するために消費される電力が本来の（又は有効な）消費電力である。これに対し、スイッチング方式ＤＤＣを駆動するために消費される電力は、本来の消費電力ではない。即ち、損失電力である。この損失電力は、主としてスイッチＦＥＴのゲート電極での（ゲート容量への）充放電の電流による。
【０００４】
【発明が解決しようとする課題】
電子機器の電源は、その電子機器が必要とする最大電力を供給することができるように、これに見合った最大電流を流すことができなければならない。例えば、パソコンでいわゆる重いアプリケーションプログラムを実行する場合、そのＣＰＵ（中央演算処理装置）での消費電力は数Ｗ（ワット）以上となる。このため、一般には、数Ａ（アンペア）〜数１０Ａの電流容量が必要となる。そこで、前述のスイッチング方式ＤＤＣにおいて、その出力の電流容量を増加しようとすると、図８（Ｂ）に示すように、複数（例えば２〜４個、図８（Ｂ）では２個）のスイッチＦＥＴを並列に接続しなければならない。
【０００５】
一方、パソコンがいわゆるスリープモード（又はスタンバイモード、サスペンドモード）の場合や、ネットワーク関係の回路部分のみを動作させる場合のように、小電流しか流さなくてもよい場合（軽負荷の場合）がある。しかし、図８（Ｂ）に示す回路構成によると、軽負荷の場合でも、ＤＤＣ制御回路は複数のスイッチＦＥＴを駆動しなければならない。このため、複数のスイッチＦＥＴのゲート電極の充放電の電流による損失電力の増加はさけることができなかった。
【０００６】
例えば、一般に、数Ａ以上の電流を流すことができるスイッチＦＥＴはサイズが大きく、そのゲート容量は数１０００ｐＦ（ピコファラッド）程度ある。また、一般に、スイッチング方式ＤＤＣにおいて、そのスイッチング周波数は数１００ｋＨｚである。そこで、例えば、１個のスイッチＦＥＴのゲート容量Ｃ＝３０００ｐＦ、駆動信号のスイッチング周波数ｆ＝３００ｋＨｚ（キロヘルツ）、駆動信号の振幅Ｖ＝１０Ｖ（ボルト）であるとする。この場合、１個のスイッチＦＥＴを駆動する電力Ｐ１は、Ｐ１＝ｆ×Ｃ×Ｖ^２＝３００ｋＨｚ×３０００ｐＦ×１０Ｖ^２＝０．０９Ｗとなる。従って、図８（Ｂ）に示すように、２個のスイッチＦＥＴを駆動する場合、駆動のための電力Ｐ２は、０．１８Ｗとなる。
【０００７】
現在、パソコン等の電子機器においては、種々の消費電力についての基準又は規格（例えば、ＦＥＭＰ；Ｆｅｄｅｒａｌ　Ｅｎｅｒｇｙ　Ｍａｎａｇｅｍｅｎｔ　Ｐｒｏｇｒａｍ等）が検討されつつあり、低電力モードにおける許容される消費電力が装置全体で１Ｗ以下とされる傾向にある。このような状況下では、前述のように、２個のスイッチＦＥＴを駆動するだけで、許容される消費電力の約２割が損失電力で占められることになる。即ち、電力の消費の効率が悪くなってしまい、無視できない。
【０００８】
本発明は、大電力を供給可能としつつ軽負荷時の損失電力を軽減したＤＣ−ＤＣコンバータを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のＤＣ−ＤＣコンバータ（ＤＤＣ）は、直流電力からの電流をスイッチングすることにより直流電力を供給するＤＤＣであって、並列に接続された複数のスイッチＦＥＴと、複数のスイッチＦＥＴをスイッチングさせるスイッチング制御信号を形成するＤＤＣ制御回路と、ＤＤＣ制御回路と複数のスイッチＦＥＴとの間に当該スイッチＦＥＴに対応して挿入される複数の接続制御ＦＥＴと、当該ＤＣ−ＤＣコンバータの出力の状態を検出する状態検出手段と、状態検出手段における検出の結果に基づいて、複数の接続制御ＦＥＴのオン／オフを制御する接続制御信号を形成する接続制御回路とを備える。
【００１０】
本発明のＤＤＣによれば、当該ＤＤＣの出力の大小の状態に応じて、接続制御ＦＥＴをオン／オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチＦＥＴの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力（電流）の減少に応じて、スイッチングされるスイッチＦＥＴの数を例えば１個のみとする。これにより、ＤＤＣのスイッチＦＥＴにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【００１１】
【発明の実施の形態】
図１は、ＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の一例を示す。
【００１２】
この例のＤＣ−ＤＣコンバータ（ＤＤＣ）は、スイッチング方式のＤＣ−ＤＣコンバータからなる。ＤＤＣは、複数のスイッチＦＥＴ（Ｑ１〜Ｑ３）、ＤＤＣ制御回路１、複数の接続制御ＦＥＴ（Ｑ１２、Ｑ１３）、状態検出手段２である電流検出回路２Ａ、接続制御回路３、ダイオードＤ、インダクタンスＬ、キャパシタＣからなる。ＤＤＣは、基本的には、周知のように、外部から入力された直流電力Ｖｃｃからの電流をスイッチＦＥＴＱ１〜Ｑ３でスイッチングし、インダクタンスＬに蓄積された電流を放電し、これらをキャパシタＣで平滑することにより、直流電力を出力端子４から負荷５に対して供給する。
【００１３】
複数（ｎ個、ｎは正の整数）のスイッチＦＥＴは、相互に並列に接続される。この例ではｎ＝３であり、ＦＥＴＱ１〜ＦＥＴＱ３が設けられる。ｎの値はこれには制限されないが、実質的には４個程度までの場合が多い。スイッチＦＥＴＱ１〜Ｑ３は、例えば周知のｎチャネルパワーＭＯＳＦＥＴからなるが、これには制限されない。複数のスイッチＦＥＴＱ１〜Ｑ３とダイオードＤとは、直流電源Ｖｃｃと基準電位（例えば接地電位ＧＮＤ）との間に、直列に接続される。即ち、ダイオードＤは、複数のスイッチＦＥＴＱ１〜Ｑ３の出力（ソース）側に、共通に接続される。
【００１４】
ＤＤＣ制御回路１は、複数のスイッチＦＥＴＱ１〜Ｑ３をスイッチングさせるスイッチング制御信号Ｓを形成する。ＤＤＣ制御回路１は、例えば市販の１個の電源制御用のＬＳＩにより構成される。ＤＤＣ制御回路１は、周知のように、当該ＤＤＣの出力、例えば出力電流を検出して、これに基づいて、スイッチング制御信号Ｓを形成する。例えば、出力電流が大きければ、スイッチＦＥＴＱ１〜Ｑ３をオンとする期間を長くするように、スイッチング制御信号Ｓのハイレベルの期間を長くする（デューティ比を大きくする）。出力電流が小さければ、スイッチＦＥＴＱ１〜Ｑ３をオンとする期間を短くするように、スイッチング制御信号Ｓのハイレベルの期間を短くする（デューティ比を小さくする）。即ち、スイッチＦＥＴＱ１〜Ｑ３のオン／オフをＰＷＭ（パルス幅変調）制御する。
【００１５】
複数の接続制御ＦＥＴは、ＤＤＣ制御回路１と複数のスイッチＦＥＴＱ１〜Ｑ３との間に設けられる。即ち、ＤＤＣ制御回路１と複数のスイッチＦＥＴＱ１〜Ｑ３の各々との間に、当該スイッチＦＥＴに対応して直列に挿入される。従って、スイッチＦＥＴＱ１、ＦＥＴＱ２及びＦＥＴＱ３に対応して、接続制御ＦＥＴＱ１１（図示せず）、ＦＥＴＱ１２及びＦＥＴＱ１３が設けられる。即ち、ＤＤＣ制御回路１の駆動信号の出力端子とスイッチＦＥＴＱ２及びＦＥＴＱ３のゲート電極との間には、各々、接続制御ＦＥＴＱ１２及びＦＥＴＱ１３が直列に挿入される。
【００１６】
但し、この例では、複数のスイッチＦＥＴＱ１〜Ｑ３の中の１個のスイッチＦＥＴＱ１は、対応する接続制御ＦＥＴＱ１１を省略して、ＤＤＣ制御回路１からのスイッチング制御信号Ｓを直接入力される。従って、この例では、接続制御ＦＥＴは、（ｎ−１）個設けられる。即ち、ＤＤＣ制御回路１とスイッチＦＥＴＱ１との間には接続制御ＦＥＴは設けられない。
【００１７】
接続制御ＦＥＴＱ１２及びＱ１３は、例えばアナログスイッチとして使用される周知のｐチャネルＭＯＳＦＥＴからなる。接続制御ＦＥＴＱ１２及びＱ１３は、これに制限されず、アナログスイッチであればよい。例えば、接続制御ＦＥＴＱ１２及びＱ１３は、ｎチャネルＭＯＳＦＥＴであってもよい。また、接続制御ＦＥＴＱ１２及びＱ１３は、各々、図６に示すように、例えばｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを並列に接続し、ゲート電極にインバータＩＮＶにより形成した反転信号を印加する周知のトランスファーゲートにより構成してもよい。
【００１８】
状態検出手段２は、当該ＤＣ−ＤＣコンバータの出力の状態を検出する。この例において、状態検出手段２は電流検出回路２Ａからなる。電流検出回路２Ａは、例えば出力線に挿入した微小な抵抗（例えば、１０ミリΩ（オーム））の両端の電圧を計測し、これから電流値を求める。検出した電流値は、状態検出の結果として接続制御回路３に入力される。
【００１９】
接続制御回路３は、状態検出手段２である電流検出回路２Ａにおける状態検出の結果に基づいて、複数の接続制御ＦＥＴのオン／オフを制御する接続制御信号ａ、ｂを形成する。即ち、当該ＤＤＣの出力電流の大小の状態に応じて、接続制御ＦＥＴをオン／オフさせる。これにより、スイッチング制御信号ＳによりスイッチングされるスイッチＦＥＴの数を増減させることができる。接続制御信号ａ、ｂは、接続制御ＦＥＴの数だけ形成される。この例では、前述のように、（ｎ−１）＝（３−１）＝２個である。
【００２０】
具体的には、接続制御回路３は、当該ＤＣ−ＤＣコンバータの出力が小さくなる程より少ない接続制御ＦＥＴをオンさせることにより、スイッチング制御信号ＳによりスイッチングされるスイッチＦＥＴの数をより少なくする。この例では、当該ＤＤＣの出力電流が大きい（第２の閾値より大きい）場合、全ての接続制御ＦＥＴＱ１２及びＦＥＴＱ１３をオンとする接続制御信号ａ及びｂを形成する。当該ＤＤＣの出力電流が中程度である（第１の閾値より大きく第２の閾値より小さい）場合、接続制御ＦＥＴＱ１２をオンとする接続制御信号ａ及びＦＥＴＱ１３をオフとする接続制御信号ｂを形成する。
【００２１】
また、接続制御回路３は、当該ＤＣ−ＤＣコンバータの出力が所定の値（第１の閾値）より小さい場合、全ての接続制御ＦＥＴＱ１２及びＱ１３をオフさせる接続制御信号ａ及びｂを形成する。この場合でも、接続制御ＦＥＴを持たないスイッチＦＥＴＱ１には、スイッチング制御信号ＳがＤＤＣ制御回路１から直接供給される。従って、スイッチＦＥＴＱ１はオン／オフを繰り返す（スイッチングする）ので、負荷５への必要な電力の出力は維持される。
【００２２】
ここで、この例では、接続制御ＦＥＴＱ１２及びＱ１３のオン抵抗は、数１０ミリΩ〜数Ω程度である。即ち、接続制御ＦＥＴＱ１２及びＱ１３をオンした場合、数Ω以下の抵抗を挿入したと等価となり、スイッチング周波数が数１００ＫＨｚ〜数Ｍ（メガ）Ｈｚであることを考慮すると、単に配線で接続した場合とほぼ等価と考えてよい。また、接続制御ＦＥＴＱ１２及びＱ１３をオフした場合、ほぼ無限大の抵抗となり、切断した場合と等価と考えてよい。そして、接続制御ＦＥＴＱ１２及びＱ１３はスイッチＦＥＴＱ１〜Ｑ３をオンするだけの小さい電流を流せばよいので（ゲート電極の）サイズが小さく、従って、ＤＤＣ制御回路１から接続制御ＦＥＴＱ１２及びＱ１３（又は接続制御回路３）を見た場合の容量（等価容量）は数ｐＦとなる。この容量は、スイッチＦＥＴＱ１〜Ｑ３の前述の大きな容量と比較すると判るように、無視することができる。
【００２３】
更に、この例では、複数のスイッチＦＥＴＱ１〜Ｑ３の各々の電流供給能力が異なるようにされる。そして、対応する接続制御ＦＥＴを省略されたスイッチＦＥＴＱ１の電流供給能力が、最も小さくされる。スイッチＦＥＴＱ１〜Ｑ３の電流供給能力の一例を示すと、例えば、スイッチＦＥＴＱ１＜ＦＥＴＱ３＜ＦＥＴＱ２の順に、電流供給能力が大きくなるようにされる。又は、スイッチＦＥＴＱ１＜ＦＥＴＱ２＜ＦＥＴＱ３の順に、電流供給能力が大きくなるようにされる。そして、例えば最も小さいスイッチＦＥＴ（ＦＥＴＱ１）が最大電流の２／１４、中間サイズのスイッチＦＥＴが最大電流の４／１４、最も大きなスイッチＦＥＴが最大電流の８／１４を供給可能な（ゲート電極の）大きさとされる。
【００２４】
第１の閾値及び第２の閾値の値は、複数のスイッチＦＥＴＱ１〜Ｑ３の各々の電流供給能力が定まれば、これを考慮して経験的に定めることができる。また、これらの値は、負荷５が何であるかによっても、設定の値が異なってくる。
【００２５】
例えば、負荷５がＣＰＵであれば、第１の閾値をスリープモードにおける消費電力に対応させ、第２の閾値をいわゆる重い（ＣＰＵの負荷が大きい）アプリケーションプログラムが動作する場合における消費電力に対応させればよい。この場合、図１のＤＤＣにおいては、ＣＰＵがスリープモードに入ると、最終的には、電流検出回路２Ａにおける検出の結果（電流値）が第１の閾値より小さくなるので、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオフとする接続制御信号ａ及びｂを形成する。これにより、最もゲート容量の小さいスイッチＦＥＴＱ１のみがスイッチング制御信号Ｓによりスイッチングされるので、軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【００２６】
一方、ＣＰＵで重いアプリケーションプログラムが動作すると、最終的には、電流検出回路２Ａにおける検出の結果が第２の閾値より大きくなるので、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオンとする接続制御信号ａ及びｂを形成する。これにより、全てのスイッチＦＥＴＱ１〜ＦＥＴＱ３がスイッチング制御信号Ｓによりスイッチングされるので、必要な電力（最大電力）を供給することができる。
【００２７】
図２は、他のＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の他の一例を示す。この例のＤＤＣは、図１のスイッチング方式のＤＤＣにおいて、状態検出手段２として、電流検出回路２Ａに代えて、負荷５であるＣＰＵ５Ａが接続制御回路３へのモード通知処理部２Ｂを備える例である。
【００２８】
モード通知処理部２Ｂは、負荷５の電力消費の状態即ち当該ＣＰＵの動作の状態を接続制御回路３へ通知する。例えば、ＣＰＵ５Ａがスリープモード（又はスタンバイモード、サスペンドモード）に入ると、モード通知処理部２Ｂは、動作の状態が第１の状態（軽負荷の状態）であることを通知する（当該状態を示す信号を形成して送信する、以下同じ）。第１の状態には、他に例えばネットワーク関係の回路部分のみを動作させる場合等が該当する。また、ＣＰＵ５Ａで重いアプリケーションプログラムが動作すると、モード通知処理部２Ｂは、動作の状態が第２の状態（重負荷の状態）であることを通知する。第２の状態には、他に例えば複数のプログラムを動作させる場合等が該当する。
【００２９】
接続制御回路３は、第１の状態であるとの通知を受信すると、全ての接続制御ＦＥＴＱ１２及び１３をオフとする接続制御信号ａ及びｂを形成する。これにより、スイッチＦＥＴＱ１のみがスイッチング制御信号Ｓによりスイッチングされる。接続制御回路３は、第２の状態であるとの通知を受信すると、全ての接続制御ＦＥＴＱ１２及び１３をオンとする接続制御信号ａ及びｂを形成する。これにより、全てのスイッチＦＥＴＱ１〜ＦＥＴＱ３がスイッチング制御信号Ｓによりスイッチングされる。
【００３０】
図３は、他のＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の他の一例を示す。この例のＤＤＣは、図１のスイッチング方式のＤＤＣにおいて、電流検出回路２Ａからの検出結果を一旦負荷５であるＣＰＵ５Ａの電力制御処理部２Ｃで処理した後に、接続制御回路３へ入力する例である。従って、この例では、状態検出手段２は電流検出回路２Ａ及び電力制御処理部２Ｃからなると考えてよい。
【００３１】
電流検出回路２Ａからの検出結果は、電力制御処理部２Ｃに入力される。これに基づいて、電力制御処理部２Ｃは、負荷５の電力消費の状態即ち当該ＣＰＵ５Ａの動作の状態を判断して、これを接続制御回路３へ通知する。ＣＰＵ５Ａがスリープモード等に入ると、前述のように、電流検出回路２Ａにおける検出の結果が前記第１の閾値より小さくなるので、電力制御処理部２Ｃは、動作の状態が前記第１の状態であると判断して、これを通知する。これに基づいて、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオフとする接続制御信号ａ及びｂを形成する。これにより、スイッチＦＥＴＱ１のみがスイッチング制御信号Ｓによりスイッチングされる。
【００３２】
一方、ＣＰＵ５Ａで重いアプリケーションプログラム等が動作すると、前述のように、電流検出回路２Ａにおける検出の結果が第２の閾値より大きくなるので、電力制御処理部２Ｃは、動作の状態が前記第２の状態であると判断して、これを通知する。これに基づいて、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオンとする接続制御信号ａ及びｂを形成する。これにより、全てのスイッチＦＥＴＱ１〜ＦＥＴＱ３がスイッチング制御信号Ｓによりスイッチングされる。
【００３３】
図４は、他のＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の他の一例を示す。この例のＤＤＣは、図１のスイッチング方式のＤＤＣにおいて、状態検出手段２として、電流検出回路２Ａに代えて、デューティ比検出回路２Ｄを備える例である。
【００３４】
デューティ比検出回路２Ｄは、ＤＤＣ制御回路１の出力するスイッチング制御信号Ｓについて、そのデューティ比を検出して、これを接続制御回路３へ通知する。例えば、負荷５がＣＰＵであれば、デューティ比についての第１の閾値をスリープモードにおけるデューティ比に対応させ、デューティ比についての第２の閾値をいわゆる重いアプリケーションプログラムが動作する場合におけるデューティ比に対応させればよい。
【００３５】
ＣＰＵがスリープモード等に入ると、消費電力が小さくなるので、スイッチング制御信号Ｓのデューティ比が小さくされる。これがデューティ比検出回路２Ｄにより検出される。当該検出されたデューティ比は、デューティ比についての第１の閾値よりも小さくなるので、デューティ比検出回路２Ｄはこれを通知する。これに基づいて、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオフとする接続制御信号ａ及びｂを形成する。これにより、スイッチＦＥＴＱ１のみがスイッチング制御信号Ｓによりスイッチングされる。
【００３６】
一方、ＣＰＵで重いアプリケーションプログラム等が動作すると、消費電力が大きくなるので、スイッチング制御信号Ｓのデューティ比が大きくされる。これがデューティ比検出回路２Ｄにより検出される。当該検出されたデューティ比は、デューティ比についての第２の閾値よりも大きくなるので、デューティ比検出回路２Ｄはこれを通知する。これに基づいて、接続制御回路３は、全ての接続制御ＦＥＴＱ１２及び１３をオンとする接続制御信号ａ及びｂを形成する。これにより、全てのスイッチＦＥＴＱ１〜ＦＥＴＱ３がスイッチング制御信号Ｓによりスイッチングされる。
【００３７】
図５は、他のＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の他の一例を示す。この例のＤＤＣは、図１のスイッチング方式のＤＤＣにおいて、スイッチＦＥＴの数をｎ個ではなく２個のみとし、接続制御ＦＥＴの数を１個のみとした例である。即ち、スイッチＦＥＴＱ３及び接続制御ＦＥＴＱ１３を省略している。
【００３８】
また、この例では、状態検出手段２としては、前述の図１〜図４に示すいずれの手段を用いてもよく、状態検出手段２からの状態検出の結果が接続制御回路３に入力されればよい。但し、この例では、接続制御ＦＥＴの数が１個であるので、前述の第１の閾値及び第２の閾値のいずれか一方しか使用できない。即ち、この例では、例えば、負荷５がＣＰＵであれば、第１の閾値を用いて、これをスリープモードにおける消費電力に対応させることが好ましい。なお、第２の閾値を用いて、これを重いアプリケーションプログラムが動作する場合における消費電力に対応させてもよい。
【００３９】
ＣＰＵがスリープモード等に入ると、前述のように、例えばモード通知処理部２Ｂにより動作の状態が第１の状態（軽負荷の状態）であることが通知されるので、接続制御回路３は、接続制御ＦＥＴＱ１２をオフとする接続制御信号ａを形成する。これにより、スイッチＦＥＴＱ１のみがスイッチング制御信号Ｓによりスイッチングされる。一方、これ以外の場合、当該通知がされないので、接続制御回路３は、接続制御ＦＥＴＱ１２をオンとする接続制御信号ａを形成する。これにより、全てのスイッチＦＥＴＱ１及びＦＥＴＱ２がスイッチング制御信号Ｓによりスイッチングされる。
【００４０】
なお、前述のように、ＣＰＵのスリープモード等に対応させることが好ましいので、状態検出手段２としてモード通知処理部２Ｂを用いることが好ましい。これにより、ＣＰＵからそのスリープモード等を通知するのみで、容易に軽負荷時における損失電力及び消費電力に対する割合を小さくすることができる。
【００４１】
図７は、他のＤＣ−ＤＣコンバータ構成図であり、本発明のＤＣ−ＤＣコンバータの構成の他の一例を示す。この例のＤＤＣは、一対のｎチャネルＭＯＳＦＥＴを用いるいわゆる同期式のＤＤＣの例である。即ち、図１のスイッチング方式のＤＤＣにおいて、ダイオードＤと並列に複数の第２のスイッチＦＥＴを備える例である。
【００４２】
この例では、例えば前述の１個のスイッチＦＥＴＱ１に代えて、一対のスイッチＦＥＴＱ１ａ及び１ｂを用いる。スイッチＦＥＴＱ１ａ及び１ｂは、電源Ｖｃｃと接地電位との間に直列に接続される。スイッチＦＥＴＱ１ａは、スイッチＦＥＴＱ１と同様に設けられる。スイッチＦＥＴＱ１ｂは、ダイオードＤと並列に接続される第２のスイッチＦＥＴである。スイッチＦＥＴＱ２及び３についても同様である。これに伴って、例えば前述の１個の接続制御ＦＥＴＱ１２に代えて、一対の接続制御ＦＥＴＱ１２ａ及び１２ｂを用いる。接続制御ＦＥＴＱ１２ａは、接続制御ＦＥＴＱ１２と同様に設けられる。即ち、スイッチＦＥＴＱ２ａに対応する。接続制御ＦＥＴＱ１２ｂは、スイッチＦＥＴＱ２ｂに対応して設けられる。接続制御ＦＥＴＱ１３についても同様である。
【００４３】
また、この例では、状態検出手段２としては、前述の図１〜図４に示すいずれの手段を用いてもよく、状態検出手段２からの状態検出の結果が接続制御回路３に入力されればよい。更に、一対のスイッチＦＥＴの数をｎ個ではなく２個のみとし、一対の接続制御ＦＥＴの数を１個のみとしてもよい。
【００４４】
この例においても、前述のように、ＣＰＵがスリープモード等に入ると、例えば電流検出回路２Ａにおける検出の結果が第１の閾値より小さくなるので、接続制御回路３は、全ての接続制御ＦＥＴＱ１２ａ、１２ｂ、１３ａ、１３ｂをオフとする接続制御信号ａ及びｂを形成する。これにより、スイッチＦＥＴＱ１ａ、１ｂのみがスイッチング制御信号Ｓによりスイッチングされる。
【００４５】
一方、ＣＰＵで重いアプリケーションプログラム等が動作すると、例えば電流検出回路２Ａにおける検出の結果が第２の閾値より大きくなるので、接続制御回路３は、全ての接続制御ＦＥＴＱ１２ａ、１２ｂ、１３ａ、１３ｂをオンとする接続制御信号ａ及びｂを形成する。これにより、全てのスイッチＦＥＴＱ１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、がスイッチング制御信号Ｓによりスイッチングされる。
【００４６】
以上、本発明をその実施の態様に従って説明したが、本発明はその主旨に従って、種々の変形が可能である。
【００４７】
例えば、本発明は、スイッチング方式ＤＤＣ及び同期式のＤＤＣに限らず、直流電源をＭＯＳＦＥＴのスイッチングにより直流に変換する形式のＤＤＣであれば、チョッパ励起方式等の種々のＤＤＣに広く適用することができる。
【００４８】
また、本発明のＤＤＣは、パソコンの電源以外にも、ＣＰＵを搭載した家電製品や、ＣＰＵを搭載しない家電製品、その他の直流電源を必要とする電子機器に広く適用することができる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、ＤＤＣにおいて、当該ＤＤＣの出力の大小の状態に応じて、接続制御ＦＥＴをオン／オフさせることにより、スイッチング制御信号によりスイッチングされるスイッチＦＥＴの数を増減させることができる。従って、例えば、電力供給の対象であるパソコン等の電子機器がスリープモード等の場合、供給すべき電力（電流）の減少に応じて、スイッチングされるスイッチＦＥＴの数を例えば１個のみとする。これにより、ＤＤＣのスイッチＦＥＴにおける消費電力を減らして損失電力を低減し、軽負荷の場合における損失電力の占める割合の増加を回避することができる。
【図面の簡単な説明】
【図１】ＤＣ−ＤＣコンバータ構成図である。
【図２】他のＤＣ−ＤＣコンバータ構成図である。
【図３】他のＤＣ−ＤＣコンバータ構成図である。
【図４】他のＤＣ−ＤＣコンバータ構成図である。
【図５】他のＤＣ−ＤＣコンバータ構成図である。
【図６】接続制御ＦＥＴ構成図である。
【図７】他のＤＣ−ＤＣコンバータ構成図である。
【図８】従来技術説明図である。
【符号の説明】
Ｑ１〜Ｑ３　　スイッチＦＥＴ
Ｑ１２、Ｑ１３　　接続制御ＦＥＴ
１　　ＤＤＣ制御回路
２　　状態検出手段
３　　接続制御回路
４　　出力端子
５　　負荷
０[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a DC-DC converter, and more particularly, to a DC-DC converter capable of supplying a large amount of power and reducing power loss under a light load.
[0002]
[Prior art]
2. Description of the Related Art Switching type DC-DC converters (DDCs) are widely used as power supplies for electronic devices such as personal computers (personal computers). As shown in FIG. 8A, the switching DDC basically includes, for example, a DDC control circuit, a switch FET, and a diode, an inductance, and a capacitor connected to the output (source) side of the switch FET. Become. A pulse-like drive signal for the switch FET formed in the DDC control circuit is input to the gate of the switch FET. As a result, the switch FET repeats ON / OFF, causing a current to flow from the power supply Vcc to the inductance, and the output thereof being smoothed by the capacitor to obtain a DC output.
[0003]
Here, the power consumed to drive the electronic device is the original (or effective) power consumption. On the other hand, the power consumed to drive the switching DDC is not the original power consumption. That is, the power loss. This power loss is mainly due to charging / discharging current (to the gate capacitance) at the gate electrode of the switch FET.
[0004]
[Problems to be solved by the invention]
The power supply of the electronic device must be able to supply a correspondingly large current so that the maximum power required by the electronic device can be supplied. For example, when a so-called heavy application program is executed on a personal computer, the power consumption of the CPU (Central Processing Unit) is several watts (W) or more. For this reason, a current capacity of several A (ampere) to several tens A is generally required. In order to increase the current capacity of the output of the switching DDC, as shown in FIG. 8B, a plurality (for example, two to four, two in FIG. 8B) of switch FETs are required. Must be connected in parallel.
[0005]
On the other hand, there is a case where only a small current needs to flow (light load) such as a case where a personal computer is in a so-called sleep mode (or a standby mode or a suspend mode) or a case where only a network-related circuit portion is operated. . However, according to the circuit configuration shown in FIG. 8B, the DDC control circuit must drive a plurality of switch FETs even when the load is light. For this reason, an increase in power loss due to charging / discharging currents of the gate electrodes of the plurality of switch FETs cannot be avoided.
[0006]
For example, in general, a switch FET capable of flowing a current of several A or more is large in size, and its gate capacitance is about several thousand pF (picofarad). In general, the switching frequency of a switching DDC is several hundred kHz. Therefore, for example, it is assumed that the gate capacitance C of one switch FET is 3000 pF, the switching frequency f of the drive signal is 300 kHz (kilohertz), and the amplitude V of the drive signal is 10 V (volt). In this case, the power P1 for driving one switch FET is P1 = f × C × V ² = 300kHz × 3000pF × 10V ² = 0.09W. Therefore, as shown in FIG. 8B, when driving two switch FETs, the driving power P2 is 0.18 W.
[0007]
At present, in electronic devices such as personal computers, various power consumption standards or standards (for example, FEMP; Federal Energy Management Program, etc.) are being studied, and the allowable power consumption in the low power mode is 1 W for the entire device. It tends to be as follows. In such a situation, as described above, only driving two switch FETs causes about 20% of the allowable power consumption to be occupied by the loss power. That is, the efficiency of power consumption deteriorates and cannot be ignored.
[0008]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a DC-DC converter capable of supplying a large amount of power and reducing power loss under a light load.
[0009]
[Means for Solving the Problems]
A DC-DC converter (DDC) of the present invention is a DDC that supplies DC power by switching a current from DC power, and switches a plurality of switch FETs connected in parallel and a plurality of switch FETs. A DDC control circuit for forming a switching control signal, a plurality of connection control FETs inserted between the DDC control circuit and the plurality of switch FETs corresponding to the switch FETs, and an output state of the DC-DC converter. The apparatus includes a state detecting means for detecting, and a connection control circuit for forming a connection control signal for controlling on / off of the plurality of connection control FETs based on a result of the detection by the state detecting means.
[0010]
According to the DDC of the present invention, the number of switch FETs switched by the switching control signal can be increased or decreased by turning on / off the connection control FET according to the state of the output of the DDC. Therefore, for example, when an electronic device such as a personal computer to which power is to be supplied is in a sleep mode or the like, the number of switch FETs to be switched is set to, for example, only one in accordance with a decrease in power (current) to be supplied. As a result, the power consumption of the switch FET of the DDC can be reduced to reduce the power loss, and it is possible to avoid an increase in the ratio of the power loss when the load is light.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a configuration diagram of a DC-DC converter, showing an example of the configuration of the DC-DC converter of the present invention.
[0012]
The DC-DC converter (DDC) of this example includes a switching type DC-DC converter. DDC includes a plurality of switch FETs (Q1 to Q3), a DDC control circuit 1, a plurality of connection control FETs (Q12, Q13), a current detection circuit 2A as a state detection means 2, a connection control circuit 3, a diode D, and an inductance L. , A capacitor C. The DDC basically switches the current from the DC power Vcc input from the outside with the switches FET1 to Q3, discharges the current accumulated in the inductance L, and smoothes them with the capacitor C, as is well known. Thus, DC power is supplied from the output terminal 4 to the load 5.
[0013]
A plurality (n, where n is a positive integer) of switch FETs are connected to each other in parallel. In this example, n = 3, and FETs Q1 to Q3 are provided. The value of n is not limited to this, but is often substantially up to about four. Each of the switch FETs Q1 to Q3 is, for example, a well-known n-channel power MOSFET, but is not limited thereto. The plurality of switches FETQ1 to Q3 and the diode D are connected in series between the DC power supply Vcc and a reference potential (for example, a ground potential GND). That is, the diode D is commonly connected to the output (source) sides of the plurality of switch FETs Q1 to Q3.
[0014]
The DDC control circuit 1 generates a switching control signal S for switching the plurality of switch FETs Q1 to Q3. The DDC control circuit 1 is composed of, for example, one commercially available power supply control LSI. As is well known, the DDC control circuit 1 detects an output of the DDC, for example, an output current, and forms a switching control signal S based on the output. For example, if the output current is large, the high-level period of the switching control signal S is extended (the duty ratio is increased) so that the period during which the switches FET1 to Q3 are turned on is extended. If the output current is small, the high-level period of the switching control signal S is shortened (duty ratio is reduced) so as to shorten the period during which the switch FETs Q1 to Q3 are turned on. That is, the on / off of the switches FET1 to Q3 is controlled by PWM (pulse width modulation).
[0015]
The plurality of connection control FETs are provided between the DDC control circuit 1 and the plurality of switch FETs Q1 to Q3. That is, the switch FET is inserted in series between the DDC control circuit 1 and each of the plurality of switch FETs Q1 to Q3. Accordingly, a connection control FET Q11 (not shown), an FET Q12 and an FET Q13 are provided corresponding to the switches FETQ1, FETQ2 and FETQ3. That is, connection control FETs Q12 and Q13 are inserted in series between the output terminal of the drive signal of the DDC control circuit 1 and the gate electrodes of the switches FETQ2 and FETQ3, respectively.
[0016]
However, in this example, one switch FET Q1 of the plurality of switch FETs Q1 to Q3 receives the switching control signal S from the DDC control circuit 1 directly, omitting the corresponding connection control FET Q11. Therefore, in this example, (n-1) connection control FETs are provided. That is, no connection control FET is provided between the DDC control circuit 1 and the switch FET Q1.
[0017]
The connection control FETs Q12 and Q13 are composed of, for example, a well-known p-channel MOSFET used as an analog switch. The connection control FETs Q12 and Q13 are not limited to this, and may be analog switches. For example, the connection control FETs Q12 and Q13 may be n-channel MOSFETs. As shown in FIG. 6, each of the connection control FETs Q12 and Q13 connects a p-channel MOSFET and an n-channel MOSFET in parallel, and applies a well-known transfer gate for applying an inverted signal formed by an inverter INV to a gate electrode. May be used.
[0018]
The state detecting means 2 detects the state of the output of the DC-DC converter. In this example, the state detecting means 2 includes a current detecting circuit 2A. The current detection circuit 2A measures the voltage at both ends of a minute resistor (for example, 10 milliohms (ohms)) inserted into the output line, and obtains a current value from this. The detected current value is input to the connection control circuit 3 as a result of the state detection.
[0019]
The connection control circuit 3 forms connection control signals a and b for controlling on / off of a plurality of connection control FETs based on the result of the state detection in the current detection circuit 2A as the state detection means 2. That is, the connection control FET is turned on / off in accordance with the state of the output current of the DDC. Thereby, the number of switch FETs switched by the switching control signal S can be increased or decreased. The connection control signals a and b are formed by the number of connection control FETs. In this example, as described above, (n-1) = (3-1) = 2.
[0020]
Specifically, the connection control circuit 3 turns on a smaller number of connection control FETs as the output of the DC-DC converter decreases, thereby reducing the number of switch FETs switched by the switching control signal S. In this example, when the output current of the DDC is large (greater than the second threshold), the connection control signals a and b for turning on all the connection control FETs Q12 and Q13 are formed. When the output current of the DDC is medium (larger than the first threshold and smaller than the second threshold), a connection control signal a for turning on the connection control FET Q12 and a connection control signal b for turning off the FET Q13 are formed. .
[0021]
When the output of the DC-DC converter is smaller than a predetermined value (first threshold), the connection control circuit 3 forms connection control signals a and b for turning off all the connection control FETs Q12 and Q13. Even in this case, the switching control signal S is directly supplied from the DDC control circuit 1 to the switch FET Q1 having no connection control FET. Therefore, the switch FETQ1 repeats on / off (switches), so that the output of the necessary power to the load 5 is maintained.
[0022]
Here, in this example, the on-resistance of the connection control FETs Q12 and Q13 is about several tens of milliohms to several ohms. That is, when the connection control FETs Q12 and Q13 are turned on, it is equivalent to inserting a resistor of several ohms or less. Considering that the switching frequency is several hundred KHz to several M (mega) Hz, it is compared with the case where the connection is simply made by wiring. It can be considered almost equivalent. Further, when the connection control FETs Q12 and Q13 are turned off, the resistance becomes almost infinite, which may be considered equivalent to the case where the connection is cut off. Since the connection control FETs Q12 and Q13 need only flow a small current to turn on the switches FET1 to Q3, the size (of the gate electrode) is small. Therefore, the connection control FETs Q12 and Q13 (or the connection control circuit) from the DDC control circuit 1 are small. The capacitance (equivalent capacitance) when seeing 3) is several pF. This capacitance can be neglected, as can be seen from the comparison with the above-mentioned large capacitance of the switch FETs Q1 to Q3.
[0023]
Further, in this example, each of the plurality of switch FETs Q1 to Q3 has a different current supply capability. Then, the current supply capability of the switch FET Q1 from which the corresponding connection control FET is omitted is minimized. As an example of the current supply capability of the switches FET1 to Q3, for example, the current supply capability is increased in the order of the switches FETQ1 <FETQ3 <FETQ2. Alternatively, the current supply capability is increased in the order of the switches FETQ1 <FETQ2 <FETQ3. For example, the smallest switch FET (FET Q1) can supply 2/14 of the maximum current, the middle size switch FET can supply 4/14 of the maximum current, and the largest switch FET can supply 8/14 of the maximum current (the gate electrode). ) Size.
[0024]
If the current supply capability of each of the plurality of switch FETs Q1 to Q3 is determined, the values of the first threshold and the second threshold can be empirically determined in consideration of the current supply capability. Further, these values have different setting values depending on what the load 5 is.
[0025]
For example, if the load 5 is a CPU, the first threshold is set to correspond to the power consumption in the sleep mode, and the second threshold is set to correspond to the power consumption when a so-called heavy (CPU load is large) application program operates. Just do it. In this case, in the DDC of FIG. 1, when the CPU enters the sleep mode, the result (current value) of the detection by the current detection circuit 2A eventually becomes smaller than the first threshold value. , The connection control signals a and b for turning off all the connection control FETs Q12 and Q13 are formed. As a result, only the switch FET Q1 having the smallest gate capacitance is switched by the switching control signal S, so that the ratio of power loss and power consumption at light load can be reduced.
[0026]
On the other hand, when the heavy application program runs on the CPU, the result of detection by the current detection circuit 2A eventually becomes larger than the second threshold value, so that the connection control circuit 3 turns on all the connection control FETs Q12 and Q13. The connection control signals a and b are formed. Thereby, all the switches FETQ1 to FETQ3 are switched by the switching control signal S, so that necessary power (maximum power) can be supplied.
[0027]
FIG. 2 is another DC-DC converter configuration diagram, showing another example of the configuration of the DC-DC converter of the present invention. The DDC of this example is an example in which the CPU 5A as the load 5 includes a mode notification processing unit 2B to the connection control circuit 3 instead of the current detection circuit 2A as the state detection unit 2 in the switching type DDC of FIG. is there.
[0028]
The mode notification processing unit 2B notifies the connection control circuit 3 of the power consumption state of the load 5, that is, the operation state of the CPU. For example, when the CPU 5A enters the sleep mode (or the standby mode or the suspend mode), the mode notification processing unit 2B notifies that the operation state is the first state (light load state) (indicating the state). Forming and transmitting a signal, the same applies hereinafter). The first state corresponds to, for example, a case where only network-related circuit portions are operated. When a heavy application program runs on the CPU 5A, the mode notification processing unit 2B notifies that the operation state is the second state (heavy load state). The second state corresponds to, for example, a case where a plurality of programs are operated.
[0029]
When receiving the notification that the connection state is the first state, the connection control circuit 3 forms connection control signals a and b that turn off all the connection control FETs Q12 and Q13. As a result, only the switch FETQ1 is switched by the switching control signal S. When receiving the notification that the connection state is the second state, the connection control circuit 3 forms connection control signals a and b that turn on all the connection control FETs Q12 and Q13. As a result, all the switches FETQ1 to FETQ3 are switched by the switching control signal S.
[0030]
FIG. 3 is a configuration diagram of another DC-DC converter, showing another example of the configuration of the DC-DC converter of the present invention. The DDC of this example is an example in which the detection result from the current detection circuit 2A is once processed by the power control processing unit 2C of the CPU 5A, which is the load 5, and then input to the connection control circuit 3 in the switching DDC of FIG. is there. Therefore, in this example, it may be considered that the state detection means 2 includes the current detection circuit 2A and the power control processing unit 2C.
[0031]
The detection result from the current detection circuit 2A is input to the power control processing unit 2C. Based on this, the power control processing unit 2C determines the state of power consumption of the load 5, that is, the operation state of the CPU 5A, and notifies the connection control circuit 3 of this. When the CPU 5A enters the sleep mode or the like, as described above, the result of the detection by the current detection circuit 2A becomes smaller than the first threshold value, so that the power control processing unit 2C operates in the first state. Judge that there is, and notify this. Based on this, the connection control circuit 3 generates connection control signals a and b that turn off all the connection control FETs Q12 and Q13. As a result, only the switch FETQ1 is switched by the switching control signal S.
[0032]
On the other hand, when a heavy application program or the like runs on the CPU 5A, the result of detection by the current detection circuit 2A becomes larger than the second threshold value, as described above, so that the power control processing unit 2C sets the operation state to the second state. It is determined to be in the state, and this is notified. Based on this, the connection control circuit 3 generates connection control signals a and b that turn on all the connection control FETs Q12 and Q13. As a result, all the switches FETQ1 to FETQ3 are switched by the switching control signal S.
[0033]
FIG. 4 is another DC-DC converter configuration diagram showing another example of the configuration of the DC-DC converter of the present invention. The DDC of this example is an example in which a duty ratio detection circuit 2D is provided as the state detection means 2 instead of the current detection circuit 2A in the switching type DDC of FIG.
[0034]
The duty ratio detection circuit 2D detects the duty ratio of the switching control signal S output from the DDC control circuit 1, and notifies the connection control circuit 3 of the detected duty ratio. For example, if the load 5 is a CPU, the first threshold for the duty ratio corresponds to the duty ratio in the sleep mode, and the second threshold for the duty ratio corresponds to the duty ratio when a so-called heavy application program operates. You can do it.
[0035]
When the CPU enters the sleep mode or the like, the power consumption is reduced, so that the duty ratio of the switching control signal S is reduced. This is detected by the duty ratio detection circuit 2D. Since the detected duty ratio is smaller than the first threshold value for the duty ratio, the duty ratio detection circuit 2D notifies this. Based on this, the connection control circuit 3 generates connection control signals a and b that turn off all the connection control FETs Q12 and Q13. As a result, only the switch FETQ1 is switched by the switching control signal S.
[0036]
On the other hand, when a heavy application program or the like operates on the CPU, the power consumption increases, so that the duty ratio of the switching control signal S is increased. This is detected by the duty ratio detection circuit 2D. Since the detected duty ratio is larger than the second threshold value for the duty ratio, the duty ratio detection circuit 2D notifies this. Based on this, the connection control circuit 3 generates connection control signals a and b that turn on all the connection control FETs Q12 and Q13. As a result, all the switches FETQ1 to FETQ3 are switched by the switching control signal S.
[0037]
FIG. 5 is another DC-DC converter configuration diagram, showing another example of the configuration of the DC-DC converter of the present invention. The DDC of this example is an example in which the number of switch FETs is only two instead of n and the number of connection control FETs is only one in the switching type DDC of FIG. That is, the switch FET Q3 and the connection control FET Q13 are omitted.
[0038]
In this example, any of the means shown in FIGS. 1 to 4 described above may be used as the state detecting means 2, and the result of the state detection from the state detecting means 2 is input to the connection control circuit 3. Just fine. However, in this example, since the number of connection control FETs is one, only one of the first threshold and the second threshold can be used. That is, in this example, for example, if the load 5 is a CPU, it is preferable to use the first threshold value to correspond to the power consumption in the sleep mode. The second threshold value may be used to correspond to the power consumption when a heavy application program operates.
[0039]
When the CPU enters the sleep mode or the like, as described above, for example, the mode notification processing unit 2B notifies that the operation state is the first state (light load state), so the connection control circuit 3 A connection control signal a for turning off the connection control FET Q12 is formed. As a result, only the switch FETQ1 is switched by the switching control signal S. On the other hand, in other cases, since the notification is not made, the connection control circuit 3 forms the connection control signal a for turning on the connection control FET Q12. Thus, all the switches FETQ1 and FETQ2 are switched by the switching control signal S.
[0040]
As described above, since it is preferable to correspond to the sleep mode or the like of the CPU, it is preferable to use the mode notification processing unit 2B as the state detection unit 2. This makes it possible to easily reduce the ratio of power loss and power consumption at light load only by notifying the CPU of the sleep mode or the like.
[0041]
FIG. 7 is another DC-DC converter configuration diagram showing another example of the configuration of the DC-DC converter of the present invention. The DDC of this example is an example of a so-called synchronous DDC using a pair of n-channel MOSFETs. That is, this is an example in which the switching type DDC of FIG. 1 includes a plurality of second switch FETs in parallel with the diode D.
[0042]
In this example, for example, a pair of switch FETs Q1a and 1b are used instead of the above-described one switch FET Q1. Switch FETs Q1a and 1b are connected in series between power supply Vcc and ground potential. The switch FET Q1a is provided similarly to the switch FET Q1. The switch FET Q1b is a second switch FET connected in parallel with the diode D. The same applies to the switch FETs Q2 and Q3. Accordingly, for example, a pair of connection control FETs Q12a and Q12b are used instead of the one connection control FET Q12 described above. The connection control FET Q12a is provided similarly to the connection control FET Q12. That is, it corresponds to the switch FET Q2a. The connection control FET Q12b is provided corresponding to the switch FET Q2b. The same applies to the connection control FET Q13.
[0043]
In this example, any of the means shown in FIGS. 1 to 4 described above may be used as the state detecting means 2, and the result of the state detection from the state detecting means 2 is input to the connection control circuit 3. Just fine. Further, the number of the pair of switch FETs may be two instead of n, and the number of the pair of connection control FETs may be only one.
[0044]
Also in this example, as described above, when the CPU enters the sleep mode or the like, for example, the result of detection by the current detection circuit 2A becomes smaller than the first threshold value, so that the connection control circuit 3 includes all the connection control FETs Q12a, The connection control signals a and b for turning off 12b, 13a and 13b are formed. As a result, only the switch FETs Q1a and 1b are switched by the switching control signal S.
[0045]
On the other hand, when a heavy application program or the like runs on the CPU, for example, the result of detection by the current detection circuit 2A becomes larger than the second threshold value, so that the connection control circuit 3 turns on all the connection control FETs Q12a, 12b, 13a, and 13b. Are formed as connection control signals a and b. Thereby, all the switch FETs Q1a, 1b, 2a, 2b, 3a, 3b are switched by the switching control signal S.
[0046]
As described above, the present invention has been described according to the embodiments, but the present invention can be variously modified in accordance with the gist thereof.
[0047]
For example, the present invention is not limited to the switching type DDC and the synchronous type DDC, but can be widely applied to various types of DDCs such as a chopper excitation type as long as the DDC converts DC power into DC by switching MOSFETs. it can.
[0048]
In addition, the DDC of the present invention can be widely applied to household electric appliances equipped with a CPU, household electric appliances not equipped with a CPU, and other electronic devices requiring a DC power supply, in addition to the power supply of a personal computer.
[0049]
【The invention's effect】
As described above, according to the present invention, in the DDC, the number of switch FETs switched by the switching control signal is controlled by turning on / off the connection control FET according to the state of the output of the DDC. Can be increased or decreased. Therefore, for example, when an electronic device such as a personal computer to which power is to be supplied is in a sleep mode or the like, the number of switch FETs to be switched is set to, for example, only one in accordance with a decrease in power (current) to be supplied. As a result, the power consumption of the switch FET of the DDC can be reduced to reduce the power loss, and it is possible to avoid an increase in the ratio of the power loss when the load is light.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a DC-DC converter.
FIG. 2 is a configuration diagram of another DC-DC converter.
FIG. 3 is a configuration diagram of another DC-DC converter.
FIG. 4 is a configuration diagram of another DC-DC converter.
FIG. 5 is a configuration diagram of another DC-DC converter.
FIG. 6 is a configuration diagram of a connection control FET.
FIG. 7 is a configuration diagram of another DC-DC converter.
FIG. 8 is an explanatory diagram of a conventional technique.
[Explanation of symbols]
Q1-Q3 Switch FET
Q12, Q13 Connection control FET
1 DDC control circuit
2 State detection means
3 Connection control circuit
4 Output terminal
5 Load
0

Claims

A DC-DC converter that supplies DC power by switching current from DC power,
A plurality of switch FETs connected in parallel;
A DDC control circuit for forming a switching control signal for switching the plurality of switch FETs;
A plurality of connection control FETs inserted between the DDC control circuit and the plurality of switch FETs corresponding to the switch FETs;
State detection means for detecting the state of the output of the DC-DC converter;
A DC-DC converter, comprising: a connection control circuit that forms a connection control signal for controlling on / off of the plurality of connection control FETs based on a result of the detection by the state detection unit.

The connection control circuit turns on a smaller number of the connection control FETs as the output of the DC-DC converter decreases, thereby reducing the number of the switch FETs switched by the switching control signal. The DC-DC converter according to claim 1.

One of the plurality of switch FETs directly receives a switching control signal from the DDC control circuit, omitting a corresponding connection control FET, and
The DC-DC converter according to claim 2, wherein the connection control circuit turns off all the connection control FETs when an output of the DC-DC converter is smaller than a predetermined value.

4. The DC-DC converter according to claim 3, wherein each of the plurality of switch FETs has a different current supply capability, and a switch FET from which a corresponding connection control FET is omitted has a minimum current supply capability. DC converter.