JP2003272383A - Ｄｒａｍアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにｄｒａｍアレイを組込んだ集積回路装置 - Google Patents
Ｄｒａｍアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにｄｒａｍアレイを組込んだ集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Abstract
(57)【要約】
【課題】 さらなる２列の基準セルがアレイに追加され
たＤＲＡＭアレイ用プリチャージ手法を提供する。 【解決手段】 基準セルはアレイのメモリセルと同一
で、基準ビット線用基準電圧の生成に用いられる。アレ
イがプリチャージサイクルを開始すると、正規のワード
線（ＷＬ）信号とラッチＰチャネルバー（ＬＰＢ）信号
とがともに「オフ」になる。この時点でＳＨ１信号は
「ハイ」になり、相補型ビット線対（ＢＬおよび／Ｂ
Ｌ）をともに効果的に短絡させる。これら２つの線は電
荷を分け合って充電されて中間レベル（「１」＝ＶＣＣ
かつ「０」＝ＶＳＳの場合、ＶＣＣ／２）をもたらし、
それは、基準セルワード線（ＸＥまたはＸＯ）が依然
「ハイ」であるため、基準セルに再記憶される。この電
圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」
となり、ビット線は接地レベルに十分プリチャージされ
る。
たＤＲＡＭアレイ用プリチャージ手法を提供する。 【解決手段】 基準セルはアレイのメモリセルと同一
で、基準ビット線用基準電圧の生成に用いられる。アレ
イがプリチャージサイクルを開始すると、正規のワード
線（ＷＬ）信号とラッチＰチャネルバー（ＬＰＢ）信号
とがともに「オフ」になる。この時点でＳＨ１信号は
「ハイ」になり、相補型ビット線対（ＢＬおよび／Ｂ
Ｌ）をともに効果的に短絡させる。これら２つの線は電
荷を分け合って充電されて中間レベル（「１」＝ＶＣＣ
かつ「０」＝ＶＳＳの場合、ＶＣＣ／２）をもたらし、
それは、基準セルワード線（ＸＥまたはＸＯ）が依然
「ハイ」であるため、基準セルに再記憶される。この電
圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」
となり、ビット線は接地レベルに十分プリチャージされ
る。
Description
【０００１】
【発明の背景】この発明は、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）集積回路（ＩＣ）メモリ装置、
およびその他の組込型ＤＲＡＭアレイ内蔵ＩＣの分野に
関する。より特定的には、この発明は、１／２供給電圧
レベル（ＶＣＣ／２）の基準電圧ビット線プリチャージ
レベルを利用していないＤＲＡＭメモリアレイ用のプリ
チャージおよび基準電圧手法に関する。
セスメモリ（ＤＲＡＭ）集積回路（ＩＣ）メモリ装置、
およびその他の組込型ＤＲＡＭアレイ内蔵ＩＣの分野に
関する。より特定的には、この発明は、１／２供給電圧
レベル（ＶＣＣ／２）の基準電圧ビット線プリチャージ
レベルを利用していないＤＲＡＭメモリアレイ用のプリ
チャージおよび基準電圧手法に関する。
【０００２】供給電圧が下がり続け、論理レベル「１」
と論理レベル「０」との電圧差がさらに減少するにつ
れ、従来の１／２供給電圧レベル（ＶＣＣ／２）以外の
ビット線プリチャージ手法を実施する動機は高まる。こ
の点に関し、ＶＣＣまたはＶＳＳ（回路接地または基準
電圧レベル）でプリチャージされたいくつかのビット線
方式が、長年にわたってＤＲＡＭの設計に盛込まれてき
た。実際、最も初期のＤＲＡＭ設計の中には、類似の手
法を利用したものもあった。にもかかわらず、プリチャ
ージされたビット線のＶＳＳからなる論理レベル「０」
とプリチャージされたビット線のＶＣＣからなる論理レ
ベル「１」とが依然として正確に感知され得るように、
許容可能な安定した基準を提供するという点で、困難が
残ったままである。
と論理レベル「０」との電圧差がさらに減少するにつ
れ、従来の１／２供給電圧レベル（ＶＣＣ／２）以外の
ビット線プリチャージ手法を実施する動機は高まる。こ
の点に関し、ＶＣＣまたはＶＳＳ（回路接地または基準
電圧レベル）でプリチャージされたいくつかのビット線
方式が、長年にわたってＤＲＡＭの設計に盛込まれてき
た。実際、最も初期のＤＲＡＭ設計の中には、類似の手
法を利用したものもあった。にもかかわらず、プリチャ
ージされたビット線のＶＳＳからなる論理レベル「０」
とプリチャージされたビット線のＶＣＣからなる論理レ
ベル「１」とが依然として正確に感知され得るように、
許容可能な安定した基準を提供するという点で、困難が
残ったままである。
【０００３】２０００年８月２９日発行のダーナー（De
rner）他への米国特許第６，１１１，８０３号「メモリ
装置用低減セル電圧」は、電荷がラッチＮチャネルバー
（ＬＮＢ）ノードにより徐々に減って基準電圧を生成す
る、ＶＣＣでプリチャージされたビット線を提案してい
る。１９８７年５月２６日発行のオオサワ（Ohsawa）へ
の米国特許第４，６６９，０６５号「センスアンプと基
準電圧接続回路とを有するダイナミックメモリ装置」
は、ＶＣＣ／２基準電圧が生成されダミーセルの各々に
記憶されるよう、セルノードとさらに接続して２つのダ
ミーセルをともに短絡させる基準セルを記載している。
rner）他への米国特許第６，１１１，８０３号「メモリ
装置用低減セル電圧」は、電荷がラッチＮチャネルバー
（ＬＮＢ）ノードにより徐々に減って基準電圧を生成す
る、ＶＣＣでプリチャージされたビット線を提案してい
る。１９８７年５月２６日発行のオオサワ（Ohsawa）へ
の米国特許第４，６６９，０６５号「センスアンプと基
準電圧接続回路とを有するダイナミックメモリ装置」
は、ＶＣＣ／２基準電圧が生成されダミーセルの各々に
記憶されるよう、セルノードとさらに接続して２つのダ
ミーセルをともに短絡させる基準セルを記載している。
【０００４】エトウ（Eto）他の「接地レベルでプリチ
ャージされたビット線と昇圧されていない２．１Ｖのワ
ード線とを備える１ＧｂのＳＤＲＡＭ」（ＩＥＥＥジャ
ーナルオブソリッドステートサーキッツ（IEEE Journal
of Solid-State Circuits）第３３巻第１１号、１９９
８年１１月、１６９７〜１７０１頁）（エトウ（Eto）
他「接地レベルでプリチャージされたビット線と昇圧さ
れていない２．１Ｖのワード線とを備える１ＧｂのＳＤ
ＲＡＭ」、ＩＳＳＣＣ９８／セッション５／ＤＲＡＭ／
論文ＴＰ５．６、８２〜８３頁、４１９．も参照）は、
ダミーワード線により結合された金属酸化物半導体（Ｍ
ＯＳ）キャパシタにより基準レベルが生成される、接地
されたビット線プリチャージ方式を記載している。
ャージされたビット線と昇圧されていない２．１Ｖのワ
ード線とを備える１ＧｂのＳＤＲＡＭ」（ＩＥＥＥジャ
ーナルオブソリッドステートサーキッツ（IEEE Journal
of Solid-State Circuits）第３３巻第１１号、１９９
８年１１月、１６９７〜１７０１頁）（エトウ（Eto）
他「接地レベルでプリチャージされたビット線と昇圧さ
れていない２．１Ｖのワード線とを備える１ＧｂのＳＤ
ＲＡＭ」、ＩＳＳＣＣ９８／セッション５／ＤＲＡＭ／
論文ＴＰ５．６、８２〜８３頁、４１９．も参照）は、
ダミーワード線により結合された金属酸化物半導体（Ｍ
ＯＳ）キャパシタにより基準レベルが生成される、接地
されたビット線プリチャージ方式を記載している。
【０００５】前述の設計は３つともすべて、採用された
基準生成手法が実際のメモリセルに追随しないという点
で同様の問題を提示している。したがって、製造工程で
の変動、動作温度の変化などのため、許容可能な動作マ
ージンが、論理「１」レベルおよび論理「０」レベルの
両方から取去られる。
基準生成手法が実際のメモリセルに追随しないという点
で同様の問題を提示している。したがって、製造工程で
の変動、動作温度の変化などのため、許容可能な動作マ
ージンが、論理「１」レベルおよび論理「０」レベルの
両方から取去られる。
【０００６】
【発明の概要】この発明のＤＲＡＭメモリアレイ用のプ
リチャージおよび基準電圧手法によれば、さらなる２列
の基準セルがアレイに追加される。これら同一のセルを
用いて、基準ビット線用基準電圧を生成することが可能
である。
リチャージおよび基準電圧手法によれば、さらなる２列
の基準セルがアレイに追加される。これら同一のセルを
用いて、基準ビット線用基準電圧を生成することが可能
である。
【０００７】基準セルは実メモリセルと同一であるた
め、１／２ＶＣＣレベル（または論理レベル「０」と
「１」との中間レベル）が基準セルに記憶される必要が
ある。アレイがプリチャージサイクルを開始すると、正
規のワード線（ＷＬ）信号とラッチＰチャネルバー（Ｌ
ＰＢ）信号とが両方とも「オフ」になる。この時点で、
ＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬ
および／ＢＬ）をともに効果的に短絡させる。これら２
つの線は電荷を分け合って充電されて中間レベル
（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／
２）を作り出し、それは、基準セルワード線（ＸＥ（Ｘ
偶数）またはＸＯ（Ｘ奇数））が依然として「ハイ」で
あるため、基準セルに再記憶される。この電圧が基準セ
ルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビ
ット線は接地レベルに十分プリチャージされる。次の活
性サイクルが開始する際、ＷＬと復号されたＸＥまたは
ＸＯ基準セルワード線との両方が「ハイ」となり、適切
な信号を生成する。ＸＥおよびＸＯは、最下位ビット
（ＬＳＢ）のロウアドレスとともに復号されてもよい。
め、１／２ＶＣＣレベル（または論理レベル「０」と
「１」との中間レベル）が基準セルに記憶される必要が
ある。アレイがプリチャージサイクルを開始すると、正
規のワード線（ＷＬ）信号とラッチＰチャネルバー（Ｌ
ＰＢ）信号とが両方とも「オフ」になる。この時点で、
ＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬ
および／ＢＬ）をともに効果的に短絡させる。これら２
つの線は電荷を分け合って充電されて中間レベル
（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／
２）を作り出し、それは、基準セルワード線（ＸＥ（Ｘ
偶数）またはＸＯ（Ｘ奇数））が依然として「ハイ」で
あるため、基準セルに再記憶される。この電圧が基準セ
ルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビ
ット線は接地レベルに十分プリチャージされる。次の活
性サイクルが開始する際、ＷＬと復号されたＸＥまたは
ＸＯ基準セルワード線との両方が「ハイ」となり、適切
な信号を生成する。ＸＥおよびＸＯは、最下位ビット
（ＬＳＢ）のロウアドレスとともに復号されてもよい。
【０００８】ここに開示された例示的な実施例では、Ｖ
ＳＳまたは論理レベル「０」でビット線をプリチャージ
するセンスアンプが示されており、ラッチＰチャネル
（ＬＰ）ノードとラッチＰチャネルバー（ＬＰＢ）ノー
ドのみが必要とされている。ラッチＮチャネル（ＬＮ）
ノードは接地レベルに短絡される。しかし、この発明の
手法は、同様に機能するＶＣＣでプリチャージされたビ
ット線にも適用可能であり、その場合、ＳＨ２信号が今
度はビット線を「ハイ」（またはＶＣＣ）に短絡させる
よう動作し、ＬＰノードがＶＣＣに結合され、ラッチＮ
チャネルバー（ＬＮＢ）ノードが活性感知クロック信号
となっている。
ＳＳまたは論理レベル「０」でビット線をプリチャージ
するセンスアンプが示されており、ラッチＰチャネル
（ＬＰ）ノードとラッチＰチャネルバー（ＬＰＢ）ノー
ドのみが必要とされている。ラッチＮチャネル（ＬＮ）
ノードは接地レベルに短絡される。しかし、この発明の
手法は、同様に機能するＶＣＣでプリチャージされたビ
ット線にも適用可能であり、その場合、ＳＨ２信号が今
度はビット線を「ハイ」（またはＶＣＣ）に短絡させる
よう動作し、ＬＰノードがＶＣＣに結合され、ラッチＮ
チャネルバー（ＬＮＢ）ノードが活性感知クロック信号
となっている。
【０００９】なお、ビット線のうちの一方に接続された
基準セルの追加容量のため、ビット線ＢＬおよび／ＢＬ
は正確にＶＣＣ／２で平衡状態を保たない。動作におい
ては、それらはその代わりに、従来のＤＲＡＭ再記憶動
作中に基準セルに以前に書込まれたデータに依存して、
この値より若干高め、あるいは低めで平衡に達する。し
かし、大型ＤＲＡＭサブアレイによくあるように、ビッ
ト線が比較的長い場合には、この影響は小さい。
基準セルの追加容量のため、ビット線ＢＬおよび／ＢＬ
は正確にＶＣＣ／２で平衡状態を保たない。動作におい
ては、それらはその代わりに、従来のＤＲＡＭ再記憶動
作中に基準セルに以前に書込まれたデータに依存して、
この値より若干高め、あるいは低めで平衡に達する。し
かし、大型ＤＲＡＭサブアレイによくあるように、ビッ
ト線が比較的長い場合には、この影響は小さい。
【００１０】特にここに開示されているのは、ダイナミ
ックランダムアクセスメモリアレイを組込んだ集積回路
装置である。この装置は、少なくとも１つのセンスアン
プと、センスアンプに結合された相補型ビット線対と、
相補型ビット線対の各々に結合された複数のメモリセル
と、ビット線対の各々に結合された少なくとも１つの基
準セルとを含み、基準セルは、ビット線対の各々の間の
平衡のとれた電圧差に実質的に等しい基準電圧レベルを
記憶する。ワード線がメモリセルの各々にそれぞれ結合
され、メモリセルのうちの対応する１つのメモリセルの
内容を相補型ビット線対のうちの１つの上に選択的に読
出し、基準セルワード線が基準セルの各々に結合され、
平衡のとれた電圧レベルを基準セルのうちの関連する１
つに選択的に記憶させる。
ックランダムアクセスメモリアレイを組込んだ集積回路
装置である。この装置は、少なくとも１つのセンスアン
プと、センスアンプに結合された相補型ビット線対と、
相補型ビット線対の各々に結合された複数のメモリセル
と、ビット線対の各々に結合された少なくとも１つの基
準セルとを含み、基準セルは、ビット線対の各々の間の
平衡のとれた電圧差に実質的に等しい基準電圧レベルを
記憶する。ワード線がメモリセルの各々にそれぞれ結合
され、メモリセルのうちの対応する１つのメモリセルの
内容を相補型ビット線対のうちの１つの上に選択的に読
出し、基準セルワード線が基準セルの各々に結合され、
平衡のとれた電圧レベルを基準セルのうちの関連する１
つに選択的に記憶させる。
【００１１】ここにはまた、相補型ビット線対の各々に
関連する複数のメモリセルを含むダイナミックランダム
アクセスメモリアレイ用センスアンプも開示されてい
る。センスアンプは、ビット線の各々におけるそれぞれ
の電圧レベルをラッチするための、相補型ビット線対を
結合するラッチと、相補型ビット線同士を選択的に結合
し、平衡のとれた電圧レベルを成立させるための第１の
スイッチング素子と、相補型ビット線対の各々に結合さ
れ、平衡のとれた電圧レベルを記憶するための少なくと
も１つの基準セルと、前記相補型ビット線対のうちの１
つにそれぞれ結合され、ビット線対を共通電圧源へ結合
させるための第２および第３のスイッチング素子とを含
む。
関連する複数のメモリセルを含むダイナミックランダム
アクセスメモリアレイ用センスアンプも開示されてい
る。センスアンプは、ビット線の各々におけるそれぞれ
の電圧レベルをラッチするための、相補型ビット線対を
結合するラッチと、相補型ビット線同士を選択的に結合
し、平衡のとれた電圧レベルを成立させるための第１の
スイッチング素子と、相補型ビット線対の各々に結合さ
れ、平衡のとれた電圧レベルを記憶するための少なくと
も１つの基準セルと、前記相補型ビット線対のうちの１
つにそれぞれ結合され、ビット線対を共通電圧源へ結合
させるための第２および第３のスイッチング素子とを含
む。
【００１２】さらにここには、少なくとも１つのセンス
アンプを組込んだダイナミックランダムアクセスメモリ
アレイ用ビット線プリチャージ手法も開示されており、
センスアンプは、相補型ビット線対に結合されており、
相補型ビット線の各々は、複数のメモリセルと少なくと
も１つの基準セルとに結合されている。この手法は、メ
モリセルのうちの少なくとも１つに結合されたワード線
信号をデアサートするステップと、相補型ビット線同士
を結合し、平衡のとれた電圧レベルを提供するステップ
と、平衡のとれた電圧レベルを基準セルに記憶させるス
テップと、相補型ビット線を共通電圧レベルに結合させ
るステップとを含む。
アンプを組込んだダイナミックランダムアクセスメモリ
アレイ用ビット線プリチャージ手法も開示されており、
センスアンプは、相補型ビット線対に結合されており、
相補型ビット線の各々は、複数のメモリセルと少なくと
も１つの基準セルとに結合されている。この手法は、メ
モリセルのうちの少なくとも１つに結合されたワード線
信号をデアサートするステップと、相補型ビット線同士
を結合し、平衡のとれた電圧レベルを提供するステップ
と、平衡のとれた電圧レベルを基準セルに記憶させるス
テップと、相補型ビット線を共通電圧レベルに結合させ
るステップとを含む。
【００１３】以下の好ましい実施例の説明を添付図面と
ともに参照することにより、この発明の前述およびその
他の特徴ならびに目的と、それらを達成する方法とがよ
り明らかになり、この発明自体が最もよく理解されるで
あろう。
ともに参照することにより、この発明の前述およびその
他の特徴ならびに目的と、それらを達成する方法とがよ
り明らかになり、この発明自体が最もよく理解されるで
あろう。
【００１４】
【代表的な実施例の説明】図１を参照すると、ＤＲＡＭ
アレイ１０の一部が図示されている。メモリアレイ１０
は１対のセンスアンプ１２0および１２1を含み、その各
々は、数々の従来の１トランジスタ／１キャパシタ（１
Ｔ／１Ｃ）メモリセルが結合されている、平行な相補型
ビット線対ＢＬおよびＢＬＢに結合されている。図示さ
れているように、メモリセル１４0、１４1、１４2およ
び１４3は、センスアンプ１２0に結合されたＢＬＢおよ
びＢＬビット線に交互に結合されており、メモリセル１
６0、１６1、１６2および１６3は、センスアンプ１２1
に結合されたビット線に結合されている。メモリセル１
４0および１６0は、ワード線「ＷＬ０」が活性化される
とアクセスされ、メモリセル１４1および１６1は、ワー
ド線「ＷＬ１」が活性化されるとアクセスされ、メモリ
セル１４2および１６2は、ワード線「ＷＬ２」が活性化
されるとアクセスされ、メモリセル１４3および１６
3は、ワード線「ＷＬ３」が活性化されるとアクセスさ
れる。
アレイ１０の一部が図示されている。メモリアレイ１０
は１対のセンスアンプ１２0および１２1を含み、その各
々は、数々の従来の１トランジスタ／１キャパシタ（１
Ｔ／１Ｃ）メモリセルが結合されている、平行な相補型
ビット線対ＢＬおよびＢＬＢに結合されている。図示さ
れているように、メモリセル１４0、１４1、１４2およ
び１４3は、センスアンプ１２0に結合されたＢＬＢおよ
びＢＬビット線に交互に結合されており、メモリセル１
６0、１６1、１６2および１６3は、センスアンプ１２1
に結合されたビット線に結合されている。メモリセル１
４0および１６0は、ワード線「ＷＬ０」が活性化される
とアクセスされ、メモリセル１４1および１６1は、ワー
ド線「ＷＬ１」が活性化されるとアクセスされ、メモリ
セル１４2および１６2は、ワード線「ＷＬ２」が活性化
されるとアクセスされ、メモリセル１４3および１６
3は、ワード線「ＷＬ３」が活性化されるとアクセスさ
れる。
【００１５】ここに開示されたこの発明の手法によれ
ば、さらなる２列の基準セル２０がメモリアレイ１０に
含まれ、基準セル２２Eはセンスアンプ１２0のビット線
ＢＬに結合され、基準セル２２Oはセンスアンプ１２0の
ビット線ＢＬＢに結合され、一方、基準セル２４Eはセ
ンスアンプ１２1のビット線ＢＬに結合され、基準セル
２４Oはセンスアンプ１２1のビット線ＢＬＢに結合され
ている。ＸＯ（Ｘ奇数）線は基準セル２２0および２４0
にアクセスし、一方ＸＥ（Ｘ偶数）線は基準セル２２1
および２４1にアクセスする。
ば、さらなる２列の基準セル２０がメモリアレイ１０に
含まれ、基準セル２２Eはセンスアンプ１２0のビット線
ＢＬに結合され、基準セル２２Oはセンスアンプ１２0の
ビット線ＢＬＢに結合され、一方、基準セル２４Eはセ
ンスアンプ１２1のビット線ＢＬに結合され、基準セル
２４Oはセンスアンプ１２1のビット線ＢＬＢに結合され
ている。ＸＯ（Ｘ奇数）線は基準セル２２0および２４0
にアクセスし、一方ＸＥ（Ｘ偶数）線は基準セル２２1
および２４1にアクセスする。
【００１６】さらに図２を参照すると、簡略化された信
号タイミング図が示されており、これは、ＶＳＳレベル
へのビット線プリチャージ実施の代表例において、論理
レベル「０」と論理レベル「１」との中間値に等しい値
を、前述の図の基準セル２２、２４に記憶させることを
図示している。
号タイミング図が示されており、これは、ＶＳＳレベル
へのビット線プリチャージ実施の代表例において、論理
レベル「０」と論理レベル「１」との中間値に等しい値
を、前述の図の基準セル２２、２４に記憶させることを
図示している。
【００１７】図示されているように、メモリアレイ１０
の「活性」サイクル中（時間ｔ0）、ワード線（ＷＬ）
と基準セルワード線（ＸＯおよびＸＥ）とがアサートさ
れる。その後（時間ｔ1）、相補型ビット線ＢＬおよび
ＢＬＢが接地（ＶＳＳ）レベルから上昇し始める。ＷＬ
およびＸＯ／ＸＥワード線は次に、昇圧された電圧レベ
ルであるＶＰＰに達し（時間ｔ2）、これは実質的にＶ
ＣＣ＊２である。ＬＰＢ信号が次にデアサートされ（時
間ｔ3）、ＢＬおよびＢＬＢビット線は安定した差動電
圧レベルとなる。ＬＰＢは次に論理レベル「０」となり
（時間ｔ4）、ＢＬおよびＢＬＢ線はさらに分かれ始め
（時間ｔ5）、ＶＣＣおよびＶＳＳのレベルになる（時
間ｔ6）。
の「活性」サイクル中（時間ｔ0）、ワード線（ＷＬ）
と基準セルワード線（ＸＯおよびＸＥ）とがアサートさ
れる。その後（時間ｔ1）、相補型ビット線ＢＬおよび
ＢＬＢが接地（ＶＳＳ）レベルから上昇し始める。ＷＬ
およびＸＯ／ＸＥワード線は次に、昇圧された電圧レベ
ルであるＶＰＰに達し（時間ｔ2）、これは実質的にＶ
ＣＣ＊２である。ＬＰＢ信号が次にデアサートされ（時
間ｔ3）、ＢＬおよびＢＬＢビット線は安定した差動電
圧レベルとなる。ＬＰＢは次に論理レベル「０」となり
（時間ｔ4）、ＢＬおよびＢＬＢ線はさらに分かれ始め
（時間ｔ5）、ＶＣＣおよびＶＳＳのレベルになる（時
間ｔ6）。
【００１８】「プリチャージ」サイクル中、ＷＬはＶＰ
Ｐのレベル（時間ｔ7）からＶＳＳのレベル（時間t8）
へと引き下げられ、ほぼ同時に、ＬＰＢが論理レベル
「０」状態からＶＣＣへと引き上げられる（時間
ｔ9）。ＳＨ１がアサートされ（時間ｔ10）、ＶＣＣま
で上昇し（時間ｔ11）、ビット線ＢＬおよびＢＬＢが平
衡状態となって、ともにＶＣＣ／２レベルに到達する
（時間ｔ12）。ＸＯおよびＸＥワード線はデアサートさ
れ（時間ｔ13）、次にＳＨ２がアサートされて（時間ｔ
14）、ＶＣＣのレベルに到達する（時間ｔ15）。その
間、ＸＯおよびＸＥワード線は再びＶＳＳのレベルにあ
る。ＳＨ２信号のアサートにより、ＢＬおよびＢＬＢビ
ット線はともにＶＳＳのレベルに引き下げられる（時間
ｔ16）。同じく示されているように、読出／書込サイク
ルが「活性」サイクル中に起こる場合、コラム「読出」
（ＹＲ）信号および／またはコラム「書込」（ＹＷ）信
号も示される。
Ｐのレベル（時間ｔ7）からＶＳＳのレベル（時間t8）
へと引き下げられ、ほぼ同時に、ＬＰＢが論理レベル
「０」状態からＶＣＣへと引き上げられる（時間
ｔ9）。ＳＨ１がアサートされ（時間ｔ10）、ＶＣＣま
で上昇し（時間ｔ11）、ビット線ＢＬおよびＢＬＢが平
衡状態となって、ともにＶＣＣ／２レベルに到達する
（時間ｔ12）。ＸＯおよびＸＥワード線はデアサートさ
れ（時間ｔ13）、次にＳＨ２がアサートされて（時間ｔ
14）、ＶＣＣのレベルに到達する（時間ｔ15）。その
間、ＸＯおよびＸＥワード線は再びＶＳＳのレベルにあ
る。ＳＨ２信号のアサートにより、ＢＬおよびＢＬＢビ
ット線はともにＶＳＳのレベルに引き下げられる（時間
ｔ16）。同じく示されているように、読出／書込サイク
ルが「活性」サイクル中に起こる場合、コラム「読出」
（ＹＲ）信号および／またはコラム「書込」（ＹＷ）信
号も示される。
【００１９】さらに図３を参照すると、前述の図のタイ
ミング図に従ってこの発明の手法を実施するための、可
能なセンスアンプ３００の設計の詳細概略図が示されて
いる。図示されたセンスアンプ３００は、ＶＳＳレベル
へのビット線プリチャージ実施用の特定の代表的実施で
あり、この発明の開示に従って、ＶＣＣレベルへのビッ
ト線プリチャージ実施が代わりに採用されてもよいとい
うことに注目すべきである。
ミング図に従ってこの発明の手法を実施するための、可
能なセンスアンプ３００の設計の詳細概略図が示されて
いる。図示されたセンスアンプ３００は、ＶＳＳレベル
へのビット線プリチャージ実施用の特定の代表的実施で
あり、この発明の開示に従って、ＶＣＣレベルへのビッ
ト線プリチャージ実施が代わりに採用されてもよいとい
うことに注目すべきである。
【００２０】センスアンプ３００は、直列接続されたＰ
チャネルトランジスタ３０２およびＮチャネルトランジ
スタ３０４が、Ｐチャネルトランジスタ３０６およびＮ
チャネルトランジスタ３０８とともに、ＶＳＳと「ラッ
チＰチャネル」（ＬＰ）ノード３１６との間に接続され
て含まれる交差結合されたインバータからなるラッチを
含む。直列接続されたトランジスタ３０６および３０８
を含むインバータの出力はラッチノード（ＬＡＴ）３１
０に結合され、直列接続されたトランジスタ３０２およ
び３０４を含むインバータの出力は相補性ラッチノード
（ＬＡＴＢ）３１２に結合される。Ｐチャネルトランジ
スタ３１４は、配線３１８上の「ラッチＰチャネルバ
ー」（ＬＰＢ）信号に応答して、供給電圧ＶＣＣをＬＰ
ノード３１６に結合させる。
チャネルトランジスタ３０２およびＮチャネルトランジ
スタ３０４が、Ｐチャネルトランジスタ３０６およびＮ
チャネルトランジスタ３０８とともに、ＶＳＳと「ラッ
チＰチャネル」（ＬＰ）ノード３１６との間に接続され
て含まれる交差結合されたインバータからなるラッチを
含む。直列接続されたトランジスタ３０６および３０８
を含むインバータの出力はラッチノード（ＬＡＴ）３１
０に結合され、直列接続されたトランジスタ３０２およ
び３０４を含むインバータの出力は相補性ラッチノード
（ＬＡＴＢ）３１２に結合される。Ｐチャネルトランジ
スタ３１４は、配線３１８上の「ラッチＰチャネルバ
ー」（ＬＰＢ）信号に応答して、供給電圧ＶＣＣをＬＰ
ノード３１６に結合させる。
【００２１】１対の直列接続されたＮチャネルトランジ
スタ３２０および３２２が、データ「読出」ラッチ（Ｄ
ＲＬ）ノード３２８と回路接地（ＶＳＳ）との間に結合
され、もう１対の直列接続されたＮチャネルトランジス
タ３２４および３２６が、相補性データ「読出」ラッチ
バー（ＤＲＬＢ）ノード３３０と回路接地との間に結合
される。トランジスタ３２２および３２６のゲートはそ
れぞれ、ＬＡＴＢノード３１２およびＬＡＴノード３１
０に結合され、トランジスタ３２０および３２４のゲー
トは互いに結合されて、配線３４０上のコラム「読出」
（ＹＲ）信号を受ける。
スタ３２０および３２２が、データ「読出」ラッチ（Ｄ
ＲＬ）ノード３２８と回路接地（ＶＳＳ）との間に結合
され、もう１対の直列接続されたＮチャネルトランジス
タ３２４および３２６が、相補性データ「読出」ラッチ
バー（ＤＲＬＢ）ノード３３０と回路接地との間に結合
される。トランジスタ３２２および３２６のゲートはそ
れぞれ、ＬＡＴＢノード３１２およびＬＡＴノード３１
０に結合され、トランジスタ３２０および３２４のゲー
トは互いに結合されて、配線３４０上のコラム「読出」
（ＹＲ）信号を受ける。
【００２２】配線３４２上のコラム「書込」信号（Ｙ
Ｗ）がＮチャネルトランジスタ３３２および３３６のゲ
ートに加えられるのに応答して、Ｎチャネルトランジス
タ３３２は、配線３３４上のデータ「書込」ラッチバー
（ＤＷＬＢ）信号をＬＡＴＢノード３１２に結合させ、
対応するＮチャネルトランジスタ３３６は、配線３３８
上のデータ「書込」ラッチ（ＤＷＬ）信号をＬＡＴノー
ド３１０に結合させる。Ｎチャネルトランジスタ３４４
が、ＬＡＴノード３１０およびＬＡＴＢノード３１２の
間に接続され、それらはそれぞれビット線ＢＬおよびＢ
ＬＢに直接接続されている。したがって、ビット線ＢＬ
およびＢＬＢは、配線３４６上のトランジスタ３４４の
ゲートに加えられたＳＨ１信号がアサートされると、互
いに結合される。配線３５２上のさらなるＮチャネルト
ランジスタ３４８および３５０のゲートターミナルに加
えられたＳＨ２信号のアサートに応答して、さらなるＮ
チャネルトランジスタ３４８はＢＬ線３１０を回路接地
に結合させ、対応するＮチャネルトランジスタ３５０は
ＢＬＢ線３１２を回路接地に結合させる。
Ｗ）がＮチャネルトランジスタ３３２および３３６のゲ
ートに加えられるのに応答して、Ｎチャネルトランジス
タ３３２は、配線３３４上のデータ「書込」ラッチバー
（ＤＷＬＢ）信号をＬＡＴＢノード３１２に結合させ、
対応するＮチャネルトランジスタ３３６は、配線３３８
上のデータ「書込」ラッチ（ＤＷＬ）信号をＬＡＴノー
ド３１０に結合させる。Ｎチャネルトランジスタ３４４
が、ＬＡＴノード３１０およびＬＡＴＢノード３１２の
間に接続され、それらはそれぞれビット線ＢＬおよびＢ
ＬＢに直接接続されている。したがって、ビット線ＢＬ
およびＢＬＢは、配線３４６上のトランジスタ３４４の
ゲートに加えられたＳＨ１信号がアサートされると、互
いに結合される。配線３５２上のさらなるＮチャネルト
ランジスタ３４８および３５０のゲートターミナルに加
えられたＳＨ２信号のアサートに応答して、さらなるＮ
チャネルトランジスタ３４８はＢＬ線３１０を回路接地
に結合させ、対応するＮチャネルトランジスタ３５０は
ＢＬＢ線３１２を回路接地に結合させる。
【００２３】この発明の手法によれば、さらなる２列の
基準セル２２および２４（図１）がメモリアレイ１０に
追加され、基準ビット線用基準電圧を生成するために用
いられる。基準セル２２、２４は実メモリセル１４、１
６と同一であるため、ＶＣＣ／２レベル（または論理レ
ベル「０」と「１」との中間レベル）が基準セル２２、
２４に記憶される。アレイ１０がプリチャージサイクル
を開始すると、正規のワード線（ＷＬ）信号と配線３１
８上のラッチＰチャネルバー（ＬＰＢ）信号とが両方と
も「オフ」になる。この時点で、配線３４６上のＳＨ１
信号は「ハイ」になり、相補型ビット線対（ＢＬおよび
／ＢＬ）３１０、３１２同士を効果的に短絡させる。こ
れら２つの線は電荷を分け合って充電されて中間レベル
（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／
２）を作り出し、それは、基準セルワード線（ＸＥまた
はＸＯ）が依然として「ハイ」であるため、基準セル２
２、２４（図１）に再記憶される。この電圧が基準セル
に再記憶された後、配線３５２上のＳＨ２信号が「ハ
イ」となり、ビット線３１０、３１２は接地レベルに十
分プリチャージされる。次の活性サイクルが開始する
際、ＷＬと復号されたＸＥまたはＸＯ基準セルワード線
との両方が「ハイ」となり、適切な信号を生成する。
（ＸＥまたはＸＯはＸ偶数またはＸ奇数であり、最下位
ビット（ＬＳＢ）のロウアドレスとともに復号され
る。）図示されたこの発明の特定の実施例では、ＶＳＳ
または論理レベル「０」でビット線をプリチャージする
センスアンプ３００が図示されているため、ラッチＰチ
ャネル（ＬＰ）ノード３１６とラッチＰチャネルバー
（ＬＰＢ）ノード３１８のみが必要とされ、トランジス
タ３０４と３０８との間のラッチＮチャネル（ＬＮ）ノ
ードは接地レベルに短絡される。しかし、この発明の手
法は、同様に機能するＶＣＣでプリチャージされたビッ
ト線にも適用可能であり、その場合、配線３５２上のＳ
Ｈ２信号が今度はビット線を「ハイ」に短絡させるよう
動作し、ＬＰノード３１６がＶＣＣに結合され、ラッチ
Ｎチャネルバー（ＬＮＢ）ノード（トランジスタ３０４
および３０８の共通接続されたターミナルを回路接地へ
選択的に結合させる（図示されない）さらなるＮチャネ
ルトランジスタのゲートターミナルを含む）が活性感知
クロック信号となっている。
基準セル２２および２４（図１）がメモリアレイ１０に
追加され、基準ビット線用基準電圧を生成するために用
いられる。基準セル２２、２４は実メモリセル１４、１
６と同一であるため、ＶＣＣ／２レベル（または論理レ
ベル「０」と「１」との中間レベル）が基準セル２２、
２４に記憶される。アレイ１０がプリチャージサイクル
を開始すると、正規のワード線（ＷＬ）信号と配線３１
８上のラッチＰチャネルバー（ＬＰＢ）信号とが両方と
も「オフ」になる。この時点で、配線３４６上のＳＨ１
信号は「ハイ」になり、相補型ビット線対（ＢＬおよび
／ＢＬ）３１０、３１２同士を効果的に短絡させる。こ
れら２つの線は電荷を分け合って充電されて中間レベル
（「１」＝ＶＣＣかつ「０」＝ＶＳＳの場合、ＶＣＣ／
２）を作り出し、それは、基準セルワード線（ＸＥまた
はＸＯ）が依然として「ハイ」であるため、基準セル２
２、２４（図１）に再記憶される。この電圧が基準セル
に再記憶された後、配線３５２上のＳＨ２信号が「ハ
イ」となり、ビット線３１０、３１２は接地レベルに十
分プリチャージされる。次の活性サイクルが開始する
際、ＷＬと復号されたＸＥまたはＸＯ基準セルワード線
との両方が「ハイ」となり、適切な信号を生成する。
（ＸＥまたはＸＯはＸ偶数またはＸ奇数であり、最下位
ビット（ＬＳＢ）のロウアドレスとともに復号され
る。）図示されたこの発明の特定の実施例では、ＶＳＳ
または論理レベル「０」でビット線をプリチャージする
センスアンプ３００が図示されているため、ラッチＰチ
ャネル（ＬＰ）ノード３１６とラッチＰチャネルバー
（ＬＰＢ）ノード３１８のみが必要とされ、トランジス
タ３０４と３０８との間のラッチＮチャネル（ＬＮ）ノ
ードは接地レベルに短絡される。しかし、この発明の手
法は、同様に機能するＶＣＣでプリチャージされたビッ
ト線にも適用可能であり、その場合、配線３５２上のＳ
Ｈ２信号が今度はビット線を「ハイ」に短絡させるよう
動作し、ＬＰノード３１６がＶＣＣに結合され、ラッチ
Ｎチャネルバー（ＬＮＢ）ノード（トランジスタ３０４
および３０８の共通接続されたターミナルを回路接地へ
選択的に結合させる（図示されない）さらなるＮチャネ
ルトランジスタのゲートターミナルを含む）が活性感知
クロック信号となっている。
【００２４】なお、ビット線のうちの一方に接続された
基準セル２２、２４の追加容量のため、ビット線ＢＬお
よび／ＢＬは正確にＶＣＣ／２で平衡状態を保たない。
動作においては、それらはその代わりに、従来のＤＲＡ
Ｍ再記憶動作中に基準セルに以前に書込まれたデータに
依存して、この値より若干高め、あるいは低めで平衡に
達する。しかし、大型ＤＲＡＭサブアレイによくあるよ
うに、ビット線が比較的長い場合には、この影響は小さ
い。
基準セル２２、２４の追加容量のため、ビット線ＢＬお
よび／ＢＬは正確にＶＣＣ／２で平衡状態を保たない。
動作においては、それらはその代わりに、従来のＤＲＡ
Ｍ再記憶動作中に基準セルに以前に書込まれたデータに
依存して、この値より若干高め、あるいは低めで平衡に
達する。しかし、大型ＤＲＡＭサブアレイによくあるよ
うに、ビット線が比較的長い場合には、この影響は小さ
い。
【００２５】特定の構成およびＣＭＯＳ実現に関連した
この発明の原理が上に記載されたが、前述の説明は例を
挙げるためのみになされたものであって、この発明の範
囲に対する限定としてなされてはいないことが、はっき
りと理解されるべきである。特に、前述の開示の教示
が、当該技術分野の熟練者にその他の変更を示唆するで
あろうということが認識される。そのような変更は、既
に周知であって既にここに述べた特徴の代わりにまたは
特徴に加えて用いられるかもしれないその他の特徴を伴
ってもよい。特徴の特定の組合せに対して特許請求の範
囲がこの明細書に策定されているが、ここに開示の範囲
は、明示的または暗示的に開示されたいかなる新規の特
徴もしくはいかなる新規の特徴の組合せ、または当該技
術分野の熟練者には明確な、そのいかなる一般化もしく
は変更をも含み、これは、そのようなことがいずれかの
請求項に目下記載されているものと同じ発明に関連する
しないにかかわらず、それが、この発明の直面するもの
と同じ技術的問題のいくつかまたはすべてを緩和するし
ないにかかわらず、当てはまることが理解されるべきで
ある。出願人はここに、この出願またはそこから派生す
るあらゆるさらなる出願の出願手続中に、そのような特
徴および／またはそのような特徴の組合せに対し、新し
い請求項を策定する権利を保有する。
この発明の原理が上に記載されたが、前述の説明は例を
挙げるためのみになされたものであって、この発明の範
囲に対する限定としてなされてはいないことが、はっき
りと理解されるべきである。特に、前述の開示の教示
が、当該技術分野の熟練者にその他の変更を示唆するで
あろうということが認識される。そのような変更は、既
に周知であって既にここに述べた特徴の代わりにまたは
特徴に加えて用いられるかもしれないその他の特徴を伴
ってもよい。特徴の特定の組合せに対して特許請求の範
囲がこの明細書に策定されているが、ここに開示の範囲
は、明示的または暗示的に開示されたいかなる新規の特
徴もしくはいかなる新規の特徴の組合せ、または当該技
術分野の熟練者には明確な、そのいかなる一般化もしく
は変更をも含み、これは、そのようなことがいずれかの
請求項に目下記載されているものと同じ発明に関連する
しないにかかわらず、それが、この発明の直面するもの
と同じ技術的問題のいくつかまたはすべてを緩和するし
ないにかかわらず、当てはまることが理解されるべきで
ある。出願人はここに、この出願またはそこから派生す
るあらゆるさらなる出願の出願手続中に、そのような特
徴および／またはそのような特徴の組合せに対し、新し
い請求項を策定する権利を保有する。
【図１】 相補型ビット線対ＢＬおよび／ＢＬの間に結
合され、別個のＸＯ（Ｘ奇数）ワード線およびＸＥ（Ｘ
偶数）ワード線によりアクセスされる、さらなる２列の
基準セルを組込んだＤＲＡＭアレイの一部を示す図であ
る。
合され、別個のＸＯ（Ｘ奇数）ワード線およびＸＥ（Ｘ
偶数）ワード線によりアクセスされる、さらなる２列の
基準セルを組込んだＤＲＡＭアレイの一部を示す図であ
る。
【図２】 ＶＳＳレベルへのビット線プリチャージ実施
の代表例において、論理レベル「０」と論理レベル
「１」との中間値に等しい値を、前述の図の基準セルに
記憶させることを図示する、簡略化された信号タイミン
グ図である。
の代表例において、論理レベル「０」と論理レベル
「１」との中間値に等しい値を、前述の図の基準セルに
記憶させることを図示する、簡略化された信号タイミン
グ図である。
【図３】 前述の図のタイミング図に従ってこの発明の
手法を実施するための可能なセンスアンプの設計の詳細
概略図である。
手法を実施するための可能なセンスアンプの設計の詳細
概略図である。
１０ ＤＲＡＭアレイ、１２ センスアンプ、１４ メ
モリセル、１６ メモリセル、２０ 基準セル、２２
基準セル、２４ 基準セル。
モリセル、１６ メモリセル、２０ 基準セル、２２
基準セル、２４ 基準セル。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マイケル・シィ・パリス
アメリカ合衆国、80906 コロラド州、コ
ロラド・スプリングス、ダルトリー・レー
ン、5715
Ｆターム(参考） 5M024 AA37 BB14 BB15 BB35 CC18
CC22 CC62 CC63 CC72 PP01
PP03 PP07
Claims (31)
- 【請求項１】 相補型ビット線対に結合された少なくと
も１つのセンスアンプを組込んだダイナミックランダム
アクセスメモリアレイ用ビット線プリチャージ手法であ
って、 前記相補型ビット線対の各々は、複数のメモリセルと少
なくとも１つの基準セルとに結合されており、 前記手法は、 前記メモリセルのうちの少なくとも１つに結合されたワ
ード線信号をデアサートするステップと、 前記相補型ビット線同士を結合し、平衡のとれた電圧レ
ベルを提供するステップと、 前記平衡のとれた電圧レベルを前記少なくとも１つの基
準セルに記憶させるステップと、 前記相補型ビット線を共通電圧レベルに結合させるステ
ップとを含む、ＤＲＡＭアレイ用ビット線プリチャージ
手法。 - 【請求項２】 前記相補型ビット線同士を結合する前記
ステップの前に、前記センスアンプをラッチするステッ
プをさらに含む、請求項１に記載の手法。 - 【請求項３】 前記平衡のとれた電圧レベルは、実質的
に前記メモリアレイ用供給電圧レベルの１／２である、
請求項１に記載の手法。 - 【請求項４】 前記共通電圧レベルは実質的に０ボルト
である、請求項１に記載の手法。 - 【請求項５】 前記共通電圧レベルは、実質的に前記メ
モリアレイ用供給電圧レベルである、請求項１に記載の
手法。 - 【請求項６】 前記ワード線信号をアサートするステッ
プと、 前記相補型ビット線に結合された前記少なくとも１つの
基準セルにそれぞれ結合された第１および第２の基準セ
ルワード線信号をさらにアサートするステップとをさら
に含む、請求項１に記載の手法。 - 【請求項７】 前記相補型ビット線を共通電圧レベルに
結合させる前記ステップの前に、前記第１および第２の
基準セルワード線信号をデアサートするステップをさら
に含む、請求項６に記載の手法。 - 【請求項８】 前記基準セルは、前記複数のメモリセル
の各々と実質的に同一である、請求項１に記載の手法。 - 【請求項９】 前記相補型ビット線のうちの第１のビッ
ト線は最初、実質的に前記メモリアレイ用供給電圧レベ
ルであり、前記相補型ビット線のうちの第２のビット線
は最初、実質的に０ボルトである、請求項１に記載の手
法。 - 【請求項１０】 相補型ビット線対の各々に関連する複
数のメモリセルを含むダイナミックランダムアクセスメ
モリアレイ用センスアンプであって、 前記相補型ビット線の各々におけるそれぞれの電圧レベ
ルをラッチするための、前記相補型ビット線対を結合す
るラッチと、 前記相補型ビット線同士を選択的に結合し、平衡のとれ
た電圧レベルを成立させるための第１のスイッチング素
子と、 前記相補型ビット線対の各々に結合され、前記平衡のと
れた電圧レベルを記憶するための少なくとも１つの基準
セルと、 前記相補型ビット線対のうちの１つにそれぞれ結合さ
れ、前記ビット線対を共通電圧源へ結合させるための第
２および第３のスイッチング素子とを含む、ＤＲＡＭア
レイ用センスアンプ。 - 【請求項１１】 前記ラッチは、ラッチＰチャネルノー
ドを有するＣＭＯＳラッチを含む、請求項１０に記載の
センスアンプ。 - 【請求項１２】 前記ラッチＰチャネルノードは第４の
スイッチング素子を介して供給電圧源に結合され、その
反対のＮチャネルノードは回路接地に結合されている、
請求項１１に記載のセンスアンプ。 - 【請求項１３】 前記共通電圧源は実質的に０ボルトの
電位にある、請求項１２に記載のセンスアンプ。 - 【請求項１４】 前記第４のスイッチング素子はＰチャ
ネルトランジスタである、請求項１３に記載のセンスア
ンプ。 - 【請求項１５】 前記ラッチは、ラッチＮチャネルノー
ドを有するＣＭＯＳラッチを含む、請求項１０に記載の
センスアンプ。 - 【請求項１６】 前記ラッチＮチャネルノードは第４の
スイッチング素子を介して回路接地に結合され、その反
対のＰチャネルノードは供給電圧線に結合されている、
請求項１５に記載のセンスアンプ。 - 【請求項１７】 前記共通電圧源は実質的に前記供給電
圧線の電位にある、請求項１６に記載のセンスアンプ。 - 【請求項１８】 前記第４のスイッチング素子はＮチャ
ネルトランジスタである、請求項１７に記載のセンスア
ンプ。 - 【請求項１９】 前記平衡のとれた電圧レベルは、前記
メモリアレイに供給される供給電圧レベルの実質的に１
／２である、請求項１０に記載のセンスアンプ。 - 【請求項２０】 ダイナミックランダムアクセスメモリ
アレイを組込んだ集積回路装置であって、 少なくとも１つのセンスアンプと、 前記センスアンプに結合された相補型ビット線対と、 前記相補型ビット線対の各々に結合された複数のメモリ
セルと、 前記相補型ビット線対の各々に結合された少なくとも１
つの基準セルとを含み、前記少なくとも１つの基準セル
は、前記相補型ビット線対の各々の間の平衡のとれた電
圧差に実質的に等しい基準電圧レベルを記憶するための
ものであり、前記集積回路装置はさらに、 前記複数のメモリセルの各々にそれぞれ結合され、前記
メモリセルのうちの対応する１つのメモリセルの内容を
前記相補型ビット線対のうちの１つに選択的に読出すた
めのワード線と、 前記相補型ビット線対の前記少なくとも１つの基準セル
の各々に結合された基準セルワード線とを含み、前記基
準セルワード線は、前記平衡のとれた電圧レベルを前記
少なくとも１つの基準セルのうちの関連する１つに選択
的に記憶させるためのものである、ＤＲＡＭアレイを組
込んだ集積回路装置。 - 【請求項２１】 前記平衡のとれた電圧レベルは、前記
集積回路装置の供給電圧レベルの実質的に１／２であ
る、請求項２０に記載の集積回路装置。 - 【請求項２２】 前記相補型ビット線は両方とも、実質
的に０ボルトのレベルにプリチャージされる、請求項２
１に記載の集積回路装置。 - 【請求項２３】 前記相補型ビット線は両方とも、実質
的に前記集積回路装置の供給電圧レベルのレベルにプリ
チャージされる、請求項２１に記載の集積回路装置。 - 【請求項２４】 前記センスアンプはＣＭＯＳラッチを
含む、請求項２０に記載の集積回路装置。 - 【請求項２５】 前記ＣＭＯＳラッチはラッチＰチャネ
ルノードを有する、請求項２４に記載の集積回路装置。 - 【請求項２６】 前記ラッチＰチャネルノードはスイッ
チング素子を介して供給電圧源に結合され、その反対の
Ｎチャネルノードは回路接地に結合されている、請求項
２５に記載の集積回路装置。 - 【請求項２７】 前記共通電圧源は実質的に０ボルトの
電位にある、請求項２６に記載の集積回路装置。 - 【請求項２８】 前記第１のスイッチング素子はＰチャ
ネルトランジスタである、請求項２７に記載の集積回路
装置。 - 【請求項２９】 前記ＣＭＯＳラッチはラッチＮチャネ
ルノードを有する、請求項２４に記載の集積回路装置。 - 【請求項３０】 前記ラッチＮチャネルノードはスイッ
チング素子を介して回路接地に結合され、その反対のＰ
チャネルノードは供給電圧線に結合されている、請求項
２９に記載の集積回路装置。 - 【請求項３１】 前記共通電圧源は実質的に前記供給電
圧線の電位にある、請求項３０に記載の集積回路装置。
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