JPS60115095A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、メモリ装置、詳しくは、ＭＯＳ型ダイナミ
ックメモリのセンスアンプに基準電圧を供給するだめの
ダミーセルに門するものである。

従来例の構成とその問題点 ＭＯＳ型ダイナミックメモリは、通常、ＭＯＳキャパシ
タとその電荷を制御するＭＯＳ）ランジスタとが一対で
設けられたメモリセルが用いられ、このメモリセルが、
フリップフロップ構成のセンスアンプの一対の入力線に
多数分枝接続されており、各入力線に対して、ダミーセ
ルにより基準電圧を発生させて、各メモリセルの電荷の
有無を区別する方式がとられている。

第１図は従来のＭＯＳ型ダイナミックメモリのセンス方
式を示す要部回路図であり、フリップフロップ構成のセ
ンスアンプ１ｏの両入力端１１゜１２に、各ビット線１
３．１４が接続され、その各ビット線には、それぞれ、
１つのダミーセル１５と多数（たとえば、６４にピノ）
ＲＡＭでは６４個）のメモリセル１６とが接続されてい
る。

メモリーセル１６は１個のキャパシタと１個のＭＯＳト
ランジスタとの縦続体でなり、各メモリセルからワード
線１７．１８が引き出されている。

まだ、ダミーセル１５は、１個のキャパシタと２個のＭ
ＯＳ）ランジスタとで構成され、それぞれに、ダミーワ
ード線１９．２０をそなえ、かつ、各ダミーセルには、
ダミー七ル用き込み信号入力線２１およびダミーセルみ
き込みデータ入力線２２が共通に設けられている。

第２図は、各ビット線１３．１４に接続されているメモ
リセルのうちの１つを選んだ場合の等価回路図である。

ビット線の静電容量を０８％　メモリセルのキャパシタ
の静電容量をＣＳ１ダミーセルのギＮ・バッタの静電容
量をＣ０とし、ワード線１７およびダミーワード線２ｏ
がハイレベルになる前のビット線のプリチャージ電位を
ＶＢ１、同じ時のメモリセルのキャパシタの電位をｖＳ
ｌ　ダミーセルのギャバイトの電位をＶＤとすると、ワ
ード線１７およびグミ−ワード線２０が十分にハイレベ
ル（ビット線のプリチャージ電位にメモリセルおよびダ
ミーセルの各ＭＯＳトランジスタのスレノンユホールド
電位を加えた値よりも電位が高い場合）になり、メモリ
セル・キャパシタとビット線、ダミーセル・キャパシタ
とビット線が、それぞれ等しい電位に達した時のヒツト
線電位ｖＢ３け、各ビット線ごとに、次式で表わされる
。

ところで、ダミーセルの構成には２通りがある。

第１は、メモリセルの半分の容量のキャパシタを持ち、
ダミーワード線２０がらセンスアンプ１゜の“′０”ル
ベルの電位を書き込む方法であり、第２は、メモリセル
と同−客数のキャパシタを持ち、センスアンプ１０の“
１”レベルと“Ｏ”レベルの中間の電位をダミーワード
線２０がらン１）き込む方法である。

ダミーセル構成が上記第１の場合、たとえば、６４にビ
ットＲＡＭでは、そのキャパシタの容量は、通常、Ｃ５
＝６ＯｆＦ、Ｃ５＝６ＯｆＦ　Ｃ，＝２５　ｆＦ程度で
あり、また、動作電圧も、ｖＢｌ−５ｖ１ｖｓ−５ｖ（
メモリセル“１１ルベル）、ｖ８＝□ｖ（メモリセル″
Ｏ”レベル）であり、この値でＶＢ２を、（１）、（２
）式により計算すると、ビット線１３ノＶＢ２　（Ｖｓ
　”＝　５　ｖ）５０−１−ｓｏ。

ヒツト線１３１１７）　ＶＢ２　（ＶＳ　＝Ｏｖ）ヒツ
ト線”　（７）　Ｖ＋ｒｚ　（ＶＤ　＝　０Ｖ）−５Ｘ
５００　＝ａ、ｒｅ２（ｖ） ２５＋５００ このように、ビット線１３の電位は、ダミーセルの接続
されたビット線１４の電位に対して、メモリセルか゛１
パレベルの場合に０．２３８Ｖ高くなり、メモリセルが
“０”レベルの場合に０．２１７■低くなる。そして、
センスアンプ１ｏはこの電位ｉ’＋を検出する。ここで
、メモリセルが°“１″の場合と“０″の場合とで電位
差を比較すると、上述のｆｉｌ算値のように、０″の場
合の方がわずかに小さい。もし電位ノ１を完全に等しく
しようとすると、ダミーセルのキャパシタの静電容量Ｃ
ゎをメモリセルのギャバイトの静電容量Ｃ５のＡよりも
若干小さくするという補正が必要である。このように、
ダミーセルは、メモリセルが“１″レベルと゛０°ルベ
ルとのほぼ中間の基準電圧をセンスアンプに与える役目
をしている。

ところで、メモリセルのキャパシタは゛１４導体基板上
に絶縁層を介して設けられた導電層よりなるＭＯＳキャ
パシタで構成されるのが一般的であり、その静電容量Ｏ
Ｓは、第３図の’Ｊ−（ｉ１１ｉ回路に示されるように
、ｏＶ（アース線）に対する芥量ＣｓＧと半導体基板に
対する容量Ｃ１１Ｂとの並列接続となっている。

ＭＯＳダイナミックメモリの回路上の各動作点（例えば
、第１図中のビット線１３．１４）の’＋Ｊｊ位は、す
べて制御クロック信号に同期して変化しており、そのタ
イミング図を第４図に示す。第４図でわかるように、制
御クロック信す４１がロウレベルに変化すると、書き込
み信づ４２が時間ｔＨでロウレベルとなり、続いて、ワ
ード線ならびにダミーワード線信り４３が時間ｔ１２で
７・イレベルとなる３３次に、時間ｔ１３でセンスアン
プ１０が起動し、ビット線の電位４４が、メモリセルの
電位にしたがい、バインベルとロウレベルとに別れる（
第４図中、ビット線の電位４４はメモリセルがハイレベ
ルの場合を示す）。制御クロック信す４１が・・イレベ
ルに変化すると、時間ｔ１４で、ワード線ならびにダミ
ーワード線信す４３がロウレベルに仄り、続いて、ビッ
ト線ダミーセル書キ込み信号４２が・・イレベルに戻る
。次のサイクルで制御クロック信す４１が肉びロウレベ
ルになると、１１．１Ｊ１１１１ｔ２□〜ｔ２４の各順
に、先のサイクルの各時間ｔｌｌ〜ｔ工４と全く同じ変
化が各信号間で繰り返される。このように、制御クロッ
ク信に３４１に同期して動作する回路上の各動作点は、
空乏層あるいは絶縁膜を介して、基板との間に静電容量
を持つので、基板の電位Ｖｉ、１１ｎは回路上の各動作
点の電位に同１ｕｌ　して変化する。通常は、ビット線
−基板間の静電界はが最も大きいので、第４図のように
、基板電位４６がビット線電位４４の変化に対応して変
化する。

ここで、第３図の等価回路において、メモリセル電位と
基板電位ＶＳｕＢとの関係を詳しくみると、第４図で説
明したように、時間ｔ１４でメモリセルへの書き込みが
行なわれ、次のサイクルでの読み出しは時間ｔ２□で行
なわれるが、この場合、基板電位４６は、時間ｔ１４で
はロウレベルであり、時間ｔ２゜ではハイレベルとなっ
ている。このように、書き込み時と読み出し時とでは、
基板電位ｖＳｕＢが異なり、しだがって、メモリセル′
准位ｖ８は基板電位ｖｓｕρ変化に伴なって変化する。

その変化量Δｖｓは、出き込み時のメモリセル電位をｖ
ｓｌ、同基板電位をｖ８ｕＢｌとし、読み出し直前のメ
モリセル電位！　Ｖｓ　２、その時の基板電位をＶＳｕ
Ｂ２とすると、次式のように表わされる。

実態例でみると、Ｑ、ｓ、＝　１０ｆＦ　、Ｇ、、＝４
０ｆＦ、ｖ８ｕＢ２−−３ｖ％　ｖＳｕＢｌ””　”と
すると、メモリセル電位の変化量は、ΔＶｓ＝　Ｑ、４
　Ｖである１、すなわち、この場合、書き込み時にハイ
レベル５Ｖ。

ロウレベルＯＶであったメモリセル電位が、読み出し直
前には、基板電位の変化量が加算されて、ハイレベル６
、ａＶ、ロウレベル。、４ＶＩｃ変化ｔ　る。

一方、ダミーセルの場合、釦、き込み時ｔ２□と読み出
し時ｔ２３とでは、基板電位４５に変化はなく、し／こ
かって、ダミーセル電位にも変化はない。

ここで、基板電位の変化を考慮して、前述の（１）。

（２）式より、ビット線の′電位を算出しなおすと、次
のようになる。

ヒツト線１３の電位ＶＢ□（ｖｓ−５，４ｖ）５．４Ｘ
５０４−５Ｘ５００ ＝−一一一一一一一一牟５．０３６Ｖ ５０＋６００ ビット線１３の電位ｖ、２（ｖｓ−ｏ、４ｖ）Ｑ４Ｘ５
０−１−６Ｘ５００ 二　十４．６８２Ｖ ５０＋５５０ ビット線１４の電位■Ｂ２（ＶＤ＝ＯＶ）Ｘ５００ すなわち、ビット線１３の電位は、ビット線１４に対し
、メモリセルが゛１“の場合、０．２７４ｖ　、Ｈ’、
、くなり、メモリセルが“○°′の場合、Ｑ１８０Ｖ低
くなる。基板電位が変化しない場合は、それぞれ、０．
２３８　Ｖと０，２１７Ｖであり、これと比較すると、
この基板電位の変化は、メモリセルのロウレベルと基準
電圧とのｌ′１′−をより小さくする方向へ変化さぜ、
センス動作のマー／／を低下さぜることになる。基準電
圧を正（ｉｌｃに中間値に設定するには、ダミーセルの
キャパシタの静電容：什をさらに小さくする補正が必要
になる。しかしながら、メモリセル・キャパシタ、ダミ
ーセルーキャパシタの各静電容量ＣＳ、ＣＤや基板電位
の変化μなどに一１製造上のばらつきによっても変化す
るため、完全に補正することができないという問題があ
る。

モウヒトつの問題点は、ダミーセル・キャパシタの静電
容量か、メモリセル選択時バイトのそれの約Ａであるこ
とにある。センスアンプがらみだ場合、センスアンプ起
動直前のどノド線１３の静電容量（メモリセル選択時）
は、ＣＢ−１−ｃｓ−５６０ｆＦ、ビット線１４の静電
容量（ダミーセル選Ｉｆ＜　時）は、ＣＢ＋Ｃ５＝５２
５ｆＦであり、ビット線１３の方が大きい。センスアン
プ１ｏの１１．熟度は、２本のビット線１３，１４の静
電答叶が等しい場合に足も良くなる。したがって、ビッ
ト線の静電容量のアンバランスはセンスアンプの感度を
低下させる要因となる。

寸だ、第２のダミーセルの構成の場合、すなわち、メモ
リセルのキャパシタとダミーセルのキャパシタとが等し
い場合には、ビット線の静電容量のアンバランスの問題
は起こらない。しかし、基板電位の影響は、前述の第１
の場合と同様に受ける。加えて、ダミーセルに中間の電
位を書き込む時、第１図中の節点２２を電源電圧の半分
に設定するが、これも、正確に半分に調整することが困
難であり、したがって、この場合でも、基準電圧が中間
値からずれることは避けられない。

発明の目的 本発明は、上述の従来例にみられた問題点を解消するも
のであシ、基板電位の変化の影響を受けず、ダミーセル
により発生する基準電圧がメモリセルの“１″、“０″
の各レベルの中間値になり、しかも、センスアンプに対
して、２本のビット線の静電容量が完全にバランスを保
つようなダミーセルを構成し得る手段を提供するもので
ある。

発明の構成 本発明は、センスアンプに結合された２つのビット線の
それぞれに、ＭＯＳ　ｌ−ランジスタとキャパシタとの
縦続要素を結合し、かつ、前記ＭＯＳトランジスタと前
記キャパシタとの両接続点に、第３のＭＯＳ　）ランジ
スタのソース、ドレインをそれぞれ結合した回路構成を
有するメモリ装置であり、これにより、“Ｏ”レベルお
よび“１”レベルに凋き込まれた一対のダミーセルの両
キャパシタ間を短絡させて、常に、両者の中間値の基準
電圧を発生させることができ、したがって、基板電位の
変化の影響を受けないものになる。

実施例の説明 第５図は本発明実施例メモリ装置の要部回路図テアリ、
ダミーセル部に、キャパ’／夕５１，５２が、メモリセ
ル部の各キャパシタ６２と同一の静電容量構成で設けら
れ、その両キャバ７タ間をＭＯＳ）ランジスタロ３で結
合している。このＭＯＳ　）ランジスタ５３は、入力線
６４をハイレベルにすることにより導通して、両キャバ
ッタ５１．５２間を結合することができる。

第６図は、この実施例回路の動作例を示すタイミング図
であり、以下、この図を参照して、動作を説明する。

まず、ダミーセルへの摺き込みは、センスアンプ１０が
起動し、ビット線１３．１４のいずれか一力をハイレベ
ル、他方をロウレベルに、それぞれ、分離したのちに、
ダミーワード線５６．５６は、両方とも、ハイレベルに
することによって行なう。２本のダミーワード線５５．
６６のうちの一力（たとえば、ビット線１３が）・イレ
ベルにな−〕た１１．！１は、ダミーワード線５６）は
、すでに、ダミーワード線信躬４３と同じタイミングの
信号６１でハイレベルのため、他方のダミーワード線６
５のみ−を、タイミング信り６２にしたがって、ハイレ
ベルにする。このとき、ダミーワード線６５．５６の−
・イレベルが十分に高い（ビット線のハイレベルにＭＯ
Ｓトランジスタ５７．６８のスレッシ−ホールド電圧を
加えた値よりも高い）場合、ダミーセル・キャパシタ５
０にはハイレベルが、ダミーセル・キャパシタ５１には
ロウレベルが、それぞれ、嵩き込捷れる。書き込み終了
のタイミングは、時間ｔ１４であり、メモリセルの場合
と同じである。

次に、入力線５４に、短絡用信す６３を印加し、この傷
す６３がハイレベルのとき、ＭＯ８Ｉ・ランジスタロ３
を導通させて、ダミーセル・キャパシタ５０．５１間を
短絡させる。これにより、両キャパシタの電位は、ハイ
レベルとロウレベルとの中間の同一電位になる。

ｉｔ？ｌｉみ出しは、従来と同様に、ビット線をプリチ
ャ一ジ後、ワード線１７．１Ｂ、ダミーワード線６５．
５６を同時にハイレベルにして実行し、このときのタイ
ミングは信り４３．６１である。ダミーセル−キャパシ
タ６０．５１の電位は、すでに、ハイレベルとロウレベ
ルとの中間の電位に安定しており、しだがって、ビット
線には、その中間値の電位が基準電圧として現われる。

実際例として、ノ、（板電位が（−２Ｖ　）変化した場
合、みき込み時（時間ｔ１４のタイミング）に、Ｏｖ（
ロウレベル）および６ｖ（）１イレベル）テあったダミ
ーセル・キャパシタの電位が、短絡用信′；３’　６３
のタイミングで基板電位が変動し、それぞれ（３）式に
よって、０．４Ｖ（ロウレベル）お上ヒｔｓ、ａ　Ｖ　
（／・イレベル）に上昇するが、読み出し直前には、双
方とも、２．９ｖとなる。したがって、ビット線１４に
現われる電位は、（２）式により、ビット線１４の電位
ＶＢ２（Ｖ、：２．９Ｖ）２．９Ｘ５０＋５Ｘ５００　
、４−ｓｏ９ｖ５０＋５００ となる。メモリセルがノ＼イレベルの場合、ピント線１
３の電位は、従来例で算定した場合と同様に、ｖＢ２（
ｖｓ＝ｓ、４ｖ　）−ｉ＝５．０３６Ｖｆあり、また、
ロウレヘルノ場合、ＶＢ２（ＶＳ＝　ｏ、４Ｖ　）　−
４＝４．５８２Ｖであるから、この場合、ビット線１４
に対する電位差は、（ｅｓ、ｏｓｓＶ−４，８０９Ｖ　
）二〇、２２７Ｖお、１：び（４，５８２Ｖ−４，８０
９Ｖ　）ニー０．２２７Ｖと、いずれも、正確に中間値
になる。すなわち、本実施例によれば、基板電位の変化
は、メモリセルおよびダミーセルに対して、それぞれに
全く同様に作用するので、読み出し時のビット線電位の
差としては現われない。

本実施例では、ダミーセルのキャパシタの静電容量は、
あまり問題ではなく、２本のビット線に結合される各キ
ャパシタの静電容量が同じであればよい。

なお、第６図において、ダミーセルのキャパシタ５０，
５１およびメモリセルのキャパシタ６２の各一方の電極
を接地電位（ないしはｏＶ）に接続しているが、これは
、他の電位に共通接続してもよい。

発明の効果 本発明によれば、ハイレベル、ロウレベルに、それぞれ
出き込んだダミーセルのキャパシタを、ＭＯＳトランジ
スタで短絡させることにより、基−板電位の変化の影響
を受けず、また、ダミーセル・キャパシタの容量の補正
もなしで、正（１（１に中間値の基準電圧を得ることが
でき、これをフリップフロップ型センスアンプに対する
基準電圧として与えることができる。したがって、これ
により、ＭＯ３型半導体メモリの安定したセンス動イ／
１力；実行され、実用的効果は大きい。

【図面の簡単な説明】

第１図は従来例メモリ装置の要部回路図、第２図は同要
部等価回路図、第３図はダミーセル・キャパシタの等価
回路図、第４図は従来例のタイミング図、第６図は本発
明実施例のメモリ装置の要部回路図、第６図は本発明実
施例装置のタイミング図である。 １０　・フリップフロップ型センスアンプ、１１　、１
２−一入力端子、１３．１４　・ビット線、１５−−−
ダミーセル、１６・・−メモリセル、１７　、１８−ワ
ード線、１９　、２０−−ダミーワード’／ｌｌＡ　、
ｓ　ｏ　、　５１　・・ダミーセル・キャノ々シタ、！
５２−　メモリセル・キャノ々ンタ、５３−・・・短絡
用ＭＯ８トランジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　＠ ８３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）センスアンプに結合された２つのビット線のそれ
   ぞれに、ＭＯＳトランジスタとキャパシタとの縦続要素
   を結合し、かつ、前記ＭＯ３）ランジスタと前記キャパ
   シタとの両接続点に、第３のＭＯＳ　トランジスタのソ
   ース、ドレインをそれぞれ結合した回路構成を有するメ
   モリ装置。
2. （２）キャパシタがビット線に分枝接続されたメモリセ
   ルのキャパシタと同じ静電容量を有する特許請求の範囲
   第１項に記載のメモリ装置。