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JP2003218148A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器

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JP2003218148A
JP2003218148A JP2002009628A JP2002009628A JP2003218148A JP 2003218148 A JP2003218148 A JP 2003218148A JP 2002009628 A JP2002009628 A JP 2002009628A JP 2002009628 A JP2002009628 A JP 2002009628A JP 2003218148 A JP2003218148 A JP 2003218148A
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bump
layer
substrate
semiconductor device
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道義 高野
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 バンプが幅方向に潰れるのを抑え、かつ、配
線とバンプとの接合強度を向上させる半導体装置及びそ
の製造方法、回路基板並びに電子機器を提供することに
ある。 【解決手段】 バンプ14が形成された半導体チップ1
0と、半導体チップ10が搭載され、バンプ14が接合
された配線30を有する基板20と、を含み、バンプ1
4の表面及び配線30の表面は、同一の金属で形成さ
れ、配線30は、ニッケルよりも軟らかい金属からな
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。
【0002】
【発明の背景】従来、基板に半導体チップを実装する形
態が知られている。基板は、ベース基板と、その上にエ
ッチングやメッキなどで形成された複数の配線と、を含
む。従来、配線は、コアとなる銅層と、表面に形成され
た金層と、銅層及び金層の間の拡散防止用のニッケル層
と、を含む構成で形成されることが多かった。バンプは
一般的に金層で形成され、バンプ及び配線は熱圧着で金
属接合されていた。
【0003】ところで、ニッケルは金や銅よりも硬いの
で、配線にニッケル層を使用すると、配線がバンプより
も硬くなる場合があった。これによって、熱圧着時に配
線の押圧によってバンプが潰れすぎてしまい、バンプが
幅方向に広がって隣のバンプとショートすることがあっ
た。また、配線に比べてバンプが潰れすぎることなどの
原因から、バンプと配線との接合強度が低下することが
あった。このような課題は、配線側にニッケル以上の硬
い金属材料を含む場合のみならず、配線及びバンプの材
料の選定によって生じ得る。
【0004】本発明は、上述した課題を解決するための
ものであり、その目的は、バンプが幅方向に潰れすぎる
のを抑え、かつ、配線とバンプとの接合強度を向上させ
る半導体装置及びその製造方法、回路基板並びに電子機
器を提供することにある。
【0005】
【課題を解決するための手段】(1)本発明に係る半導
体装置は、バンプが形成された半導体チップと、前記半
導体チップが搭載され、前記バンプが接合された配線を
有する基板と、を含み、前記バンプの表面及び前記配線
の表面は、同一の金属で形成され、前記配線は、ニッケ
ルよりも軟らかい金属からなる。
【0006】本発明によれば、配線はニッケルよりも軟
らかい金属からなるので、配線がバンプよりも顕著に硬
くなるの防止して、バンプが潰れすぎるのを抑えること
ができる。したがって、狭ピッチの半導体チップであっ
ても、バンプ間のショートを防止することができる。ま
た、配線に比べてバンプが潰れすぎるのを抑えることが
できるので、バンプと配線との接合強度を向上させるこ
とができる。なお、本発明において、金属とは、金属、
合金、金属化合物を含む。
【0007】(2)この半導体装置において、前記バン
プの表面及び前記配線の表面は、金で形成されてもよ
い。
【0008】これによって、金同士を熱圧着させて接合
することができる。
【0009】(3)この半導体装置において、前記配線
は、前記配線の表面とは異なる金属で形成されたコア層
を含んでもよい。
【0010】(4)この半導体装置において、前記配線
の前記コア層は、銅で形成されてもよい。
【0011】(5)本発明に係る半導体装置は、バンプ
が形成された半導体チップと、前記半導体チップが搭載
され、前記バンプが接合された配線を有する基板と、を
含み、前記配線のうち少なくとも前記バンプと接合する
部分は、銅からなる層を含むコア層と、前記銅からなる
層の上面に設けられた表面層とを含み、前記バンプのう
ち少なくとも前記配線と接合する部分と、前記表面層
と、は金からなる。
【0012】本発明によれば、配線に比べてバンプが潰
れすぎるのを抑えて、バンプと配線との接合強度を向上
させることができる。
【0013】(6)本発明に係る半導体装置は、ベース
基板と、前記ベース基板の上に設けられた配線と、前記
配線の上に設けられ開口部を有する絶縁膜と、を有する
基板と、前記基板の上に設けられ、前記配線と接合する
バンプが形成された半導体チップと、を含み、前記配線
は、前記絶縁膜に覆われた第1の部分と、前記開口部内
に位置する第2の部分とを含み、前記第1の部分は、コ
ア層からなり、前記第2の部分は、少なくとも、前記コ
ア層と前記コア層の上面に設けられた表面層とを含み、
前記バンプのうち少なくとも前記配線と接合する部分
は、前記表面層と同一の金属からなり、前記コア層と前
記表面層とは、ニッケルよりも軟らかい金属からなる。
【0014】本発明によれば、配線に比べてバンプが潰
れすぎるのを抑えることができるので、バンプと配線と
の接合強度を向上させることができる。なお、本発明に
おいて、金属とは、金属、合金、金属化合物を含む。
【0015】(7)この半導体装置において、前記コア
層は、少なくとも前記表面層と接する部分が銅からな
り、前記表面層は、金からなる。
【0016】(8)本発明に係る回路基板は、上記半導
体装置が電気的に接続されている。
【0017】(9)本発明に係る電子機器は、上記半導
体装置を有する。
【0018】(10)本発明に係る半導体装置の製造方
法は、バンプが形成された半導体チップを、配線を有す
る基板に実装することを含み、前記バンプの表面及び前
記配線の表面は、同一の金属で形成され、前記配線は、
ニッケルよりも軟らかい金属からなる。
【0019】本発明によれば、配線はニッケルよりも軟
らかい金属からなるので、配線がバンプよりも顕著に硬
くなるの防止して、バンプが潰れすぎるのを抑えること
ができる。したがって、狭ピッチの半導体チップであっ
ても、バンプ間のショートを防止することができる。ま
た、配線に比べてバンプが潰れすぎるのを抑えることが
できるので、バンプと配線との接合強度を向上させるこ
とができる。なお、本発明において、金属とは、金属、
合金、金属化合物を含む。
【0020】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ただし、本発明は、以下の
実施の形態に限定されるものではない。
【0021】図1〜図3は、本実施の形態に係る半導体
装置を示す図である。図2は、基板の配線の軸方向に直
交する方向の断面図であり、図3は、基板の配線の軸方
向に沿った方向の断面図である。本実施の形態に係る半
導体装置は、半導体チップ10と、基板20と、を含
む。
【0022】半導体チップ10は、球状に形成されても
構わないが、直方体に形成されることが多い。半導体チ
ップ10は、複数のパッド12を有する。パッド12
は、半導体チップ10の集積回路が形成された面に形成
されることが多い。パッド12は、アルミニウム又は銅
を含む金属で形成されてもよい。各パッド12は、半導
体チップ10の面の端部に形成されることが多く、例え
ば半導体チップ10の対向する2辺又は4辺に形成され
てもよい。
【0023】図2及び図3に示すように、半導体チップ
10には、パッド12を避けて、パッシベーション膜1
6が形成されてもよい。パッシベーション膜は、例え
ば、SiO2、SiN、ポリイミド樹脂などで形成され
てもよい。パッシベーション膜16は、パッド12の端
部を覆うことが好ましい。
【0024】半導体チップ10には、パッド12上にバ
ンプ14が形成されている。バンプ14は、突起形状に
形成される。バンプ14の形成方法は、例えば、ボンデ
ィングワイヤを溶融してボール状に形成するボールバン
プ法を適用してもよい。あるいは、バンプ14は、電解
メッキ又は無電解メッキで形成してもよい。その場合、
バンプ14の突起形状は、マスクを使用して形成するス
トレートウォール型であってもよいし、マスクを使用し
ないで形成するマッシュルーム型であってもよい。
【0025】バンプ14は、図示するように単一層で形
成されてもよい。あるいは、バンプ14は、複数層で形
成されてもよい。複数層の場合、バンプ14は、内側の
層(コア層)と内側の層(コア層)の少なくとも上面に
設けられた外側の層(表面層)とを有する。バンプ14
の外側の層(表面層)は、内側の層(コア層)の全体を
覆ってもよく、あるいは上面のみを覆ってもよい。
【0026】バンプ14の表面は、金で形成されてもよ
い。このバンプ14の材料である金には、少量の銅が含
まれていてもよい。図示するようにバンプ14が単一層
である場合には、バンプ14はいわゆる金バンプであっ
てもよい。その場合、ボールバンプ法でパッド12上に
金バンプを形成してもよい。バンプ14が複数層である
場合には、表面層が金で形成されてもよい。その場合、
バンプ14のコア層は、銅で形成されてもよい。また、
バンプ14のコア層が、銅からなる層を含む場合には、
銅からなる層の上面に表面層が形成されてもよい。ま
た、銅及び金の拡散防止用として、両者間にニッケル層
を介在させてもよい。このようなバンプは、例えば電解
メッキ又は無電解メッキなどで形成することができる。
【0027】基板20は、配線30と、それを支持する
ベース基板と、を有する。ベース基板の材料は、有機系
又は無機系のいずれであってもよく、それらの複合構造
からなるものであってもよい。ベース基板として、ポリ
イミド樹脂又はポリエチレンテレフタレート(PET)
などのフレキシブル基板を使用してもよい。フレキシブ
ル基板は、COF(Chip On Film)用基板又はTAB
(Tape Automated Bonding)用基板であってもよい。す
なわち、基板20は、可撓性を有するフィルムであって
もよい。あるいは、ベース基板として、例えば、セラミ
ック基板やガラス基板を使用してもよいし、ガラスエポ
キシ基板を使用してもよい。
【0028】配線30は、ベース基板の一方又は両方の
面に形成される。配線30とは、少なくとも2点の電気
的な接続を図る部分を指し、独立して形成された複数の
配線30を配線パターンと称してもよい。配線30は、
ベース基板上に設けられた導電箔をエッチングして形成
してもよいし、電解メッキ又は無電解メッキで形成して
もよい。
【0029】配線30の一部は、バンプ14との接合部
となる。配線30の接合部を含む全体が、ほぼ同一の縦
断面が連続する線状をなし、ベース基板側の基端部より
も上端部が細く形成されていてもよい。その場合、配線
30の上端部の幅は、バンプ14の幅よりも小さくても
よい。あるいは、配線30の接合部は、その他の部分
(ライン)よりも幅が大きいランドになっていてもよ
い。その場合、ランドの幅はバンプ14の幅よりも大き
くてもよい。
【0030】配線30は、図2に示すように複数層で形
成されてもよい。図2では、配線30は、表面層32
と、表面層32とは異なる金属材料で形成されたコア層
34と、を含む。表面層32は、図示するようにコア層
34の表面の全体を覆ってもよく、あるいは上面のみを
覆ってもよい。なお、図示する例とは別に、配線30は
単一層で形成されてもよい。また、表面層32は、配線
30とバンプ14との接合部を含む部分のみに設けられ
てもよい。
【0031】配線30の表面は、バンプ14の表面と同
一の金属で形成される。ここで、同一の金属とは、主成
分が同じ(実質的に同じ)金属であることを意味し、不
純物の濃度等まで完全に同一であることを限定する意味
ではない。また、金属とは、金属、合金、金属化合物を
含む。配線30の表面は、バンプ14の表面と同様に、
金で形成されてもよい。すなわち、表面層32が金で形
成されてもよい。その場合、コア層34は、銅で形成さ
れてもよい。また、このバンプ14の材料である金に
は、少量の銅が含まれていてもよい。コア層34が、銅
からなる層を含む場合には、銅からなる層の上面に表面
層32が形成されてもよい。表面層(金層)32は、約
1μm以上に厚付けしてもよい。こうすることで、表面
層(金層)32に拡散するコア層34の金属(銅)が、
配線30の最も外側の面に達するのを防止することがで
きる。あるいは、表面層(金層)32は、0.3〜0.
5μm程度に薄付けしてもよい。
【0032】例えば、ベース基板上に銅箔を接着剤を介
在させて貼り付け、等方性のエッチングでパターニング
してコア層(銅層)34を形成し、その後に金メッキ浴
に浸して表面層(金層)32を形成してもよい。銅箔
は、接着剤なしにスパッタリング等で直接ベース基板に
形成してもよい。また、表面層(金層)32は、電解メ
ッキによって金を銅層の表面に析出させて形成してもよ
い。
【0033】例えば、ベース基板上にコア層34を形成
した後に、コア層34の上に絶縁膜(図示しない)を設
け、絶縁膜のうち、配線30におけるバンプ14との接
合部となる部分と重なる部分を除去して、絶縁膜に開口
部を形成し、この開口部内に位置するコア層34の上面
のみ又は全表面に表面層(金層)32を形成してもよ
い。この場合、基板20は、ベース基板上に配線30と
配線30の上に設けられた絶縁膜とを有し、この絶縁膜
は開口部を有する。配線30は、絶縁膜に覆われた第1
の部分(図示しない)と、開口部内に位置する第2の部
分(図示しない)とを有することになる。この場合、第
1の部分はコア層34からなり、第2の部分はコア層3
4とコア層34の少なくとも上面に形成された表面層3
2とを含む。
【0034】図1に示すように、半導体チップ10は、
基板30に搭載されている。詳しくは、半導体チップ1
0のバンプ14を有する面が基板30を向いて搭載され
ている。すなわち、半導体チップ10は、基板30にフ
ェースダウン実装されている。そして、バンプ14及び
配線30が接合されている。両者の表面層が金で形成さ
れる場合には、熱圧着によって表面層同士の金属接合が
達成される。この金は、少量の銅を含む金であってもよ
い。
【0035】ここで、本実施の形態では、配線30は、
ニッケルよりも軟らかい金属からなる。すなわち、配線
30は、ニッケルを含まず、かつ、ニッケルよりも硬い
金属も含まない。ここで、金属とは、金属、合金、金属
化合物を含む。硬い金属とは、塑性変形しにくい金属を
指す。なお、銅や金(少量の銅を含む金でもよい)は、
ニッケルよりも軟らかい。
【0036】配線30がニッケル以上に硬い金属を含ま
ないことによって、それを含む場合よりも配線30を軟
らかくすることができる。これによって、図3に示すよ
うに、ベース基板としてフレキシブル基板を使用した場
合には、配線30は、バンプ14の応力によって撓む。
すなわち、配線30がバンプ14に巻きつくように接合
され、両者の接合面積が大きくなるので、接合強度(ピ
ール強度)を向上させることができる。例えば、配線3
0とバンプ40とのピール強度を、配線30とベース基
板とのピール強度よりも大きくすることができる。
【0037】さらに、配線30がバンプ14よりも顕著
に硬くなるのを防止できるので、バンプが潰れすぎるの
を抑えることができる。特に、図2に示すように、配線
30の上端部の幅がバンプ14の幅よりも小さい場合に
は、バンプ14が潰れて幅方向に広がりやすいので、本
発明を適用すると効果的である。
【0038】なお、配線30の形成工程で、メッキ処理
によってニッケルなどを形成せずに済むので、半導体装
置の製造サイクルを簡略化することができる。
【0039】図1〜図3に示すように、半導体チップ1
0と基板20との間に、樹脂22が設けられてもよい。
樹脂22は、アンダーフィル材であってもよい。樹脂2
2によって、バンプ14と配線30との電気的な接合部
分を封止することができる。樹脂22は、半導体チップ
10を基板20に実装後に両者間に注入してもよく、実
装前に予め半導体チップ10又は基板20に設けておい
てもよい。
【0040】本実施の形態によれば、配線30はニッケ
ルよりも軟らかい金属からなるので、配線30がバンプ
14よりも顕著に硬くなるの防止して、バンプ14が潰
れすぎるのを抑えることができる。したがって、狭ピッ
チの半導体チップ10であっても、バンプ14間のショ
ートを防止することができる。また、配線30に比べて
バンプ14が潰れすぎるのを抑えることができるので、
バンプ14と配線30との接合強度を向上させることが
できる。
【0041】なお、本発明は、上述の実施の形態に限定
されず、特に配線30の材料については、上述のいずれ
かの内容を選択的に適用することができる。
【0042】本実施の形態に係る半導体装置の製造方法
は、半導体チップ10を基板20に実装することを含
む。バンプ14及び配線30の構成は上述の通りであ
り、製造方法の説明及び効果も上述の通りである。
【0043】図4は、本発明を適用した実施の形態に係
る回路基板を示す図である。図4に示すように、回路基
板40には、上述した半導体装置1が電気的に接続され
ている。回路基板40は、電気光学パネル(液晶パネル
・プラズマディスプレイパネル・エレクトロルミネセン
スディスプレイパネルなど)であってもよい。図4に示
すように、半導体装置1の基板20は、屈曲させて設け
てもよい。例えば、回路基板40の端部の回りに基板2
0を屈曲させてもよい。
【0044】本発明を適用した半導体装置を有する電子
機器として、図5には、ノート型パーソナルコンピュー
タ50が示されている。図6には、携帯電話60が示さ
れている。これらの電子機器は、回路基板40(例えば
電気光学パネル)も含む。
【図面の簡単な説明】
【図1】図1は、本発明を適用した実施の形態に係る半
導体装置を示す図である。
【図2】図2は、本発明を適用した実施の形態に係る半
導体装置を示す図である。
【図3】図3は、本発明を適用した実施の形態に係る半
導体装置を示す図である。
【図4】図4は、本発明を適用した実施の形態に係る回
路基板を示す図である。
【図5】図5は、本発明を適用した実施の形態に係る電
子機器を示す図である。
【図6】図6は、本発明を適用した実施の形態に係る電
子機器を示す図である。
【符号の説明】
10 半導体チップ 14 バンプ 20 基板 30 配線 32 表面層 34 コア層

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 バンプが形成された半導体チップと、 前記半導体チップが搭載され、前記バンプが接合された
    配線を有する基板と、 を含み、 前記バンプの表面及び前記配線の表面は、同一の金属で
    形成され、 前記配線は、ニッケルよりも軟らかい金属からなる半導
    体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、前
    記バンプの表面及び前記配線の表面は、金で形成されて
    なる半導体装置。
  3. 【請求項3】 請求項1又は請求項2に記載の半導体装
    置において、 前記配線は、前記配線の表面とは異なる金属で形成され
    たコア層を含む半導体装置。
  4. 【請求項4】請求項3記載の半導体装置において、 前記配線の前記コア層は、銅で形成されてなる半導体装
    置。
  5. 【請求項5】 バンプが形成された半導体チップと、 前記半導体チップが搭載され、前記バンプが接合された
    配線を有する基板と、 を含み、 前記配線のうち少なくとも前記バンプと接合する部分
    は、銅からなる層を含むコア層と、前記銅からなる層の
    上面に設けられた表面層とを含み、 前記バンプのうち少なくとも前記配線と接合する部分
    と、前記表面層と、は金からなる半導体装置。
  6. 【請求項6】 ベース基板と、前記ベース基板の上に設
    けられた配線と、前記配線の上に設けられ開口部を有す
    る絶縁膜と、を有する基板と、 前記基板の上に設けられ、前記配線と接合するバンプが
    形成された半導体チップと、 を含み、 前記配線は、前記絶縁膜に覆われた第1の部分と、前記
    開口部内に位置する第2の部分とを含み、 前記第1の部分は、コア層からなり、 前記第2の部分は、少なくとも、前記コア層と前記コア
    層の上面に設けられた表面層とを含み、 前記バンプのうち少なくとも前記配線と接合する部分
    は、前記表面層と同一の金属からなり、 前記コア層と前記表面層とは、ニッケルよりも軟らかい
    金属からなる半導体装置。
  7. 【請求項7】 請求項6記載の半導体装置において、 前記コア層は、少なくとも前記表面層と接する部分が銅
    からなり、 前記表面層は、金からなる半導体装置。
  8. 【請求項8】 請求項1から請求項7のいずれかに記載
    の半導体装置が電気的に接続された回路基板。
  9. 【請求項9】 請求項1から請求項7のいずれかに記載
    の半導体装置を有する電子機器。
  10. 【請求項10】 バンプが形成された半導体チップを、
    配線を有する基板に実装することを含み、 前記バンプの表面及び前記配線の表面は、同一の金属で
    形成され、 前記配線は、ニッケルよりも軟らかい金属からなる半導
    体装置の製造方法。
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CNB031027822A CN1206729C (zh) 2002-01-18 2003-01-20 半导体装置及其制造方法、电路板和电子仪器

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007141970A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPWO2006100909A1 (ja) * 2005-03-23 2008-09-04 松下電器産業株式会社 半導体装置及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW591780B (en) * 2003-03-21 2004-06-11 Univ Nat Central Flip chip Au bump structure and method of manufacturing the same
US20090014897A1 (en) * 2003-05-15 2009-01-15 Kumamoto Technology & Industry Foundation Semiconductor chip package and method of manufacturing the same
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI378516B (en) 2003-11-10 2012-12-01 Chippac Inc Bump-on-lead flip chip interconnection
US8928562B2 (en) * 2003-11-25 2015-01-06 E Ink Corporation Electro-optic displays, and methods for driving same
KR100712534B1 (ko) * 2005-09-22 2007-04-27 삼성전자주식회사 콘택 저항을 최소화할 수 있는 볼을 갖는 패키지 및 테스트장치, 그리고 그 패키지의 제조 방법
CN105486333B (zh) * 2015-11-19 2018-08-24 业成光电(深圳)有限公司 改善窄线距接合垫压合错位之感测器结构
WO2018165899A1 (en) * 2017-03-15 2018-09-20 Hong Kong R&D Centre for Logistics and Supply Chain Management Enabling Technologies Limited A radio frequency communication guiding device

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51147253A (en) * 1975-06-13 1976-12-17 Nec Corp Structure of electrode terminal
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
US5431328A (en) * 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
JPH08236654A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
WO1997002596A1 (fr) * 1995-06-30 1997-01-23 Kabushiki Kaisha Toshiba Composant electronique et son procede de fabrication
JP3285294B2 (ja) * 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
JPH10228932A (ja) * 1997-02-13 1998-08-25 Honda Motor Co Ltd 圧接端子の構造
TW560535U (en) * 1997-02-27 2003-11-01 Seiko Epson Corp Adhesive, liquid crystal device and electronic apparatus
US6082610A (en) * 1997-06-23 2000-07-04 Ford Motor Company Method of forming interconnections on electronic modules
TW453137B (en) * 1997-08-25 2001-09-01 Showa Denko Kk Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
JP3367886B2 (ja) * 1998-01-20 2003-01-20 株式会社村田製作所 電子回路装置
US6495394B1 (en) * 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US20010024127A1 (en) * 1998-03-30 2001-09-27 William E. Bernier Semiconductor testing using electrically conductive adhesives
JP3975569B2 (ja) * 1998-09-01 2007-09-12 ソニー株式会社 実装基板及びその製造方法
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
US6926796B1 (en) * 1999-01-29 2005-08-09 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
JP4237325B2 (ja) * 1999-03-11 2009-03-11 株式会社東芝 半導体素子およびその製造方法
JP3498634B2 (ja) * 1999-05-31 2004-02-16 関西日本電気株式会社 半導体装置の製造方法
US6794743B1 (en) * 1999-08-06 2004-09-21 Texas Instruments Incorporated Structure and method of high performance two layer ball grid array substrate
JP3859403B2 (ja) * 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
US6519842B2 (en) * 1999-12-10 2003-02-18 Ebara Corporation Method for mounting semiconductor device
JP3494940B2 (ja) * 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
KR100788011B1 (ko) * 1999-12-21 2007-12-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 플립 칩 접속부를 신뢰성 있게 하기 위해 솔더를 사용한유기 패키지
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
TWI230104B (en) * 2000-06-12 2005-04-01 Hitachi Ltd Electronic device
TW521555B (en) * 2000-08-25 2003-02-21 Hitachi Aic Inc Electronic device sealing electronic element therein and manufacturing method thereof, and printed wiring board suitable for such electronic device
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
JP2002124756A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板および回路基板の端子部の接続構造
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
US20020079595A1 (en) * 2000-12-21 2002-06-27 Carpenter Burton J. Apparatus for connecting a semiconductor die to a substrate and method therefor
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
JP4663165B2 (ja) * 2001-06-27 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW508987B (en) * 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board
US6500760B1 (en) * 2001-08-02 2002-12-31 Sandia Corporation Gold-based electrical interconnections for microelectronic devices
US6838009B2 (en) * 2001-10-30 2005-01-04 International Business Machines Corporation Rework method for finishing metallurgy on chip carriers
JP3897596B2 (ja) * 2002-01-07 2007-03-28 日本テキサス・インスツルメンツ株式会社 半導体装置と配線基板との実装体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006100909A1 (ja) * 2005-03-23 2008-09-04 松下電器産業株式会社 半導体装置及びその製造方法
JP2007141970A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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