JP2003158180A - トレンチ分離を有する半導体装置およびその製造方法 - Google Patents
トレンチ分離を有する半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 応力が緩和できるとともに、チャネルカット
層を制御よく形成でき、良好な分離特性を得ることがで
きるように改良された、トレンチ分離を有する半導体装
置を提供することを主要な目的とする。 【解決手段】 半導体基板１の表面にトレンチ６が設け
られている。トレンチ６内に空隙ができるように、その
一部がトレンチ６に嵌まり込み、かつ上方に延びる絶縁
膜８が設けられている。トレンチ６の上端の径は、絶縁
膜８の径よりも小さくされている。
層を制御よく形成でき、良好な分離特性を得ることがで
きるように改良された、トレンチ分離を有する半導体装
置を提供することを主要な目的とする。 【解決手段】 半導体基板１の表面にトレンチ６が設け
られている。トレンチ６内に空隙ができるように、その
一部がトレンチ６に嵌まり込み、かつ上方に延びる絶縁
膜８が設けられている。トレンチ６の上端の径は、絶縁
膜８の径よりも小さくされている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般にトレンチ
分離を有する半導体装置に関するものであり、より特定
的には、応力緩和ができるとともに、良好な分離特性を
得ることができるように改良されたトレンチ分離を有す
る半導体装置に関する。この発明は、また、そのような
トレンチ分離を有する半導体装置の製造方法に関する。
分離を有する半導体装置に関するものであり、より特定
的には、応力緩和ができるとともに、良好な分離特性を
得ることができるように改良されたトレンチ分離を有す
る半導体装置に関する。この発明は、また、そのような
トレンチ分離を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化が進み、トランジス
タのような素子を分離するための素子分離に対する要請
も厳しくなってきた。近年、素子分離技術として、半導
体基板にトレンチを形成する、シャロウトレンチアイソ
レーションという技術が使われている。今後、分離領域
の幅は１００ｎｍもしくはそれ以下になることが予想さ
れる。基板に形成したトレンチ内には、分離絶縁膜とし
て、シリコン酸化膜が埋込まれているが、トレンチ幅の
縮小とともに高度な埋込技術が必要となってきた。分離
幅が狭くなるに従い、１００ｎｍ以降のデバイスではト
レンチ内部への絶縁膜の埋込は益々困難になる。
タのような素子を分離するための素子分離に対する要請
も厳しくなってきた。近年、素子分離技術として、半導
体基板にトレンチを形成する、シャロウトレンチアイソ
レーションという技術が使われている。今後、分離領域
の幅は１００ｎｍもしくはそれ以下になることが予想さ
れる。基板に形成したトレンチ内には、分離絶縁膜とし
て、シリコン酸化膜が埋込まれているが、トレンチ幅の
縮小とともに高度な埋込技術が必要となってきた。分離
幅が狭くなるに従い、１００ｎｍ以降のデバイスではト
レンチ内部への絶縁膜の埋込は益々困難になる。
【０００３】以下、従来の製造方法について説明する。
図４０を参照して、半導体基板１０１の上に、熱酸化法
またはＣＶＤ（Chemical Vapor Deposition）法によ
り、シリコン酸化膜１０２をたとえば１０〜２０ｎｍ形
成する。次に、ＣＶＤ法によりシリコン窒化膜１０３を
たとえば１００〜２００ｎｍ形成する。その後、写真製
版およびエッチング法により、シリコン窒化膜１０３お
よびシリコン酸化膜１０２をパターニングする。
図４０を参照して、半導体基板１０１の上に、熱酸化法
またはＣＶＤ（Chemical Vapor Deposition）法によ
り、シリコン酸化膜１０２をたとえば１０〜２０ｎｍ形
成する。次に、ＣＶＤ法によりシリコン窒化膜１０３を
たとえば１００〜２００ｎｍ形成する。その後、写真製
版およびエッチング法により、シリコン窒化膜１０３お
よびシリコン酸化膜１０２をパターニングする。
【０００４】図４１を参照して、シリコン窒化膜１０３
およびシリコン酸化膜１０２をマスクに、半導体基板１
０１をエッチングし、トレンチ１０４を、たとえば深さ
１００〜３００ｎｍに形成する。
およびシリコン酸化膜１０２をマスクに、半導体基板１
０１をエッチングし、トレンチ１０４を、たとえば深さ
１００〜３００ｎｍに形成する。
【０００５】図４２を参照して、熱酸化法によりトレン
チ１０４の表面に熱酸化膜１０５を、たとえば１０〜２
０ｎｍ厚、形成する。その後、ＣＶＤ法たとえばHigh d
ensity plasma ＣＶＤ法により、シリコン酸化膜１０６
をたとえば５００〜１０００ｎｍ形成し、トレンチ１０
４を埋込む。このとき、トレンチ１０４の幅が微細化さ
れると、埋込が困難になり、たとえば、幅が１００ｎｍ
以下になると、最適化されない条件では、ボイド１０７
が形成される場合がある。
チ１０４の表面に熱酸化膜１０５を、たとえば１０〜２
０ｎｍ厚、形成する。その後、ＣＶＤ法たとえばHigh d
ensity plasma ＣＶＤ法により、シリコン酸化膜１０６
をたとえば５００〜１０００ｎｍ形成し、トレンチ１０
４を埋込む。このとき、トレンチ１０４の幅が微細化さ
れると、埋込が困難になり、たとえば、幅が１００ｎｍ
以下になると、最適化されない条件では、ボイド１０７
が形成される場合がある。
【０００６】図４２と図４３を参照して、ＣＭＰ（Chem
ical Mechanical Polish）法により、シリコン酸化膜１
０６を平坦化しながら研磨し、シリコン窒化膜１０３の
表面を露出させる。この工程で、シリコン酸化膜１０６
は、トレンチ１０４の上部のみに形成される。
ical Mechanical Polish）法により、シリコン酸化膜１
０６を平坦化しながら研磨し、シリコン窒化膜１０３の
表面を露出させる。この工程で、シリコン酸化膜１０６
は、トレンチ１０４の上部のみに形成される。
【０００７】図４４を参照して、シリコン酸化膜１０６
をエッチングし、その最表面が、半導体基板１０１の表
面と同一にする。
をエッチングし、その最表面が、半導体基板１０１の表
面と同一にする。
【０００８】図４５を参照して、シリコン窒化膜１０３
およびシリコン酸化膜１０２をエッチングし、トレンチ
１０４の内部のみに、シリコン酸化膜１０６を残置せし
めて、素子分離を形成する。
およびシリコン酸化膜１０２をエッチングし、トレンチ
１０４の内部のみに、シリコン酸化膜１０６を残置せし
めて、素子分離を形成する。
【０００９】図４６を参照して、以後、周知の方法によ
り、たとえば、熱酸化法により、ゲーム酸化膜１０８を
形成し、ゲート電極１０９を形成し、第１の不純物拡散
層１１０を形成し、サイドウォールスペーサ１１１を形
成し、第２の不純物拡散層１１２を形成し、ＭＯＳＦＥ
Ｔを完成させる。
り、たとえば、熱酸化法により、ゲーム酸化膜１０８を
形成し、ゲート電極１０９を形成し、第１の不純物拡散
層１１０を形成し、サイドウォールスペーサ１１１を形
成し、第２の不純物拡散層１１２を形成し、ＭＯＳＦＥ
Ｔを完成させる。
【００１０】
【発明が解決しようとする課題】以上のような方法で、
従来の半導体装置は製造されているが、図４６を参照し
て、ボイド１０７が形成されると、素子分離のトレンチ
１０４に埋込まれたシリコン酸化膜１０６の表面に窪み
が発生し、この窪みにゲート電極形成時のエッチング残
渣１１３が発生する。このエッチング残渣１１３は、た
とえばゲート電極間の不要な短絡をもたらし、集積回路
の不良率を上げ、歩留まりを低下させるといった問題を
発生する。
従来の半導体装置は製造されているが、図４６を参照し
て、ボイド１０７が形成されると、素子分離のトレンチ
１０４に埋込まれたシリコン酸化膜１０６の表面に窪み
が発生し、この窪みにゲート電極形成時のエッチング残
渣１１３が発生する。このエッチング残渣１１３は、た
とえばゲート電極間の不要な短絡をもたらし、集積回路
の不良率を上げ、歩留まりを低下させるといった問題を
発生する。
【００１１】また、トレンチに埋込まれたシリコン酸化
膜と半導体基板のシリコンとの熱膨張係数の違いによ
り、熱応力が発生し、電気特性を劣化させる。トレンチ
内部にボイドを形成し、応力緩和を行なう場合には、ボ
イドの形状を一定に制御することが困難であり、チャネ
ルカット注入層の形成が困難になる。
膜と半導体基板のシリコンとの熱膨張係数の違いによ
り、熱応力が発生し、電気特性を劣化させる。トレンチ
内部にボイドを形成し、応力緩和を行なう場合には、ボ
イドの形状を一定に制御することが困難であり、チャネ
ルカット注入層の形成が困難になる。
【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、ゲート電極間の不要な短絡を
防止することができるように改良された、トレンチ分離
を有する半導体装置を提供することを目的とする。
るためになされたもので、ゲート電極間の不要な短絡を
防止することができるように改良された、トレンチ分離
を有する半導体装置を提供することを目的とする。
【００１３】この発明の他の目的は、応力緩和を行なう
ことができるように改良されたトレンチ分離を有する半
導体装置を提供することを目的とする。
ことができるように改良されたトレンチ分離を有する半
導体装置を提供することを目的とする。
【００１４】この発明のさらに他の目的は、集積回路の
不良率を下げ、歩留まりを向上させるように改良され
た、トレンチ分離を有する半導体装置の製造方法を提供
することを目的とする。
不良率を下げ、歩留まりを向上させるように改良され
た、トレンチ分離を有する半導体装置の製造方法を提供
することを目的とする。
【００１５】この発明の他の目的は、ボイドの形状を一
定に制御することができるように改良されたトレンチ分
離を有する半導体装置の製造方法を提供することにあ
る。
定に制御することができるように改良されたトレンチ分
離を有する半導体装置の製造方法を提供することにあ
る。
【００１６】この発明のさらに他の目的は、チャネルカ
ット注入層の形成が容易になるように改良されたトレン
チ分離を有する半導体装置の製造方法を提供することに
ある。
ット注入層の形成が容易になるように改良されたトレン
チ分離を有する半導体装置の製造方法を提供することに
ある。
【００１７】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の表面にト
レンチが設けられている。上記トレンチ内に空隙ができ
るように、その一部が該トレンチに嵌まり込み、かつ上
方に延びる絶縁膜が設けられている。上記トレンチの上
端の径は、上記絶縁膜の径よりも小さくされている。
置は、半導体基板を備える。上記半導体基板の表面にト
レンチが設けられている。上記トレンチ内に空隙ができ
るように、その一部が該トレンチに嵌まり込み、かつ上
方に延びる絶縁膜が設けられている。上記トレンチの上
端の径は、上記絶縁膜の径よりも小さくされている。
【００１８】請求項２に係るトレンチ分離を有する半導
体装置は、請求項１に記載の半導体装置において、上記
絶縁膜は、シリコン酸化膜を含むことを特徴とする。
体装置は、請求項１に記載の半導体装置において、上記
絶縁膜は、シリコン酸化膜を含むことを特徴とする。
【００１９】請求項３に係るトレンチ分離を有する半導
体装置は、請求項１に記載の半導体装置において、上記
絶縁膜は、上に向けて径が広がる第１の絶縁膜と、該第
１の絶縁膜を周囲から取り囲み、かつ上に向けて幅が狭
まる第２の絶縁膜とからなることを特徴とする。
体装置は、請求項１に記載の半導体装置において、上記
絶縁膜は、上に向けて径が広がる第１の絶縁膜と、該第
１の絶縁膜を周囲から取り囲み、かつ上に向けて幅が狭
まる第２の絶縁膜とからなることを特徴とする。
【００２０】請求項４に係るトレンチ分離を有する半導
体装置は、請求項３に記載の半導体装置において、上記
第１および第２の絶縁膜は、シリコン酸化膜で形成され
ていることを特徴とする。
体装置は、請求項３に記載の半導体装置において、上記
第１および第２の絶縁膜は、シリコン酸化膜で形成され
ていることを特徴とする。
【００２１】請求項５に記載のトレンチ分離を有する半
導体装置は、請求項１に記載の半導体装置において、上
記絶縁膜はシリコン窒化膜を含むことを特徴とする。
導体装置は、請求項１に記載の半導体装置において、上
記絶縁膜はシリコン窒化膜を含むことを特徴とする。
【００２２】請求項６に記載のトレンチ分離を有する半
導体装置は、請求項３に記載の半導体装置において、上
記第１および第２の絶縁膜はシリコン窒化膜で形成され
ていることを特徴とする。
導体装置は、請求項３に記載の半導体装置において、上
記第１および第２の絶縁膜はシリコン窒化膜で形成され
ていることを特徴とする。
【００２３】請求項７に記載のトレンチ分離を有する半
導体装置は、半導体基板を備える。上記半導体基板の表
面にトレンチが設けられている。上記トレンチの内壁に
シリコン酸化膜が形成されている。上記シリコン酸化膜
を介在させて、上記トレンチ内にシリコン膜が埋込まれ
ている。上記シリコン膜の表面に接触し、かつトレンチ
の上方に絶縁膜が延びている。
導体装置は、半導体基板を備える。上記半導体基板の表
面にトレンチが設けられている。上記トレンチの内壁に
シリコン酸化膜が形成されている。上記シリコン酸化膜
を介在させて、上記トレンチ内にシリコン膜が埋込まれ
ている。上記シリコン膜の表面に接触し、かつトレンチ
の上方に絶縁膜が延びている。
【００２４】請求項８に係るトレンチ分離を有する半導
体装置の製造方法においては、まず半導体基板の上にマ
スク膜を形成する。上記マスク膜を所望の領域を残しエ
ッチングする。エッチング後に残ったマスク膜の側壁
に、サイドウォールスペーサを形成する。上記マスク膜
と上記サイドウォールスペーサをマスクにして、上記半
導体基板の表面をエッチングし、トレンチを形成する。
上記トレンチの内部に空隙を残しながら該トレンチの上
端部を覆うように、上記半導体基板の上に絶縁膜を形成
する。上記絶縁膜をマスク膜の表面が露出するまでエッ
チバックする。上記マスク膜を除去する。上記半導体基
板の表面にイオン注入する。
体装置の製造方法においては、まず半導体基板の上にマ
スク膜を形成する。上記マスク膜を所望の領域を残しエ
ッチングする。エッチング後に残ったマスク膜の側壁
に、サイドウォールスペーサを形成する。上記マスク膜
と上記サイドウォールスペーサをマスクにして、上記半
導体基板の表面をエッチングし、トレンチを形成する。
上記トレンチの内部に空隙を残しながら該トレンチの上
端部を覆うように、上記半導体基板の上に絶縁膜を形成
する。上記絶縁膜をマスク膜の表面が露出するまでエッ
チバックする。上記マスク膜を除去する。上記半導体基
板の表面にイオン注入する。
【００２５】請求項９に記載のトレンチ分離を有する半
導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜を除去した後、上記サイドウォールス
ペーサの下であって、かつ上記トレンチの底部とほぼ同
一の深さに不純物拡散層を形成する工程をさらに備える
ことを特徴とする。
導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜を除去した後、上記サイドウォールス
ペーサの下であって、かつ上記トレンチの底部とほぼ同
一の深さに不純物拡散層を形成する工程をさらに備える
ことを特徴とする。
【００２６】請求項１０に記載のトレンチ分離を有する
半導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜はシリコン酸化膜とシリコン膜とシリ
コン窒化膜の積層膜であることを特徴とする。
半導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜はシリコン酸化膜とシリコン膜とシリ
コン窒化膜の積層膜であることを特徴とする。
【００２７】請求項１１に記載のトレンチ分離を有する
半導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜はシリコン酸化膜とシリコン窒化膜の
積層膜であることを特徴とする。
半導体装置の製造方法は、請求項８に記載の方法におい
て、上記マスク膜はシリコン酸化膜とシリコン窒化膜の
積層膜であることを特徴とする。
【００２８】請求項１２に記載のトレンチ分離を有する
半導体装置の製造方法においては、まず、半導体基板の
上にマスク膜を形成する。上記マスク膜を、所望の領域
を残しエッチングする。上記エッチング後に残ったマス
ク膜の側壁にサイドウォールスペーサを形成する。上記
マスク膜とサイドウォールスペーサをマスクにして、上
記半導体基板の表面をエッチングし、トレンチを形成す
る。上記サイドウォールスペーサを除去する。上記トレ
ンチの内部に空隙を残しながら該トレンチの上端部を覆
うように、上記半導体基板の上に絶縁膜を形成する。上
記絶縁膜を上記マスク膜の表面が露出するまでエッチバ
ックする。上記マスク膜を除去する。上記半導体基板の
表面にイオン注入する。
半導体装置の製造方法においては、まず、半導体基板の
上にマスク膜を形成する。上記マスク膜を、所望の領域
を残しエッチングする。上記エッチング後に残ったマス
ク膜の側壁にサイドウォールスペーサを形成する。上記
マスク膜とサイドウォールスペーサをマスクにして、上
記半導体基板の表面をエッチングし、トレンチを形成す
る。上記サイドウォールスペーサを除去する。上記トレ
ンチの内部に空隙を残しながら該トレンチの上端部を覆
うように、上記半導体基板の上に絶縁膜を形成する。上
記絶縁膜を上記マスク膜の表面が露出するまでエッチバ
ックする。上記マスク膜を除去する。上記半導体基板の
表面にイオン注入する。
【００２９】請求項１３に係るトレンチ分離を有する半
導体装置の製造方法においては、まずシリコン基板の上
にマスク膜を形成する。上記マスク膜を、所望の領域を
残しエッチングする。上記エッチング後に残ったマスク
膜の側壁に、シリコンで形成されたサイドウォールスペ
ーサを形成する。上記マスク膜をマスクにし、上記サイ
ドウォールスペーサと上記シリコン基板をエッチング
し、上記シリコン基板の表面にトレンチを形成すると同
時にサイドウォールスペーサを除去する。上記トレンチ
の内部に空隙を残しながら該トレンチの上端部を覆うよ
うに、上記半導体基板の上に絶縁膜を形成する。上記絶
縁膜を上記マスク膜の表面が露出するまでエッチバック
する。上記マスク膜を除去する。上記半導体基板の表面
にイオン注入する。
導体装置の製造方法においては、まずシリコン基板の上
にマスク膜を形成する。上記マスク膜を、所望の領域を
残しエッチングする。上記エッチング後に残ったマスク
膜の側壁に、シリコンで形成されたサイドウォールスペ
ーサを形成する。上記マスク膜をマスクにし、上記サイ
ドウォールスペーサと上記シリコン基板をエッチング
し、上記シリコン基板の表面にトレンチを形成すると同
時にサイドウォールスペーサを除去する。上記トレンチ
の内部に空隙を残しながら該トレンチの上端部を覆うよ
うに、上記半導体基板の上に絶縁膜を形成する。上記絶
縁膜を上記マスク膜の表面が露出するまでエッチバック
する。上記マスク膜を除去する。上記半導体基板の表面
にイオン注入する。
【００３０】この発明によれば、分離領域にオフセット
領域を設け、このオフセット領域に囲まれた領域に溝を
形成し、溝内部に空洞を形成する。溝内部に空洞を設け
ることで、応力緩和ができるとともに、オフセット領域
を設けることで、チャネルカット層を制御よく形成で
き、良好な分離特性を得ることができる。
領域を設け、このオフセット領域に囲まれた領域に溝を
形成し、溝内部に空洞を形成する。溝内部に空洞を設け
ることで、応力緩和ができるとともに、オフセット領域
を設けることで、チャネルカット層を制御よく形成で
き、良好な分離特性を得ることができる。
【００３１】
【実施例】以下、この発明の実施例を図を用いて説明す
る。
る。
【００３２】実施例１
図１を参照して、半導体基板１の上に、熱酸化法やＣＶ
Ｄ法により、シリコン酸化膜２を、たとえば５〜１０ｎ
ｍ形成する。その後、ＣＶＤ法により、第１のマスク膜
３、たとえばシリコン膜を、たとえば１００〜３００ｎ
ｍ形成する。その後、第２のマスク膜４、たとえばシリ
コン窒化膜を膜厚５０〜１５０ｎｍ形成する。マスク膜
３はシリコン膜の代わりに、シリコンゲルマニウム膜で
もよい。
Ｄ法により、シリコン酸化膜２を、たとえば５〜１０ｎ
ｍ形成する。その後、ＣＶＤ法により、第１のマスク膜
３、たとえばシリコン膜を、たとえば１００〜３００ｎ
ｍ形成する。その後、第２のマスク膜４、たとえばシリ
コン窒化膜を膜厚５０〜１５０ｎｍ形成する。マスク膜
３はシリコン膜の代わりに、シリコンゲルマニウム膜で
もよい。
【００３３】図２を参照して、ＣＶＤ法により、第２の
マスク膜４と異なる材質である、シリコン酸化膜を、た
とえば１０〜５０ｎｍ形成する。次に、このシリコン酸
化膜を、異方性エッチングし、サイドウォールスペーサ
５を形成する。このとき形成する膜厚は、トレンチ幅の
半分以下とする。
マスク膜４と異なる材質である、シリコン酸化膜を、た
とえば１０〜５０ｎｍ形成する。次に、このシリコン酸
化膜を、異方性エッチングし、サイドウォールスペーサ
５を形成する。このとき形成する膜厚は、トレンチ幅の
半分以下とする。
【００３４】図３を参照して、サイドウォールスペーサ
５、第２のマスク膜４、第１のマスク膜３をマスクに
し、半導体基板１をエッチングし、トレンチ６を、たと
えば２００〜４００ｎｍ深さ、形成する。
５、第２のマスク膜４、第１のマスク膜３をマスクに
し、半導体基板１をエッチングし、トレンチ６を、たと
えば２００〜４００ｎｍ深さ、形成する。
【００３５】図４を参照して、熱酸化法により、トレン
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法またはスパッタ法またはゾ
ルゲル法等により、絶縁膜８をたとえば３００〜８００
ｎｍ厚、形成し、トレンチ６の上部を埋める。このと
き、トレンチ６の内部を完全に埋込む必要はなく、トレ
ンチ６の上端部が覆われればよい。図中では、ボイド１
０７が形成されている。このボイドを形成することによ
り、応力の緩和が可能となる。
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法またはスパッタ法またはゾ
ルゲル法等により、絶縁膜８をたとえば３００〜８００
ｎｍ厚、形成し、トレンチ６の上部を埋める。このと
き、トレンチ６の内部を完全に埋込む必要はなく、トレ
ンチ６の上端部が覆われればよい。図中では、ボイド１
０７が形成されている。このボイドを形成することによ
り、応力の緩和が可能となる。
【００３６】図５を参照して、第２のマスク膜４の表面
が露出するまで、エッチバック法やＣＭＰ法により絶縁
膜８の膜厚を減じ、トレンチ６の上端部を塞ぐ。その
後、表面よりイオン注入法により、チャネルカット９を
形成する。トレンチ６にボイドが形成されているが、サ
イドウォールスペーサ５の下部には、半導体基板が存在
し、注入プロファイルが正確に予測できる。つまり、チ
ャネルカット９をトレンチ６の内部のボイド１０７の影
響を受けることなく形成することができる。
が露出するまで、エッチバック法やＣＭＰ法により絶縁
膜８の膜厚を減じ、トレンチ６の上端部を塞ぐ。その
後、表面よりイオン注入法により、チャネルカット９を
形成する。トレンチ６にボイドが形成されているが、サ
イドウォールスペーサ５の下部には、半導体基板が存在
し、注入プロファイルが正確に予測できる。つまり、チ
ャネルカット９をトレンチ６の内部のボイド１０７の影
響を受けることなく形成することができる。
【００３７】以上の工程で、トレンチ分離は完成する。
この後、トランジスタを形成する。以下では、この分離
を用いたトランジスタを形成する工程について説明す
る。
この後、トランジスタを形成する。以下では、この分離
を用いたトランジスタを形成する工程について説明す
る。
【００３８】図６を参照して、リソグラフィ法で、ゲー
トパターンを画定するフォトレジスト１０を形成する。
トパターンを画定するフォトレジスト１０を形成する。
【００３９】図７を参照して、エッチング法によりゲー
トパターン１１を形成する。その後、イオン注入法によ
り、たとえばＰＭＯＳの場合、ボロンを、ＮＭＯＳの場
合は砒素またはリンを、１×１０14〜１×１０15ｃｍ-2
を注入し、第１の不純物拡散層１２を形成する。
トパターン１１を形成する。その後、イオン注入法によ
り、たとえばＰＭＯＳの場合、ボロンを、ＮＭＯＳの場
合は砒素またはリンを、１×１０14〜１×１０15ｃｍ-2
を注入し、第１の不純物拡散層１２を形成する。
【００４０】図８を参照して、ＣＶＤ法により絶縁膜、
たとえばシリコン酸化膜もしくはシリコン窒化膜または
これらの積層膜を２０〜６０ｎｍ形成し、エッチバック
法によりサイドウォールスペーサ１３を形成する。その
後、イオン注入法により、たとえばＰＭＯＳの場合ボロ
ンを、ＮＭＯＳの場合は砒素またはリンを、１×１０ 15
〜１×１０16ｃｍ-2注入し、第２の不純物拡散層１４を
形成する。
たとえばシリコン酸化膜もしくはシリコン窒化膜または
これらの積層膜を２０〜６０ｎｍ形成し、エッチバック
法によりサイドウォールスペーサ１３を形成する。その
後、イオン注入法により、たとえばＰＭＯＳの場合ボロ
ンを、ＮＭＯＳの場合は砒素またはリンを、１×１０ 15
〜１×１０16ｃｍ-2注入し、第２の不純物拡散層１４を
形成する。
【００４１】図９を参照して、ＣＶＤ法により絶縁膜１
５を、たとえばシリコン酸化膜を４００〜１０００ｎｍ
形成する。
５を、たとえばシリコン酸化膜を４００〜１０００ｎｍ
形成する。
【００４２】図９と図１０を参照して、ＣＭＰ法、エッ
チバック法により、絶縁膜１５をエッチングし、第２の
マスク膜４の表面を露出させる。
チバック法により、絶縁膜１５をエッチングし、第２の
マスク膜４の表面を露出させる。
【００４３】図１１を参照して、ウェットエッチングま
たはドライエッチング法により、第２のマスク４、第１
のマスク３、および酸化膜２を除去する。
たはドライエッチング法により、第２のマスク４、第１
のマスク３、および酸化膜２を除去する。
【００４４】図１２を参照して、ＣＶＤ法または熱酸化
法によりゲート絶縁膜１６、たとえば酸化アルミニウ
ム、酸化ハフニウム、酸化ジルコニウム、シリコン酸化
膜、シリコン窒化膜を膜厚１〜２０ｎｍ形成し、その後
導電性膜１７、たとえば、多結晶シリコン、金属シリサ
イド、金属窒化膜、金属シリコン窒化膜、金属膜または
これらの積層膜を１００〜５００ｎｍ形成する。
法によりゲート絶縁膜１６、たとえば酸化アルミニウ
ム、酸化ハフニウム、酸化ジルコニウム、シリコン酸化
膜、シリコン窒化膜を膜厚１〜２０ｎｍ形成し、その後
導電性膜１７、たとえば、多結晶シリコン、金属シリサ
イド、金属窒化膜、金属シリコン窒化膜、金属膜または
これらの積層膜を１００〜５００ｎｍ形成する。
【００４５】図１３を参照して、ＣＭＰ法、エッチバッ
ク法により、ゲート電極領域にのみ導電性膜１７を残置
せしめる。
ク法により、ゲート電極領域にのみ導電性膜１７を残置
せしめる。
【００４６】図１４は、図１３工程における、ソース・
ゲート・ドレインが配置される方向と垂直方向の断面図
である。
ゲート・ドレインが配置される方向と垂直方向の断面図
である。
【００４７】図１５を参照して、スパッタ法またはＣＶ
Ｄ法により導電性膜、たとえば、ＴｉＮ、Ｗ、ＡｌＣｕ
膜またはこれらの積層膜を５０〜２００ｎｍ形成し、こ
れを写真製版およびエッチング法によりパターニング
し、配線１８を形成する。
Ｄ法により導電性膜、たとえば、ＴｉＮ、Ｗ、ＡｌＣｕ
膜またはこれらの積層膜を５０〜２００ｎｍ形成し、こ
れを写真製版およびエッチング法によりパターニング
し、配線１８を形成する。
【００４８】図１６は図１５工程における、ソース・ゲ
ート・ドレインが配置される方向と垂直方向の断面図で
ある。以上の方法により、ＭＩＳＦＥＴが完成する。
ート・ドレインが配置される方向と垂直方向の断面図で
ある。以上の方法により、ＭＩＳＦＥＴが完成する。
【００４９】本実施例によれば、図２と図３と図４を参
照して、分離領域（６）にオフセット領域（サイドウォ
ール５の幅）を設け、このオフセット領域に囲まれた領
域に溝（６）を形成し、溝内部に空洞１０７を形成す
る。溝内部に空洞１０７を設けることで、応力緩和がで
きるとともに、オフセット領域を設けることで、チャネ
ルカット層９を制御よく形成でき、良好な分離特性を得
ることができる。
照して、分離領域（６）にオフセット領域（サイドウォ
ール５の幅）を設け、このオフセット領域に囲まれた領
域に溝（６）を形成し、溝内部に空洞１０７を形成す
る。溝内部に空洞１０７を設けることで、応力緩和がで
きるとともに、オフセット領域を設けることで、チャネ
ルカット層９を制御よく形成でき、良好な分離特性を得
ることができる。
【００５０】実施例２
実施例１では、第１のマスクとしてシリコン膜を用い
た。本実施例では、第１のマスク膜を省いている。
た。本実施例では、第１のマスク膜を省いている。
【００５１】図１７を参照して、半導体基板１上に、熱
酸化法またはＣＶＤ法により、シリコン酸化膜により下
敷膜２１を、膜厚１０〜２０ｎｍ形成する。その後、Ｃ
ＶＤ法により、シリコン窒化膜２２を形成する。その
後、写真製版およびエッチング法により、これらの所望
のパターンを形成する。
酸化法またはＣＶＤ法により、シリコン酸化膜により下
敷膜２１を、膜厚１０〜２０ｎｍ形成する。その後、Ｃ
ＶＤ法により、シリコン窒化膜２２を形成する。その
後、写真製版およびエッチング法により、これらの所望
のパターンを形成する。
【００５２】図１８を参照して、ＣＶＤ法によりシリコ
ン酸化膜をたとえば１０〜５０ｎｍ形成し、これを異方
性エッチングすることにより、サイドウォールスペーサ
２３を形成する。
ン酸化膜をたとえば１０〜５０ｎｍ形成し、これを異方
性エッチングすることにより、サイドウォールスペーサ
２３を形成する。
【００５３】図１９を参照して、シリコン窒化膜２２、
サイドウォールスペーサ２３をマスクに半導体基板１を
エッチングし、トレンチ６を形成する。
サイドウォールスペーサ２３をマスクに半導体基板１を
エッチングし、トレンチ６を形成する。
【００５４】図２０を参照して、熱酸化法によりトレン
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。次に、ＣＶＤ法により絶縁膜８を、たとえば
３００〜８００ｎｍ厚、形成し、トレンチ６の上部を埋
める。このとき、トレンチ６の内部を絶縁膜８で完全に
埋込む必要はなく、トレンチ６の上端部が覆われればよ
い。
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。次に、ＣＶＤ法により絶縁膜８を、たとえば
３００〜８００ｎｍ厚、形成し、トレンチ６の上部を埋
める。このとき、トレンチ６の内部を絶縁膜８で完全に
埋込む必要はなく、トレンチ６の上端部が覆われればよ
い。
【００５５】図２０と図２１を参照して、シリコン窒化
膜２２の表面が露出するまで、エッチバック法やＣＭＰ
法により絶縁膜８の膜厚を減じ、トレンチ６の上端部を
塞ぐ。その後、表面よりイオン注入法によりチャネルカ
ット９を形成する。
膜２２の表面が露出するまで、エッチバック法やＣＭＰ
法により絶縁膜８の膜厚を減じ、トレンチ６の上端部を
塞ぐ。その後、表面よりイオン注入法によりチャネルカ
ット９を形成する。
【００５６】図２２を参照して、熱燐酸によるウェット
エッチングにより、選択的にシリコン窒化膜２２を除去
する。このとき、下敷膜２１の一部が露出するが、弗酸
等の洗浄により除去してもよい。
エッチングにより、選択的にシリコン窒化膜２２を除去
する。このとき、下敷膜２１の一部が露出するが、弗酸
等の洗浄により除去してもよい。
【００５７】その後、ゲート電極を形成するには、ＣＶ
Ｄ法でシリコン酸化膜やシリコン窒化膜や金属酸化膜の
ゲート絶縁膜を形成後、ＣＶＤ法でシリコンまたはシリ
コンゲルマニウムまたは金属シリサイド等を形成しパタ
ーニングする。
Ｄ法でシリコン酸化膜やシリコン窒化膜や金属酸化膜の
ゲート絶縁膜を形成後、ＣＶＤ法でシリコンまたはシリ
コンゲルマニウムまたは金属シリサイド等を形成しパタ
ーニングする。
【００５８】このような実施例であっても、実施例１と
同様の効果を奏する。実施例３ トレンチ上に形成される絶縁膜として、シリコン窒化膜
を用いてもよい。トランジスタ上に形成する層間絶縁膜
をシリコン酸化膜で構成することにより、シリコン基板
とボーダレスコンタクトが可能になる。
同様の効果を奏する。実施例３ トレンチ上に形成される絶縁膜として、シリコン窒化膜
を用いてもよい。トランジスタ上に形成する層間絶縁膜
をシリコン酸化膜で構成することにより、シリコン基板
とボーダレスコンタクトが可能になる。
【００５９】図２３を参照して、半導体基板１上にＣＶ
Ｄ法によりシリコン酸化膜３１を、たとえば２００〜３
００ｎｍ形成する。その後、写真製版およびエッチング
法により、所望のパターンを形成する。
Ｄ法によりシリコン酸化膜３１を、たとえば２００〜３
００ｎｍ形成する。その後、写真製版およびエッチング
法により、所望のパターンを形成する。
【００６０】図２４を参照して、ＣＶＤ法によりシリコ
ン窒化膜を、たとえば１０〜５０ｎｍ形成し、これを異
方性エッチングすることにより、サイドウォールスペー
サ３３を形成する。なお、シリコン窒化膜を形成する前
に、熱酸化法、ＣＶＤ法により、シリコン酸化膜３２
を、たとえば５〜１０ｎｍ形成する。シリコン酸化膜３
２を形成することで、半導体基板との界面に不要な界面
順位の形成を防止し、分離特性の劣化を防止できる。
ン窒化膜を、たとえば１０〜５０ｎｍ形成し、これを異
方性エッチングすることにより、サイドウォールスペー
サ３３を形成する。なお、シリコン窒化膜を形成する前
に、熱酸化法、ＣＶＤ法により、シリコン酸化膜３２
を、たとえば５〜１０ｎｍ形成する。シリコン酸化膜３
２を形成することで、半導体基板との界面に不要な界面
順位の形成を防止し、分離特性の劣化を防止できる。
【００６１】図２５を参照して、サイドウォールスペー
サ３３、シリコン酸化膜３１をマスクにエッチングし、
トレンチ６を形成する。
サ３３、シリコン酸化膜３１をマスクにエッチングし、
トレンチ６を形成する。
【００６２】図２６を参照して、熱酸化法によりトレン
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法によりシリコン窒化膜３４
を、たとえば３００〜８００ｎｍ厚、形成し、トレンチ
６の上部を埋める。
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法によりシリコン窒化膜３４
を、たとえば３００〜８００ｎｍ厚、形成し、トレンチ
６の上部を埋める。
【００６３】図２７を参照して、ＣＭＰ法またはエッチ
バック法により、シリコン窒化膜３４をエッチングし、
シリコン酸化膜３１を露出させ、平坦化させる。
バック法により、シリコン窒化膜３４をエッチングし、
シリコン酸化膜３１を露出させ、平坦化させる。
【００６４】図２８を参照して、イオン注入法により、
チャネルカット９を形成する。その後、弗酸水溶液でシ
リコン酸化膜３１を除去する。
チャネルカット９を形成する。その後、弗酸水溶液でシ
リコン酸化膜３１を除去する。
【００６５】このように、素子分離領域にシリコン窒化
膜を形成することで、セルフアラインコンタクトの形成
が可能である。
膜を形成することで、セルフアラインコンタクトの形成
が可能である。
【００６６】たとえば、イオン注入法およびアニール法
により不純物拡散層３５を形成し、その後ＣＶＤ法によ
りシリコン酸化膜３６を形成する。その後、リソグラフ
ィ法およびエッチング法により、シリコン酸化膜３６中
にコンタクトホール３７を形成する。シリコン酸化膜３
６は、シリコン窒化膜３４に対し選択的にエッチングで
きるため、図２９に示すように、ホール開口部分が素子
分離絶縁膜側にずれても、トレンチ６にホールが到達す
ることはない。
により不純物拡散層３５を形成し、その後ＣＶＤ法によ
りシリコン酸化膜３６を形成する。その後、リソグラフ
ィ法およびエッチング法により、シリコン酸化膜３６中
にコンタクトホール３７を形成する。シリコン酸化膜３
６は、シリコン窒化膜３４に対し選択的にエッチングで
きるため、図２９に示すように、ホール開口部分が素子
分離絶縁膜側にずれても、トレンチ６にホールが到達す
ることはない。
【００６７】このため、リソグラフィの重ね合わせマー
ジンを小さくでき、微細化が容易になる。
ジンを小さくでき、微細化が容易になる。
【００６８】実施例４
図３０を参照して、半導体基板１上に熱酸化法やＣＶＤ
法によりシリコン酸化膜２を、たとえば５〜１０ｎｍ形
成する。その後、ＣＶＤ法により、第１のマスク膜３、
たとえばシリコン膜を、１００〜３００ｎｍ形成する。
その後、第２のマスク膜４、たとえばシリコン窒化膜を
膜厚５０〜１５０ｎｍ形成する。マスク膜３は、シリコ
ン膜の代わりに、シリコンゲルマニウム膜でもよい。次
に、ＣＶＤ法により、第２のマスク膜４と異なる材質で
ある、シリコン酸化膜を、たとえば１０〜５０ｎｍ形成
する。次に、異方性エッチングにより、サイドウォール
スペーサ５を形成する。このとき形成する膜厚は、トレ
ンチ幅の半分以下とする。
法によりシリコン酸化膜２を、たとえば５〜１０ｎｍ形
成する。その後、ＣＶＤ法により、第１のマスク膜３、
たとえばシリコン膜を、１００〜３００ｎｍ形成する。
その後、第２のマスク膜４、たとえばシリコン窒化膜を
膜厚５０〜１５０ｎｍ形成する。マスク膜３は、シリコ
ン膜の代わりに、シリコンゲルマニウム膜でもよい。次
に、ＣＶＤ法により、第２のマスク膜４と異なる材質で
ある、シリコン酸化膜を、たとえば１０〜５０ｎｍ形成
する。次に、異方性エッチングにより、サイドウォール
スペーサ５を形成する。このとき形成する膜厚は、トレ
ンチ幅の半分以下とする。
【００６９】図３１を参照して、サイドウォールスペー
サ５、第２のマスク膜４、第１のマスク膜３をマスク
に、半導体基板１をエッチングし、トレンチ６を、たと
えば２００〜４００ｎｍ深さ形成する。
サ５、第２のマスク膜４、第１のマスク膜３をマスク
に、半導体基板１をエッチングし、トレンチ６を、たと
えば２００〜４００ｎｍ深さ形成する。
【００７０】ここまでは、実施例１の図１から図３の工
程と同様である。図３１と図３２を参照して、次に、弗
酸等のウェットエッチングまたはドライエッチングによ
り、サイドウォールスペーサ５を選択的に除去する。
程と同様である。図３１と図３２を参照して、次に、弗
酸等のウェットエッチングまたはドライエッチングによ
り、サイドウォールスペーサ５を選択的に除去する。
【００７１】図３３を参照して、熱酸化法によりトレン
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法またはスパッタ法またはゾ
ルゲル法等により、絶縁膜８を、たとえば３００〜８０
０ｎｍ厚、形成し、トレンチ６の上部を埋める。このと
き、トレンチ６の内部を完全に埋込む必要はなく、トレ
ンチ６の上端部が覆われればよい。図中では、ボイド１
０７が形成されている。
チ６の表面に熱酸化膜７を、たとえば５〜２０ｎｍ厚、
形成する。その後、ＣＶＤ法またはスパッタ法またはゾ
ルゲル法等により、絶縁膜８を、たとえば３００〜８０
０ｎｍ厚、形成し、トレンチ６の上部を埋める。このと
き、トレンチ６の内部を完全に埋込む必要はなく、トレ
ンチ６の上端部が覆われればよい。図中では、ボイド１
０７が形成されている。
【００７２】図３４を参照して、第２のマスク膜４の表
面が露出するまで、エッチバック法やＣＭＰ法により、
絶縁膜８の膜厚を減じ、トレンチ６の上端部を塞ぐ。そ
の後、表面よりイオンを注入し、チャネルカット９を形
成する。
面が露出するまで、エッチバック法やＣＭＰ法により、
絶縁膜８の膜厚を減じ、トレンチ６の上端部を塞ぐ。そ
の後、表面よりイオンを注入し、チャネルカット９を形
成する。
【００７３】本実施例によれば、サイドウォールスペー
サ５を除去するため、実施例１に比べて、絶縁膜８の埋
込は容易になる。
サ５を除去するため、実施例１に比べて、絶縁膜８の埋
込は容易になる。
【００７４】なお、変形例として、図１７から図１８の
工程を経由した後、サイドウォールスペーサを除去し、
その後、本実施例と同じ工程を経由してもよい。これに
より、マスク膜の構造が簡単になり、工程の簡略化が図
れる。
工程を経由した後、サイドウォールスペーサを除去し、
その後、本実施例と同じ工程を経由してもよい。これに
より、マスク膜の構造が簡単になり、工程の簡略化が図
れる。
【００７５】実施例５
実施例４では、トレンチ６を形成した後、サイドウォー
ル５を除去した。
ル５を除去した。
【００７６】本実施例では、トレンチ形成時にサイドウ
ォール５を除去し、工程の簡略化を可能にする方法を提
供する。
ォール５を除去し、工程の簡略化を可能にする方法を提
供する。
【００７７】図３５を参照して、実施例４の図３０の工
程で、サイドウォールスペーサ５をＣＶＤ法により、た
とえば多結晶シリコンやアモルファスシリコンで形成す
る。その後、異方性エッチングでエッチングし、サイド
ウォールスペーサ５を形成する。
程で、サイドウォールスペーサ５をＣＶＤ法により、た
とえば多結晶シリコンやアモルファスシリコンで形成す
る。その後、異方性エッチングでエッチングし、サイド
ウォールスペーサ５を形成する。
【００７８】図３５と図３６を参照して、サイドウォー
ルスペーサ５と第２のマスク膜４をマスクにして、酸化
膜２をエッチングする。その後引続き、サイドウォール
スペーサ５とシリコン基板１とをエッチングし、トレン
チ６を形成するとともに、サイドウォールスペーサ５を
除去する。
ルスペーサ５と第２のマスク膜４をマスクにして、酸化
膜２をエッチングする。その後引続き、サイドウォール
スペーサ５とシリコン基板１とをエッチングし、トレン
チ６を形成するとともに、サイドウォールスペーサ５を
除去する。
【００７９】以下、図３３および図３４工程と同様に、
絶縁膜８をトレンチ上に形成する。以上のように、サイ
ドウォールスペーサを基板と同じ材料により形成するこ
とで、トレンチ６を形成するとともにサイドウォールス
ペーサ５を除去でき、工程の削減が可能である。
絶縁膜８をトレンチ上に形成する。以上のように、サイ
ドウォールスペーサを基板と同じ材料により形成するこ
とで、トレンチ６を形成するとともにサイドウォールス
ペーサ５を除去でき、工程の削減が可能である。
【００８０】また、変形例として、図１７と図１８の工
程を経由する時に、サイドウォールスペーサ５をシリコ
ン材で形成し、その後、本実施例と同じ工程を経由して
もよい。
程を経由する時に、サイドウォールスペーサ５をシリコ
ン材で形成し、その後、本実施例と同じ工程を経由して
もよい。
【００８１】実施例６
以上の工程では、絶縁膜８を平坦化し、トレンチ６０に
ボイドを形成した。このトレンチ内部に基板と同じ材料
であるシリコンを埋込んでもよい。
ボイドを形成した。このトレンチ内部に基板と同じ材料
であるシリコンを埋込んでもよい。
【００８２】図３７を参照して、図３に示す工程の後、
熱酸化法によりトレンチ側壁に熱酸化膜７を形成する。
その後、シリコン膜６１をたとえば２００〜３００ｎｍ
形成する。この膜厚は、トレンチ６の幅で決定する。
熱酸化法によりトレンチ側壁に熱酸化膜７を形成する。
その後、シリコン膜６１をたとえば２００〜３００ｎｍ
形成する。この膜厚は、トレンチ６の幅で決定する。
【００８３】次に、図３８を参照して、エッチバック法
により、シリコン膜６１の膜厚を減じ、トレンチ６の内
部にシリコン膜６１を埋込む。基板と埋込んだ膜６１が
同一材料であるため、熱膨張による応力の発生を防止で
きる。
により、シリコン膜６１の膜厚を減じ、トレンチ６の内
部にシリコン膜６１を埋込む。基板と埋込んだ膜６１が
同一材料であるため、熱膨張による応力の発生を防止で
きる。
【００８４】図３９を参照して、ＣＶＤ法により絶縁膜
８、たとえばシリコン酸化膜を凹部を埋め込むように形
成し、その後、ＣＭＰ法またはエッチバック法で、表面
を平坦化する。
８、たとえばシリコン酸化膜を凹部を埋め込むように形
成し、その後、ＣＭＰ法またはエッチバック法で、表面
を平坦化する。
【００８５】シリコンのＣＶＤはカバレッジがよいた
め、トレンチ内部の埋込が容易である。また、トレンチ
内部に埋込まれたシリコン膜６１上に、絶縁膜８を形成
するため、凹部への埋込が容易になる。その後、チャネ
ルカット９を形成する。
め、トレンチ内部の埋込が容易である。また、トレンチ
内部に埋込まれたシリコン膜６１上に、絶縁膜８を形成
するため、凹部への埋込が容易になる。その後、チャネ
ルカット９を形成する。
【００８６】また、本実施例でも、変形例として、図１
７から図１８工程を経由した後、上記方法でシリコン膜
をトレンチ６の内部に埋込んでもよい。
７から図１８工程を経由した後、上記方法でシリコン膜
をトレンチ６の内部に埋込んでもよい。
【００８７】また、上記実施例すべてにおいて、トレン
チの幅を一定量以下に設定してもよい。トレンチ幅が広
い場合、平坦化時に、トレンチ上部に絶縁膜を残置させ
るのが困難である。このような場合、また、トレンチに
ボイドを形成するためには、トレンチのアスペクト比を
大きく設定することが効果的である。たとえば、トレン
チが平面形状で長辺と短辺からなる長方形である場合、
短辺の長さを５００ｎｍ以下とするのが好ましい。
チの幅を一定量以下に設定してもよい。トレンチ幅が広
い場合、平坦化時に、トレンチ上部に絶縁膜を残置させ
るのが困難である。このような場合、また、トレンチに
ボイドを形成するためには、トレンチのアスペクト比を
大きく設定することが効果的である。たとえば、トレン
チが平面形状で長辺と短辺からなる長方形である場合、
短辺の長さを５００ｎｍ以下とするのが好ましい。
【００８８】今回開示された実施例はすべての点で例示
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
【００８９】
【発明の効果】以上説明したとおり、この発明によれ
ば、良好な分離特性を実現でき、高集積な半導体回路を
提供できるという効果を奏する。
ば、良好な分離特性を実現でき、高集積な半導体回路を
提供できるという効果を奏する。
【図１】 実施例１に係る半導体装置の製造方法の順序
の第１の工程における半導体装置の断面図である。
の第１の工程における半導体装置の断面図である。
【図２】 実施例１に係る半導体装置の製造方法の順序
の第２の工程における半導体装置の断面図である。
の第２の工程における半導体装置の断面図である。
【図３】 実施例１に係る半導体装置の製造方法の順序
の第３の工程における半導体装置の断面図である。
の第３の工程における半導体装置の断面図である。
【図４】 実施例１に係る半導体装置の製造方法の順序
の第４の工程における半導体装置の断面図である。
の第４の工程における半導体装置の断面図である。
【図５】 実施例１に係る半導体装置の製造方法の順序
の第５の工程における半導体装置の断面図である。
の第５の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序
の第６の工程における半導体装置の断面図である。
の第６の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序
の第７の工程における半導体装置の断面図である。
の第７の工程における半導体装置の断面図である。
【図８】 実施例１に係る半導体装置の製造方法の順序
の第８の工程における半導体装置の断面図である。
の第８の工程における半導体装置の断面図である。
【図９】 実施例１に係る半導体装置の製造方法の順序
の第９の工程における半導体装置の断面図である。
の第９の工程における半導体装置の断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の順
序の第１０の工程における半導体装置の断面図である。
序の第１０の工程における半導体装置の断面図である。
【図１１】 実施例１に係る半導体装置の製造方法の順
序の第１１の工程における半導体装置の断面図である。
序の第１１の工程における半導体装置の断面図である。
【図１２】 実施例１に係る半導体装置の製造方法の順
序の第１２の工程における半導体装置の断面図である。
序の第１２の工程における半導体装置の断面図である。
【図１３】 実施例１に係る半導体装置の製造方法の順
序の第１３の工程における半導体装置の断面図である。
序の第１３の工程における半導体装置の断面図である。
【図１４】 図１３装置におけるソース・ゲート・ドレ
イン方向の断面図である。
イン方向の断面図である。
【図１５】 実施例１に係る半導体装置の製造方法の順
序の第１４の工程における半導体装置の断面図である。
序の第１４の工程における半導体装置の断面図である。
【図１６】 図１５装置におけるソース・ゲート・ドレ
イン方向の断面図である。
イン方向の断面図である。
【図１７】 実施例２に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図１８】 実施例２に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図１９】 実施例２に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図２０】 実施例２に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図である。
序の第４の工程における半導体装置の断面図である。
【図２１】 実施例２に係る半導体装置の製造方法の順
序の第５の工程における半導体装置の断面図である。
序の第５の工程における半導体装置の断面図である。
【図２２】 実施例２に係る半導体装置の製造方法の順
序の第６の工程における半導体装置の断面図である。
序の第６の工程における半導体装置の断面図である。
【図２３】 実施例３に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図２４】 実施例３に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図２５】 実施例３に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図２６】 実施例３に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図である。
序の第４の工程における半導体装置の断面図である。
【図２７】 実施例３に係る半導体装置の製造方法の順
序の第５の工程における半導体装置の断面図である。
序の第５の工程における半導体装置の断面図である。
【図２８】 実施例３に係る半導体装置の製造方法の順
序の第６の工程における半導体装置の断面図である。
序の第６の工程における半導体装置の断面図である。
【図２９】 実施例３に係る半導体装置の製造方法の順
序の第７の工程における半導体装置の断面図である。
序の第７の工程における半導体装置の断面図である。
【図３０】 実施例４に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図３１】 実施例４に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図３２】 実施例４に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図３３】 実施例４に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図である。
序の第４の工程における半導体装置の断面図である。
【図３４】 実施例４に係る半導体装置の製造方法の順
序の第５の工程における半導体装置の断面図である。
序の第５の工程における半導体装置の断面図である。
【図３５】 実施例５に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図３６】 実施例５に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図３７】 実施例６に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図３８】 実施例６に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図３９】 実施例６に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図４０】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４１】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４２】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４３】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４４】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４５】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４６】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
１ 半導体基板、６ トレンチ、８ 絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｒ
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA46 AA77
AA78 AA82 AC01 BA01 BA05
CA17 DA02 DA23 DA24 DA25
DA44
5F048 AA04 AA07 AA09 AC01 BA01
BB01 BB05 BB08 BB09 BB11
BB12 BF04 BF06 BF07 BF15
BF16 BG14 BH07 DA25
5F140 AA14 AA24 AA34 BA01 BD05
BD07 BD11 BE07 BE10 BF01
BF04 BF05 BF08 BF10 BF11
BF14 BF15 BF18 BF58 BG03
BG04 BG12 BG14 BG36 BG40
BG52 BG53 BH15 BK01 BK02
BK05 BK13 CA03 CB02 CB04
CC03 CC08 CE20
Claims (13)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に設けられたトレンチと、 前記トレンチ内に空隙ができるように、その一部が該ト
レンチに嵌まり込み、かつ上方に延びる絶縁膜と、 前記トレンチの上端の径は、前記絶縁膜の径よりも小さ
くされている、トレンチ分離を有する半導体装置。 - 【請求項２】 前記絶縁膜は、シリコン酸化膜を含む、
請求項１に記載のトレンチ分離を有する半導体装置。 - 【請求項３】 前記絶縁膜は、上に向けて径が広がる第
１の絶縁膜と、該第１の絶縁膜を周囲から取り囲み、か
つ上に向けて幅が狭まる第２の絶縁膜とからなる、請求
項１に記載のトレンチ分離を有する半導体装置。 - 【請求項４】 前記第１および第２の絶縁膜は、シリコ
ン酸化膜で形成される、請求項３に記載のトレンチ分離
を有する半導体装置。 - 【請求項５】 前記絶縁膜は、シリコン窒化膜を含む、
請求項１に記載のトレンチ分離を有する半導体装置。 - 【請求項６】 前記第１および第２の絶縁膜は、シリコ
ン窒化膜で形成される、請求項３に記載のトレンチ分離
を有する半導体装置。 - 【請求項７】 半導体基板と、 前記半導体基板の表面に設けられたトレンチと、 前記トレンチの内壁に形成されたシリコン酸化膜と、 前記シリコン酸化膜を介在させて前記トレンチ内に埋込
まれたシリコン膜と、 前記シリコン膜の表面に接触し、かつトレンチの上方に
延びる絶縁膜と、を備えたトレンチ分離を有する半導体
装置。 - 【請求項８】 半導体基板の上にマスク膜を形成する工
程と、 前記マスク膜を、所望の領域を残しエッチングする工程
と、 前記エッチング後に残ったマスク膜の側壁に、サイドウ
ォールスペーサを形成する工程と、 前記マスク膜と前記サイドウォールスペーサをマスクに
して、前記半導体基板の表面をエッチングし、トレンチ
を形成する工程と、 前記トレンチの内部に空隙を残しながら該トレンチの上
端部を覆うように、前記半導体基板の上に絶縁膜を形成
する工程と、 前記絶縁膜を前記マスク膜の表面が露出するまでエッチ
バックする工程と、 前記マスク膜を除去する工程と、 前記半導体基板の表面にイオン注入する工程と、を備え
たトレンチ分離を有する半導体装置の製造方法。 - 【請求項９】 前記マスク膜を除去した後、前記サイド
ウォールスペーサの下であって、かつ前記トレンチの底
部とほぼ同一の深さに不純物拡散層を形成する工程をさ
らに備える、請求項８に記載のトレンチ分離を有する半
導体装置の製造方法。 - 【請求項１０】 前記マスク膜はシリコン酸化膜とシリ
コン膜とシリコン窒化膜の積層膜である、請求項８に記
載のトレンチ分離を有する半導体装置の製造方法。 - 【請求項１１】 前記マスク膜はシリコン酸化膜とシリ
コン窒化膜の積層膜である、請求項８に記載のトレンチ
分離を有する半導体装置の製造方法。 - 【請求項１２】 半導体基板の上にマスク膜を形成する
工程と、 前記マスク膜を、所望の領域を残しエッチングする工程
と、 前記エッチング後に残ったマスク膜の側壁に、サイドウ
ォールスペーサを形成する工程と、 前記マスク膜と前記サイドウォールスペーサをマスクに
して、前記半導体基板の表面をエッチングし、トレンチ
を形成する工程と、 前記サイドウォールスペーサを除去する工程と、 前記トレンチの内部に空隙を残しながら該トレンチの上
端部を覆うように、前記半導体基板の上に絶縁膜を形成
する工程と、 前記絶縁膜を前記マスク膜の表面が露出するまでエッチ
バックする工程と、 前記マスク膜を除去する工程と、 前記半導体基板の表面にイオン注入する工程と、を備え
たトレンチ分離を有する半導体装置の製造方法。 - 【請求項１３】 シリコン基板の上にマスク膜を形成す
る工程と、 前記マスク膜を、所望の領域を残しエッチングする工程
と、 前記エッチング後に残ったマスク膜の側壁に、シリコン
で形成されたサイドウォールスペーサを形成する工程
と、 前記マスク膜をマスクにし、前記サイドウォールスペー
サと前記シリコン基板をエッチングし、前記シリコン基
板の表面にトレンチを形成すると同時にサイドウォール
スペーサを除去する工程と、 前記トレンチの内部に空隙を残しながら該トレンチの上
端部を覆うように、前記半導体基板の上に絶縁膜を形成
する工程と、 前記絶縁膜を前記マスク膜の表面が露出するまでエッチ
バックする工程と、 前記マスク膜を除去する工程と、 前記半導体基板の表面にイオン注入する工程と、を備え
たトレンチ分離を有する半導体装置の製造方法。
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