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JP2003133502A - 半導体装置およびその製造方法ならびに電子装置 - Google Patents

半導体装置およびその製造方法ならびに電子装置

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Publication number
JP2003133502A
JP2003133502A JP2001329545A JP2001329545A JP2003133502A JP 2003133502 A JP2003133502 A JP 2003133502A JP 2001329545 A JP2001329545 A JP 2001329545A JP 2001329545 A JP2001329545 A JP 2001329545A JP 2003133502 A JP2003133502 A JP 2003133502A
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JP
Japan
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tab
semiconductor chip
leads
electrodes
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Application number
JP2001329545A
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English (en)
Inventor
Masakazu Sakano
正和 坂野
Shigeru Kenjo
茂 見上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Northern Japan Semiconductor Technologies Inc
Original Assignee
Hitachi Ltd
Northern Japan Semiconductor Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hitachi Ltd, Northern Japan Semiconductor Technologies Inc filed Critical Hitachi Ltd
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Abstract

(57)【要約】 【課題】 半導体装置においてコストを抑えて薄形化を
実現する。 【解決手段】 主面２ｂに複数のパッドが形成された半
導体チップ２と、半導体チップ２の４辺に対応してその
周囲に配置された複数のリード１ａと、半導体チップ２
の前記パッドを露出させてその主面２ｂと両面接着テー
プ６を介して接着しているタブ１ｂと、タブ１ｂの外側
の周囲に配置され、かつ半導体チップ２の前記パッドと
リード１ａとを接続するワイヤ４と、半導体チップ２、
複数のワイヤ４およびタブ１ｂを封止する封止体３とか
らなり、ワイヤ４によるループがタブ１ｂの周囲の側方
に形成されており、タブ１ｂを半導体チップ２の上に配
置するとともに、タブ１ｂの横にワイヤ４のループを形
成することにより、タブ１ｂの厚さとワイヤ４のループ
高さを相殺して薄形化を図るノンリード型の半導体装置
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、半導体装置および電子装置の薄形化に適用
して有効な技術に関する。
【０００２】
【従来の技術】半導体パッケージ（半導体装置）では、
薄形化のニーズが高まっている。
【０００３】これは、携帯機器などのさらなる薄形化や
小型化に対応するものであり、携帯機器などに搭載する
際に、僅かな隙間に対しても搭載可能にするためであ
る。
【０００４】例えば、パッケージ高さ0.５ｍｍＭＡＸを
実現するためには、半導体チップの外側周囲にボール電
極を配置したファンアウト型のＢＧＡ（Ball Grid Arra
y)を採用している。
【０００５】なお、ファンアウト型のＢＧＡについて
は、例えば、国際公開ＷＯ９９／４８１４５号公報に開
示されている。
【０００６】
【発明が解決しようとする課題】ところが、高さ0.５ｍ
ｍ以下という更なる半導体パッケージの薄形化を目指そ
うとする時、ファンアウト型のＢＧＡでは、薄形配線基
板のコストが高いため、パッケージとしてのコストが高
くなることが問題である。
【０００７】さらに、ファンアウト型のＢＧＡでは、半
導体チップの外側周囲にボール電極が配置されるため、
実装面積が大きくなることが問題である。
【０００８】ファンアウト型のＢＧＡに比較して、実装
面積が小さく、またコストの低い形態のパッケージとし
てＱＦＮ型パッケージ（Quad Flat Non-leaded Packag
e) が有る。従来のＱＦＰ（Quad Flat Package)が外部
電極端子として、封止体の周囲に突出する折り曲げ加工
されたアウタリードを有するのに比較して、ＱＦＮは外
部電極端子として一部が封止体の内部に封止され、また
別の一部が封止体の実装面に露出するリードを有する形
状を持ち、小型化および薄型化を同時に実現したパッケ
ージ形態である。
【０００９】しかし、前記ＱＦＮにおいても近年の厳し
い薄型化の要求に応えるためには、ＱＦＮを構成する半
導体チップやリードフレームなどの極端な薄型化が必要
であり、このように薄型化した部品を準備し、さらにそ
れを組み立てることが歩留りの低下や製造コストの上昇
を招きかねない事態に陥っている。
【００１０】本発明の目的は、コストを抑えて薄形化を
実現する半導体装置およびその製造方法ならびに電子装
置を提供することにある。
【００１１】本発明のその他の目的は、チップサイズや
リードフレームに汎用性を持たせる半導体装置およびそ
の製造方法ならびに電子装置を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】本発明は、主面に複数の電極が形成された
半導体チップと、複数のリードと、前記半導体チップの
主面の電極を露出させて前記主面と接着部材を介して接
着しているタブと、前記半導体チップの複数の電極と前
記複数のリードとを接続する複数のワイヤと、前記半導
体チップ、前記複数のワイヤおよび前記タブを封止する
封止体とを有し、前記ワイヤのループが前記タブの周囲
の側方に形成され、前記複数のリードは前記封止体の実
装面にその一部を露出しているものである。
【００１５】
【発明の実施の形態】以下の実施の形態では特に必要な
とき以外は同一または同様な部分の説明を原則として繰
り返さない。
【００１６】また、以下の実施の形態では便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００１７】さらに、以下の実施の形態において、要素
の数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合及び原理的に明らかに特定の数に
限定される場合などを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良いものとす
る。
【００１８】また、以下の実施の形態において、その構
成要素（要素ステップなどを含む）は、特に明示した場
合及び原理的に明らかに必須であると考えられる場合な
どを除き、必ずしも必須のものではないことは言うまで
もない。
【００１９】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合及び原理的に明らかにそうでないと考えられる
場合などを除き、実質的にその形状などに近似または類
似するものなどを含むものとする。このことは前記数値
及び範囲についても同様である。
【００２０】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）図１は本発明の実施の形
態１の半導体装置（ＱＦＮ）の内部構造の一例を封止体
を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿
った断面の構造を示す断面図、図３は図１に示すＢ−Ｂ
線に沿った断面の構造を示す断面図、図４は本発明の実
施の形態１の変形例の半導体装置（ＱＦＮ）の構造を示
す断面図、図５は本発明の実施の形態１の変形例の半導
体装置（ＱＦＮ）の内部構造を封止体を透過して示す平
面図、図６は本発明の実施の形態１の変形例の半導体装
置（ＳＯＮ）の内部構造を封止体を透過して示す平面
図、図７は図１に示すＱＦＮのタブの構造を示す部分平
面図、図８は変形例のタブの構造を示す部分平面図、図
９は変形例のタブの構造を示す部分平面図、図１０は図
１に示すＱＦＮの組み立てに用いられるマトリクスフレ
ームの構造の一例を示す平面図、図１１は図１に示すＱ
ＦＮの組み立てにおけるチップ付け状態の一例を示す概
念図、図１２は図１に示すＱＦＮの組み立てにおけるワ
イヤボンディング状態の一例を示す概念図、図１３は図
１に示すＱＦＮの組み立てにおけるモールド状態の一例
を示す断面図、図１４は図１に示すＱＦＮの製造方法に
おける組み立て手順の一例を示す製造プロセスフロー
図、図１５は図４に示す変形例のＱＦＮの実装構造の一
例を示す断面図、図１６は図１５に示す配線基板の基板
側の端子配列の一例を示す平面図、図１７は図１に示す
ＱＦＮを半田実装した際の半田フィレットの形成状態の
一例を示す部分拡大断面図、図１８および図１９は本発
明の実施の形態１の電子装置（マルチチップモジュー
ル）の構造の一例を示す断面図である。
【００２２】本実施の形態１の半導体装置は、樹脂封止
形で、小形かつ薄形のノンリードタイプの半導体パッケ
ージであり、前記半導体装置の一例として、ＱＦＮ（Qu
ad Flat Non-leaded Package) ５を取り上げて説明す
る。
【００２３】なお、ＱＦＮ５は、図１、図２に示すよう
に、複数の外部端子であるリード１ａの被接続面（一
部）１ｇが、樹脂モールドによって形成された封止体３
の実装面（以降、この面を裏面３ａという）の周縁部に
並んで露出して配置されたペリフェラル形の半導体パッ
ケージであり、各リード１ａは、封止体３に埋め込まれ
たインナリードと、封止体３の裏面３ａに露出するアウ
タリードとの両者の機能を兼ねている。
【００２４】図１、図２および図３に示す本実施の形態
１のＱＦＮ５の詳細構成について説明すると、複数の半
導体素子を有し、かつ主面２ｂにその４つの辺に沿って
複数のボンディング用のパッド（電極）２ａが形成され
た半導体チップ２と、半導体チップ２の４辺それぞれに
対応してその周囲に配置された複数のリード１ａと、半
導体チップ２の主面２ｂのパッド２ａを露出させてその
主面２ｂとダイボンド材である両面接着テープ（接着部
材）６を介して接着しているタブ１ｂと、タブ１ｂの外
側の周囲に配置されるとともに半導体チップ２のパッド
２ａとこれに対応するリード１ａとを電気的に接続する
複数のボンディング用のワイヤ４と、半導体チップ２、
複数のワイヤ４およびタブ１ｂを封止する封止体３とか
らなり、ワイヤ４によるループがタブ１ｂの周囲の側方
に形成されており、かつ複数のリード１ａのそれぞれ
は、封止体３の四角形の裏面３ａの周縁部にその一部で
ある被接続面１ｇを露出している。
【００２５】すなわち、図１に示すように、半導体チッ
プ２の主面２ｂにおいてこの主面２ｂの各パッド２ａを
露出させた状態で主面２ｂとタブ１ｂとが接着されてお
り、かつ図２に示すように、タブ１ｂの周囲の側方にワ
イヤ４のループが形成されている。
【００２６】したがって、ＱＦＮ５は、もともと小型化
／薄型化された構造を有するＱＦＮに対して、タブ１ｂ
を半導体チップ２の上に配置するとともに、タブ１ｂの
横にワイヤ４のループを形成し、これによって、タブ１
ｂの厚さとワイヤ４のループ高さを相殺して近年の厳し
い薄型化の要求に応えるべく、更なる薄形化を図るもの
であり、さらに、それぞれのリード１ａの被接続面１ｇ
が封止体３の裏面３ａに露出するノンリード型であるた
め、実装面積の低減化を図った小型化も可能にするもの
である。
【００２７】なお、タブ１ｂは、半導体チップ２の上側
に配置される構造であるため、図３に示すように、タブ
１ｂを支持する吊りリード１ｅには、タブ１ｂを上方に
配置するための曲げ加工（これをタブ上げ加工ともい
う）が施されている。
【００２８】また、図２、図３に示すように、ＱＦＮ５
では、半導体チップ２の裏面２ｃ側にも封止体３が形成
されている。
【００２９】すなわち、封止体３内に半導体チップ２を
完全に埋め込む構造であり、タブ１ｂの上側と半導体チ
ップ２の下側の両側に封止時のレジン７（図１３参照）
が回り込んで封止体３が形成される。
【００３０】これにより、半導体チップ２の下側とタブ
１ｂの上側とのレジンバランスを向上できるとともに、
半導体チップ２が封止体３から露出していないため、半
導体チップ２とレジン７との境界などからの水分の浸入
を防ぐことができ、その結果、耐湿性などの信頼性の向
上を図ることができる。
【００３１】なお、図２に示すＱＦＮ５では、リード１
ａの封止体３の裏面３ａに露出した面から封止体３の表
面までの高さ（Ｌ）が0.５ｍｍ以下となっている。
【００３２】つまり、リード１ａの被接続面１ｇには半
田めっき８（パラジウムめっきでもよい）が施されてお
り、この半田めっき８から封止体３の表面までの高さ
（Ｌ）が0.５ｍｍ以下となっており、薄形化を図ってい
る。
【００３３】ここで、ＱＦＮ５の内部のそれぞれの部材
の厚さについて説明すると、半導体チップ２は、例え
ば、0.１〜0.１５ｍｍであり、タブ１ｂは、0.１５ｍｍ
であり、タブ１ｂの上側および半導体チップ２の下側の
それぞれの封止体３の厚さは、0.１ｍｍであり、それぞ
れの最大値を合計すると、0.５ｍｍとなり、Ｌ＝0.５ｍ
ｍ以下の薄形を実現している。
【００３４】このようにして薄形化を図ることにより、
携帯機器やハードディスクドライブ装置などの僅かな隙
間にもＱＦＮ５を実装することが可能となる。
【００３５】また、図４に示すＱＦＮ５は、半導体チッ
プ２の裏面２ｃを封止体３の裏面３ａに露出させた構造
のものである。
【００３６】この構造は、タブ１ｂを支持する吊りリー
ド１ｅのタブ上げ部１ｉ（図１参照）の曲げ加工（タブ
上げ加工）の際の段差量を図２の構造より少なくするこ
とによって実現でき、吊りリード１ｅの曲げ加工による
段差量（タブ上げ量）を変えることにより、チップ埋め
込み構造とチップ裏面露出構造とを選択することができ
る。
【００３７】このように半導体チップ２を封止体３の裏
面３ａに露出させることにより、半導体チップ２の下側
に封止体３を形成しないため、その分をさらに薄くする
ことが可能となる。
【００３８】つまり、ＱＦＮ５の高さ（Ｍ）を0.４ｍｍ
以下とすることができ、更なる薄形化を実現できる。
【００３９】なお、半導体チップ２を封止体３の裏面３
ａから露出させることにより、放熱性とともに後述する
ＱＦＮ実装時などのノイズ耐性や高周波特性の向上も図
ることができる。
【００４０】また、チップ裏面を露出させて製造する薄
形構造において、露出したチップ裏面を絶縁したい場合
には、半導体ウェハのダイシング工程で予め２層構造の
ダイシングテープを用い、１層目のテープを含めてフル
カットダイシングを行うことにより、１層目のテープが
チップ裏面に残るため、薄形構造においてもチップ裏面
を絶縁させることができる。
【００４１】さらに、チップ裏面を露出させる薄形構造
において、チップ裏面を積極的にグラウンド電位に落と
したい場合には、導電性のテープを用いてもよいし、あ
るいは導電性の基板仮止め剤を用いてもよい。
【００４２】また、本実施の形態１のＱＦＮ５は、チッ
プ上にタブ１ｂが配置される構造であるが、半導体チッ
プ２の主面２ｂにおいてパッド２ａはワイヤ４接続のた
めに露出していなければならず、したがって、主面２ｂ
において対向するパッド２ａ列の間の領域にタブ１ｂが
配置されなければならない。
【００４３】そこで、タブ１ｂとしては、図１および図
２に示すように、半導体チップ２の主面２ｂよりチップ
支持面１ｃの面積が遥かに小さなもの（以降、これを小
タブという）を採用しており、これによって、半導体チ
ップ２の主面２ｂの中央付近にタブ１ｂを配置すれば、
各パッド２ａはタブ１ｂに覆われることなく必ず露出す
る構造となる。
【００４４】さらに、図１に示すように、ＱＦＮ５で
は、その複数のリード１ａが、必ず半導体チップ２の外
側の周囲に配置されている。
【００４５】したがって、小タブとの組み合わせにおい
て、半導体チップ２は、その外周が、タブ１ｂと各リー
ド１ａとの間に配置されるような大きさのものであれ
ば、種々の大きさのものを選択することができる。
【００４６】そこで、図５に示す変形例のＱＦＮ５は、
図１に示すものより小さな半導体チップ２を採用した場
合であり、このように、本実施の形態１のＱＦＮ５では
チップサイズに汎用性を持たせることができる。言い換
えると、１種類のリードフレームで複数の大きさの半導
体チップ２を搭載することができ、リードフレームの共
通化を図ることができる。
【００４７】また、図１や図５に示すように、半導体チ
ップ２は、その主面２ｂの縁部に複数のパッド２ａが並
んで設けられている（以降、このようなパッド２ａの配
列を外周パッド配列という）ことが好ましい。
【００４８】すなわち、外周パッド配列の半導体チップ
２を採用することが好ましい。これは、小タブの配置領
域を考慮すると、半導体チップ２の主面２ｂにおいて各
パッド２ａは、できるだけ縁部に設けられている方がタ
ブ１ｂと半導体チップ２の接着領域を広くすることがで
き、タブ１ｂと半導体チップ２との接着力を高めること
ができるためである。
【００４９】さらに、各パッド２ａが、できるだけ縁部
寄りに設けられている方がタブ１ｂの大きさとしても種
々のものを採用することができ、リードフレームに汎用
性を持たせることができる。
【００５０】また、ＱＦＮ５では、その複数のリード１
ａが、必ず半導体チップ２の外側の周囲に配置されてお
り、ＬＯＣ（Lead On Chip) タイプの半導体パッケージ
のようにワイヤボンディングが行われるインナリード
（バスバーリードも含む）がチップ上に配置された構造
とは明らかに異なっている。
【００５１】したがって、ＱＦＮ５では、タブ１ｂには
ワイヤボンディングが行われることはない。すなわち、
ＱＦＮ５は、タブ１ｂにはワイヤ４が接続しておらず、
ＬＯＣとは明らかに構造が異なったものである。
【００５２】また、ＱＦＮ５では、半導体チップ２とタ
ブ１ｂとを接着している接着部材として、両面接着テー
プ６を採用しており、これにより、ペースト状の接着材
を用いた際に発生する接着材流れによるパッド汚れを発
生させないようにすることができる。
【００５３】また、ＱＦＮ５の変形例として、本実施の
形態１の半導体装置は、例えば、図６に示すようなＳＯ
Ｎ（Small Outline No-lead)１４のように対向する２方
向にリード１ａが配置されたものであってもよい。
【００５４】すなわち、２方向のパッド・リードレイア
ウトであっても、本実施の形態１の半導体装置は適用可
能である。
【００５５】さらに、図１に示したＱＦＮ５では、四角
形の小タブ（タブ１ｂ）に半導体チップ２の主面２ｂを
接合させる場合を示したが、小タブの形状としては、種
々のものが考えられる。
【００５６】図７は、四角形のタブ１ｂに両面接着テー
プ６が貼られた状態を示したものである。
【００５７】さらに、図８は、四角形のタブ１ｂに複数
のスリット１ｆが設けられているものであり、このスリ
ット１ｆにレジン７（図１３参照）が埋め込まれること
により、レジン７とタブ１ｂの密着性を向上させること
ができる。
【００５８】また、図９は、タブ１ｂを１つではなく小
形化して５つ設けたものであり、この場合、両面接着テ
ープ６は少なくとも２つ以上のタブ１ｂに分散させて貼
ることが好ましいが、中央のタブ１ｂには両面接着テー
プ６を貼らずにダミーのタブ１ｂとしている。
【００５９】なお、タブ１ｂの形状は、図７、図８およ
び図９の形状に限定されるものではない。例えば、半導
体チップ２の各パッド２ａが主面２ｂの縁部よりやや内
方に形成されている場合など、枠状のタブ１ｂとして、
この枠内でパッド２ａが露出するようにしてもよく、ま
た、図８に示すタブ１ｂにおいて、スリット１ｆからパ
ッド２ａを露出させるようにしてもよい。
【００６０】次に、本実施の形態のＱＦＮ５の製造方法
を図１４に示す製造プロセスフロー図にしたがって説明
する。
【００６１】まず、それぞれのデバイス領域（パッケー
ジ領域）においてタブ１ｂと複数のリード１ａとを有
し、かつタブ１ｂのチップ支持面（第１の面）１ｃに両
面接着テープ６が貼り付けられたリードフレームである
図１０に示すマトリクスフレーム１を準備する。
【００６２】なお、マトリクスフレーム１は、複数行×
複数列に亘ってデバイス領域が形成されたものであり、
これによって、複数のＱＦＮ５を一括して組み立てるこ
とができるため、コストダウンと生産性向上を図ること
ができる。
【００６３】ただし、マトリクスフレーム１に限定され
るものではなく、単列の多数個取りのリードフレームを
用いてもよい。
【００６４】図１０は、１つのマトリクスフレーム１に
よって（１行〜４行）×（Ａ列からＣ列）の１２個のＱ
ＦＮ５を組み立てることが可能なフレームであり、マト
リクスフレーム１のそれぞれのタブ１ｂには、予め両面
接着テープ６が貼り付けられている。
【００６５】ただし、両面接着テープ６は、予め貼り付
けられていなくてもよく、その際には、ステップＳ３の
チップ付け工程で半導体チップ２とタブ１ｂを接着する
前にタブ１ｂに貼り付けてもよい。
【００６６】また、両面接着テープ６が予め貼り付けら
れていないリードフレームを準備して、ステップＳ３の
チップ付け工程で半導体チップ２とタブ１ｂを接着する
前に両面接着テープ６を半導体チップ２の主面２ｂ上に
貼り付けてもよい。その際、半導体チップ２の主面２ｂ
に各パッド２ａが露出するように両面接着テープ６を接
着し、ステップＳ３のチップ付け工程で、この両面接着
テープ６が貼り付けられた半導体チップ２の主面２ｂと
タブ１ｂとを各パッド２ａを露出させて両面接着テープ
６を介して接着することになる。
【００６７】一方、図１４に示すステップＳ１により、
複数のパッド２ａが形成された半導体チップ領域を有す
る半導体ウェハを準備し、この半導体ウェハをダイシン
グによって個片化して良品の半導体チップ２を取得する
（ステップＳ２）。
【００６８】その後、ステップＳ３に示すチップ付けを
行う。
【００６９】すなわち、それぞれのタブ１ｂのチップ支
持面１ｃに両面接着テープ６が貼り付けられたマトリク
スフレーム１を供給して、半導体チップ２の主面２ｂと
タブ１ｂとを複数のパッド２ａを露出させて両面接着テ
ープ６を介して接着する。
【００７０】その際、まず、図１１に示すように、ヒー
トステージ１０上に半導体チップ２を位置決めするとと
もに、その主面２ｂを上方に向けて配置する。
【００７１】さらに、ヒートステージ１０上マトリクス
フレーム１を供給し、両面接着テープ６が貼り付けられ
たタブ１ｂを半導体チップ２上に配置する。
【００７２】その後、ヒートステージ１０を上昇させて
タブ１ｂの中心付近の下方に半導体チップ２を配置す
る。続いて、ヒートツール１１をタブ１ｂのチップ支持
面１ｃと反対側の表面１ｄに押し当て、ヒートツール１
１によってタブ１ｂを表面１ｄ側から押圧するとともに
タブ１ｂを加熱し、かつヒートステージ１０によって半
導体チップ２を加熱することにより、半導体チップ２の
主面２ｂ上に両面接着テープ６を介してタブ１ｂを接着
する。
【００７３】なお、半導体チップ２とタブ１ｂとを接着
する接着部材として両面接着テープ６を用いることによ
り、ペースト状の接着材を用いた際に発生する接着材流
れによるパッド汚れを発生させないようにすることがで
きる。
【００７４】すなわち、ペースト状の接着材を半導体チ
ップ２の主面２ｂ上に塗布すると、前記接着材の流出に
よってパッド２ａが汚れることがあるが、本実施の形態
１では流出することの無い両面接着テープ６を用いるた
め、パッド汚れの発生を防ぐことができる。
【００７５】ただし、接着材としてペースト状の接着材
を使用してもよく、その場合には、半導体チップ２の主
面２ｂにペースト状の接着材を塗布するか、または、リ
ードフレームを裏返して配置し、タブ１ｂのチップ支持
面１ｃにペースト状の接着材を供給し、そこに、裏返し
た半導体チップ２の主面２ｂを位置決めして接合しても
よい。
【００７６】また、チップ付けの順番は、図１０に示す
マトリクスフレーム１において、例えば、１Ａ、１Ｂ、
１Ｃ、２Ａ、２Ｂ、２Ｃ、・・・４Ａ、４Ｂ、４Ｃなど
であるが、この順番に限定されるものではない。
【００７７】その後、ステップＳ４に示すワイヤボンデ
ィングを行う。
【００７８】ここでは、タブ１ｂの側方にワイヤループ
が形成されるように半導体チップ２のパッド２ａとこれ
に対応するマトリクスフレーム１のリード１ａとをワイ
ヤ４によって電気的に接続する。
【００７９】その際、図１２に示すように、まず、ヒー
トブロック１２上に半導体チップ２を配置する。
【００８０】なお、半導体チップ２を支持するヒートブ
ロック１２は、半導体チップ２の裏面２ｃ全体を支持す
ることが可能な平坦面を有した形状のものである。つま
り、半導体チップ２は、その主面２ｂにタブ１ｂが固定
されているため、主面２ｂと反対側の裏面２ｃは完全に
露出した状態となっており、したがって、ワイヤボンデ
ィング時に、半導体チップ２の裏面２ｃ全体をヒートブ
ロック１２によって加熱できる。
【００８１】すなわち、図１２に示すように、ヒートブ
ロック１２によって半導体チップ２の裏面２ｃ全体を支
持することにより、半導体チップ２の裏面２ｃ全体を加
熱し、この状態でタブ１ｂの側方で露出している各パッ
ド２ａ（図１参照）と、これに対応するリード１ａとを
キャピラリ１３によってワイヤボンディングする。
【００８２】これにより、半導体チップ２の裏面２ｃ全
体をほぼ均等に加熱できるため、各ワイヤ４の接合強度
をほぼ均一にしてボンディング性能の安定化を図ること
ができる。
【００８３】さらに、半導体チップ２の裏面２ｃが平坦
で、かつ露出しているため、分割した複数のブロックで
はなく、１つのヒートブロック１２によって加熱するこ
とができる。
【００８４】このようにしてワイヤボンディングするこ
とにより、各ワイヤ４によるワイヤリングをタブ１ｂの
横方向である側方に形成した状態にすることができる。
【００８５】その後、ステップＳ５に示すモールドを行
う。
【００８６】なお、ステップＳ５に示すモールド工程以
降は、従来のトランスファーモールド製品と同一工程フ
ローおよび仕様によって着工することが可能である。
【００８７】モールド工程では、図１３に示すように、
まず、ワイヤボンディング済みのマトリクスフレーム１
の各デバイス領域をモールド金型９の上型９ａのキャビ
ティ９ｃに対応した下型９ｂ上に配置する。
【００８８】その後、マトリクスフレーム１を上型９ａ
と下型９ｂとによってクランプし、各キャビティ９ｃに
封止用の熱硬化性のエポキシ樹脂などのレジン７を注入
してモールドを行う。
【００８９】なお、下型９ｂは、平坦な金型面によって
マトリクスフレーム１を支持しており、このような状態
でレジン７をキャビティ９ｃ内に充填させると、図２に
示すように複数のリード１ａそれぞれの被接続面１ｇ
（一部）が封止体３の裏面３ａ（実装面）に露出するよ
うにモールドできる。
【００９０】これにより、半導体チップ２、ワイヤ４お
よびタブ１ｂが樹脂封止され、封止体３が形成される。
【００９１】その後、ステップＳ６に示すメッキを行
い、各リード１ａの露出した被接続面１ｇに半田めっき
８を形成する。
【００９２】その後、ステップＳ７に示すマークを行
う。マーク工程では、封止体３の実装面と反対側の面な
どに製品記号などを付す。
【００９３】なお、ステップＳ６のメッキとステップＳ
７のマークのそれぞれの工程を行う順序は、逆であって
もよい。
【００９４】その後、ステップＳ８に示す切断・成形を
行う。
【００９５】ここでは、マトリクスフレーム１の各デバ
イス領域の複数のリード１ａそれぞれをマトリクスフレ
ーム１の枠部１ｈから切断によって分離する。
【００９６】その後、ステップＳ９に示すテストを行っ
て、出荷（ステップＳ１０）となる。
【００９７】次に、本実施の形態１のＱＦＮ５の実装形
態について説明する。
【００９８】図１５は、チップ裏面露出構造のＱＦＮ５
の実装状態を示すものであり、配線基板である実装基板
１６に導電性ペースト１５を介して接合されている。チ
ップ裏面露出構造のＱＦＮ５では、半導体チップ２の裏
面２ｃが封止体３の裏面３ａに露出しているため放熱性
にすぐれているが、導電性ペースト１５を用いて実装基
板１６に直に接合することにより、さらに放熱性を向上
できる。
【００９９】また、図１６は、図１５に示す実装基板１
６の基板側の端子配列の一例を示すものであり、ＱＦＮ
５のリード１ａと接続する四角形に配列された複数の基
板側端子１６ａの内側に、半導体チップ２と接続するチ
ップ接続用端子１６ｃが設けられ、さらに、複数の基板
側端子１６ａのうちＧＮＤピン用端子１６ｂとチップ接
続用端子１６ｃとを接続する配線１６ｄが設けられてい
る。
【０１００】これにより、ＱＦＮ５の放熱性をさらに向
上させることができるとともに、ノイズ耐性の向上およ
び高周波特性の向上（基板電位の安定化）を図ることが
できる。
【０１０１】また、ＱＦＮ５は、実装基板１６へ実装し
た状態であっても、実装高さ（Ｎ）をＮ＝0.４〜0.５ｍ
ｍとすることができる。
【０１０２】また、図１７は、ＱＦＮ５を実装基板１６
に対して半田実装した一例であり、半田溶融時にリード
１ａの側面まで半田が濡れ上がるため、半田フィレット
１７が形成され、各リード１ａが半田フィレット１７を
介して基板側端子１６ａ（図１６参照）に接続された状
態となる。
【０１０３】これによって、各リード１ａの半田接続部
の接続強度を確保して接続信頼性を確保できるととも
に、熱サイクル耐性の向上を図ることができる。
【０１０４】次に、図１８、図１９を用いて、本実施の
形態１のＱＦＮ５を実装した電子装置の一例であるマル
チチップモジュール（Multi-Chip-Module)１８について
説明する。
【０１０５】図１８に示すマルチチップモジュール１８
は、配線基板であるモジュール基板１９上に第１の半導
体装置であるＱＦＮ５と、第２の半導体装置であるＣＳ
Ｐ（Chip Size Package)２０およびＣＳＰ２１が搭載さ
れているものである。
【０１０６】ＣＳＰ２０，２１は、それぞれ突起電極で
あるバンプ電極２０ａ，２１ａを介してモジュール基板
１９に搭載されており、ウェハレベルパッケージなどと
も呼ばれ、例えば、半導体ウェハの状態で再配線によっ
て半導体チップ２のパッド２ａとそれぞれバンプ電極２
０ａ，２１ａとが接続され、その後、ダイシングにより
個片化されて取得されたチップサイズとほぼ同等の小形
半導体パッケージである。
【０１０７】なお、図１８に示すマルチチップモジュー
ル１８では、ＱＦＮ５は、例えば、ＥＥＰＲＯＭ（Elec
trically Erasable Programmable Read Only Memory)な
どとして搭載され、一方、ＣＳＰ２０やＣＳＰ２１は、
例えば、マイコンやＤＲＡＭ（Dynamic Random Access
Memory) などとして搭載される。
【０１０８】その際、ＣＳＰ２０やＣＳＰ２１は、0.５
〜0.６ｍｍ程度の実装高さで搭載されるが、本実施の形
態１のＱＦＮ５もこれらと同等もしくはそれ以下の実装
高さで実装可能である。
【０１０９】すなわち、リードフレームを用いて組み立
てられる低コストのＱＦＮ５をＣＳＰ２０やＣＳＰ２１
と同等の高さで搭載できることにより、低コストでかつ
薄形のマルチチップモジュール１８を実現できる。
【０１１０】なお、マルチチップモジュール１８には、
モジュール基板１９に外部端子として、複数の半田バン
プ１８ａが設けられている。
【０１１１】図１９は、同様に、モジュール基板１９上
に、本実施の形態１のＱＦＮ５と、半導体チップ２より
外側に突起電極であるバンプ電極２２ａが配置されたフ
ァンアウト（Fan-out)型のＢＧＡ２２とを実装したマル
チチップモジュール１８を示したものである。
【０１１２】ファンアウト型のＢＧＡ２２についても0.
５〜0.６ｍｍ程度の実装高さで搭載可能なため、本実施
の形態１のＱＦＮ５もこれと同等もしくはそれ以下の実
装高さで実装することができ、図１８に示すマルチチッ
プモジュール１８と同様の効果を得ることができる。
【０１１３】（実施の形態２）図２０は本発明の実施の
形態２の半導体装置（ＱＦＮ）の構造の一例を示す断面
図、図２１は図２０に示すＱＦＮの組み立てに用いられ
るマトリクスフレームの構造の一例を示す平面図、図２
２は図２０に示すＱＦＮの組み立てにおける一括モール
ド状態の一例を示す断面図、図２３は図２０に示すＱＦ
Ｎの組み立てにおける一括モールド後のダイシングライ
ンの一例を示す平面図、図２４は図２０に示すＱＦＮの
製造方法における組み立て手順の一例を示す製造プロセ
スフロー図である。
【０１１４】本実施の形態２の半導体装置は、実施の形
態１で説明したＱＦＮ５とほぼ同様の構造のＱＦＮ２３
であるが、組み立てのモールド工程においてマトリクス
フレーム１の複数のデバイス領域（パッケージ領域）
を、図２２に示すようにモールド金型９の１つのキャビ
ティ９ｃによって一括で覆ってモールド（以降、このよ
うなモールドを一括モールドという）し、モールド工程
後の個片化の工程でダイシングによって樹脂とリードフ
レームとを一緒に分割してそれぞれのパッケージにする
ものである。
【０１１５】したがって、図２０に示すＱＦＮ２３で
は、封止体３の側面がキャビティ９ｃの形状に沿った形
状ではなく、ダイシングによって形成されたものである
ため、裏面３ａに対してほぼ直角を成している。
【０１１６】なお、図２０に示すＱＦＮ２３のその他の
構造は、実施の形態１で説明した図４に示すＱＦＮ５と
同様であり、半導体チップ２の主面２ｂ上にタブ１ｂが
接合され、かつタブ１ｂの側方でワイヤリングが行われ
るとともに、封止体３の裏面３ａの周縁部に複数のリー
ド１ａが配置されたものである。
【０１１７】したがって、ＱＦＮ２３の高さ（Ｐ）もＰ
＝0.５ｍｍ程度であり、さらに、ＱＦＮ２３によって得
られる効果についてもＱＦＮ５のものと同様である。
【０１１８】次に、ＱＦＮ２３の組み立てについて説明
する。
【０１１９】図２１に示すマトリクスフレーム１は、Ｑ
ＦＮ２３の組み立てに用いられるフレームであり、図１
０に示すマトリクスフレーム１がそれぞれのデバイス領
域ごとにモールド金型９におけるゲートやランナを設け
る必要があったのに対して、図２１に示すマトリクスフ
レーム１では、デバイス領域ごとに設ける必要がなくな
るため、１枚のマトリクスフレーム１におけるデバイス
領域の数を増やすことができ、１枚のマトリクスフレー
ム１当たりの取り数を増やすことができる。
【０１２０】例えば、図１０に示すマトリクスフレーム
１では、（１行〜４行）×（Ａ列からＣ列）の１２個の
ＱＦＮ５を組み立てることが可能であったのに対して、
図２１に示すマトリクスフレーム１では、（１行〜４
行）×（Ａ列からＤ列）の１６個のＱＦＮ２３を組み立
てることが可能となり、４個増やすことができる。
【０１２１】これにより、一括モールドでは、フレーム
単位のパッケージ取り数を増やすことができるため、パ
ッケージ１個当たりのコストを低減できる。
【０１２２】なお、図２３は、一括モールド後のマトリ
クスフレーム１上の一括封止部２４の構造を示したもの
であり、点線部分がダイシングライン２５を示してお
り、一括モールド後の個片化の工程でダイサを用いてこ
のダイシングライン２５に沿ってダイシングして個々の
パッケージに分割する。
【０１２３】図２４は、ＱＦＮ２３の組み立てフローを
示したものであるが、全体の手順は、図１４に示すＱＦ
Ｎ５の組み立てフローと同様であり、相違点としては、
図１４のステップＳ５のモールドが、図２４のステップ
Ｓ２５のモールドでは一括モールドになることと、図１
４のステップＳ８の切断・成形が、図２４のステップＳ
２８ではＰＫＧ（パッケージ）ダイシングになることで
ある。
【０１２４】すなわち、ステップＳ２１のウェハからス
テップＳ２４のワイヤボンディングまでは、図１４に示
すＱＦＮ５の組み立てフローと同じであり、その後、ス
テップＳ２５のモールドで、図２２に示すように一括モ
ールドを行う。
【０１２５】さらに、ステップＳ２６のメッキ、ステッ
プＳ２７のマークを行った後、ステップＳ２８のＰＫＧ
ダイシングでダイサを用いて図２３に示す一括封止部２
４をダイシングライン２５に沿って分割して個片化し、
個々のＱＦＮ２３となる。
【０１２６】その後、ステップＳ２９のテストを行っ
て、ステップＳ３０の出荷となる。
【０１２７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【０１２８】例えば、前記実施の形態１，２では、図１
０および図２１に示すマトリクスフレーム１にそれぞれ
１２個または１６個のデバイス領域（パッケージ領域）
が形成されている場合を説明したが、１枚のマトリクス
フレーム１におけるデバイス領域の形成数は、１２個ま
たは１６個に限定されるものではなく、マトリクス配列
で複数のデバイス領域が設けられているフレームであれ
ばよい。
【０１２９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３０】タブが半導体チップの主面に接着され、か
つワイヤのループがタブの周囲の側方に形成されること
により、ワイヤのループの高さがタブの厚さと相殺さ
れ、半導体装置においてワイヤのループの高さ分を薄く
することができる。これにより、リードフレームを用い
て組み立てられる半導体装置のコストを抑えた薄形化を
実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置（ＱＦＮ）
の内部構造の一例を封止体を透過して示す平面図であ
る。
【図２】図１に示すＡ−Ａ線に沿った断面の構造を示す
断面図である。
【図３】図１に示すＢ−Ｂ線に沿った断面の構造を示す
断面図である。
【図４】本発明の実施の形態１の変形例の半導体装置
（ＱＦＮ）の構造を示す断面図である。
【図５】本発明の実施の形態１の変形例の半導体装置
（ＱＦＮ）の内部構造を封止体を透過して示す平面図で
ある。
【図６】本発明の実施の形態１の変形例の半導体装置
（ＳＯＮ）の内部構造を封止体を透過して示す平面図で
ある。
【図７】図１に示すＱＦＮのタブの構造を示す部分平面
図である。
【図８】変形例のタブの構造を示す部分平面図である。
【図９】変形例のタブの構造を示す部分平面図である。
【図１０】図１に示すＱＦＮの組み立てに用いられるマ
トリクスフレームの構造の一例を示す平面図である。
【図１１】図１に示すＱＦＮの組み立てにおけるチップ
付け状態の一例を示す概念図である。
【図１２】図１に示すＱＦＮの組み立てにおけるワイヤ
ボンディング状態の一例を示す概念図である。
【図１３】図１に示すＱＦＮの組み立てにおけるモール
ド状態の一例を示す断面図である。
【図１４】図１に示すＱＦＮの製造方法における組み立
て手順の一例を示す製造プロセスフロー図である。
【図１５】図４に示す変形例のＱＦＮの実装構造の一例
を示す断面図である。
【図１６】図１５に示す配線基板の基板側の端子配列の
一例を示す平面図である。
【図１７】図１に示すＱＦＮを半田実装した際の半田フ
ィレットの形成状態の一例を示す部分拡大断面図であ
る。
【図１８】本発明の実施の形態１の電子装置（マルチチ
ップモジュール）の構造の一例を示す断面図である。
【図１９】本発明の実施の形態１の電子装置（マルチチ
ップモジュール）の構造の一例を示す断面図である。
【図２０】本発明の実施の形態２の半導体装置（ＱＦ
Ｎ）の構造の一例を示す断面図である。
【図２１】図２０に示すＱＦＮの組み立てに用いられる
マトリクスフレームの構造の一例を示す平面図である。
【図２２】図２０に示すＱＦＮの組み立てにおける一括
モールド状態の一例を示す断面図である。
【図２３】図２０に示すＱＦＮの組み立てにおける一括
モールド後のダイシングラインの一例を示す平面図であ
る。
【図２４】図２０に示すＱＦＮの製造方法における組み
立て手順の一例を示す製造プロセスフロー図である。
【符号の説明】
１ マトリクスフレーム（リードフレーム） １ａ リード １ｂ タブ １ｃ チップ支持面（第１の面） １ｄ 表面 １ｅ 吊りリード １ｆ スリット １ｇ 被接続面（一部） １ｈ 枠部 １ｉ タブ上げ部 ２ 半導体チップ ２ａ パッド（電極） ２ｂ 主面 ２ｃ 裏面（反対側の面） ３ 封止体 ３ａ 裏面（実装面） ４ ワイヤ ５ ＱＦＮ（半導体装置） ６ 両面接着テープ（接着部材） ７ レジン ８ 半田めっき ９ モールド金型 ９ａ 上型 ９ｂ 下型 ９ｃ キャビティ １０ ヒートステージ １１ ヒートツール １２ ヒートブロック １３ キャピラリ １４ ＳＯＮ（半導体装置） １５ 導電性ペースト １６ 実装基板（配線基板） １６ａ 基板側端子 １６ｂ ＧＮＤピン用端子 １６ｃ チップ接続用端子 １６ｄ 配線 １７ 半田フィレット １８ マルチチップモジュール（電子装置） １８ａ 半田バンプ（外部端子） １９ モジュール基板（配線基板） ２０ ＣＳＰ（第２の半導体装置） ２０ａ バンプ電極（突起電極） ２１ ＣＳＰ（第２の半導体装置） ２１ａ バンプ電極（突起電極） ２２ ＢＧＡ（第２の半導体装置） ２２ａ バンプ電極（突起電極） ２３ ＱＦＮ（半導体装置） ２４ 一括封止部 ２５ ダイシングライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 見上 茂 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5F067 AA01 AB04 BD08 BD10 BE00 BE02 BE06 BE09 DF16

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体素子を有しており、主面に
    複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
    接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
    電極と前記複数のリードそれぞれとを電気的に接続する
    複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
    封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
    ており、前記複数のリードのそれぞれは、前記封止体の
    実装面にその一部を露出していることを特徴とする半導
    体装置。
  2. 【請求項２】 複数の半導体素子を有しており、主面に
    その４つの辺に沿って複数の電極が形成された半導体チ
    ップと、 前記半導体チップの４辺それぞれに対応して配置された
    複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
    接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
    電極と前記複数のリードそれぞれとを電気的に接続する
    複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
    封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
    ており、前記複数のリードのそれぞれは、前記封止体の
    四角形の実装面の周縁部にそれぞれの一部を露出してい
    ることを特徴とする半導体装置。
  3. 【請求項３】 複数の半導体素子を有しており、主面に
    複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
    接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
    電極と前記複数のリードそれぞれとを電気的に接続する
    複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
    封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
    れ、前記複数のリードのそれぞれは、前記封止体の実装
    面にその一部を露出しており、前記リードの露出した面
    から前記封止体の表面までの高さが0.５ｍｍ以下である
    ことを特徴とする半導体装置。
  4. 【請求項４】 複数の半導体素子を有しており、主面に
    複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
    接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
    電極と前記複数のリードそれぞれとを電気的に接続する
    複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
    封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
    れ、前記複数のリードのそれぞれは、前記封止体の実装
    面にその一部を露出しており、前記リードの露出した面
    から前記封止体の表面までの高さが0.４ｍｍ以下である
    ことを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置であって、前
    記半導体チップの主面の縁部に複数の前記電極が並んで
    設けられていることを特徴とする半導体装置。
  6. 【請求項６】 請求項２記載の半導体装置であって、前
    記接着部材が両面接着テープであることを特徴とする半
    導体装置。
  7. 【請求項７】 請求項２記載の半導体装置であって、前
    記タブは、前記半導体チップの主面上の対向する電極列
    の間に配置されていることを特徴とする半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置であって、前
    記タブには、前記ワイヤが接続していないことを特徴と
    する半導体装置。
  9. 【請求項９】 請求項２記載の半導体装置であって、前
    記複数のリードは、前記半導体チップの外側に配置され
    ていることを特徴とする半導体装置。
  10. 【請求項１０】 請求項２記載の半導体装置であって、
    前記半導体装置は、それぞれのリードが半田フィレット
    を介して配線基板の端子に接続されていることを特徴と
    する半導体装置。
  11. 【請求項１１】 タブと複数のリードとを有するリード
    フレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
    とを前記複数の電極を露出させて両面接着テープを介し
    て接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
    半導体チップの電極とこれに対応する前記リードフレー
    ムのリードとをワイヤによって電気的に接続する工程
    と、 前記複数のリードそれぞれの一部が封止体の実装面に露
    出するように前記半導体チップ、前記ワイヤおよび前記
    タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
    程とを有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 タブと複数のリードとを有しており、
    前記タブの第１の面に両面接着テープが貼り付けられた
    リードフレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
    とを前記複数の電極を露出させて前記両面接着テープを
    介して接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
    半導体チップの電極とこれに対応する前記リードフレー
    ムのリードとをワイヤによって電気的に接続する工程
    と、 前記複数のリードそれぞれの一部が封止体の実装面に露
    出するように前記半導体チップ、前記ワイヤおよび前記
    タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
    程とを有することを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 タブと複数のリードとを有するリード
    フレームを準備する工程と、 主面に複数の電極が形成されており、前記主面に前記複
    数の電極が露出するように両面接着テープが貼り付けら
    れた半導体チップを準備する工程と、 前記半導体チップの主面と前記タブとを前記複数の電極
    を露出させて前記両面接着テープを介して接着する工程
    と、 前記タブの側方にワイヤループが形成されるように前記
    半導体チップの電極とこれに対応する前記リードフレー
    ムのリードとをワイヤによって電気的に接続する工程
    と、 前記複数のリードそれぞれの一部が封止体の実装面に露
    出するように前記半導体チップ、前記ワイヤおよび前記
    タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
    程とを有することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１１記載の半導体装置の製造方
    法であって、前記ワイヤによって前記半導体チップの電
    極と前記リードとを電気的に接続する際に、前記半導体
    チップの主面と反対側の面全体を加熱して接続すること
    を特徴とする半導体装置の製造方法。
  15. 【請求項１５】 配線基板と、この配線基板上に搭載さ
    れた第１および第２の半導体装置とを有する電子装置で
    あって、 前記第１の半導体装置は、主面に複数の電極が形成され
    た半導体チップと、前記電極を露出させて前記主面と接
    着部材を介して接着しているタブと、前記半導体チップ
    の外側に配置された複数のリードと、前記半導体チップ
    の複数の電極と前記複数のリードそれぞれとを電気的に
    接続する複数のワイヤと、前記半導体チップ、前記複数
    のワイヤおよび前記タブを封止する封止体とを有し、前
    記複数のリードは、前記封止体の実装面にそれぞれの一
    部を露出しており、 前記第２の半導体装置は、主面に複数の電極が形成され
    た半導体チップと、前記複数の電極それぞれに電気的に
    接続する複数の突起電極とを有しており、 前記第１の半導体装置と前記第２の半導体装置とが前記
    配線基板の同一面に同じ高さで実装されていることを特
    徴とする電子装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223331A (ja) * 2004-02-04 2005-08-18 Samsung Electronics Co Ltd リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
US7402502B2 (en) 2003-12-25 2008-07-22 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor device by using a matrix frame

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US7402502B2 (en) 2003-12-25 2008-07-22 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor device by using a matrix frame
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