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KR100498488B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

적층형 반도체 패키지 및 그 제조방법 Download PDF

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KR100498488B1
KR100498488B1 KR10-2003-0010761A KR20030010761A KR100498488B1 KR 100498488 B1 KR100498488 B1 KR 100498488B1 KR 20030010761 A KR20030010761 A KR 20030010761A KR 100498488 B1 KR100498488 B1 KR 100498488B1
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Abstract

제1 본드패드가 재배선 된 제2 본드패드를 갖는 반도체 칩들이 쌓여진 적층형 반도체 패키지에 관하여 개시한다. 본 발명은 하부, 중간 및 상부 반도체 칩을 계단형으로 적층하고 각각의 반도체 칩에서 서로 대응하는 제2 본드패드끼리 제1 연결수단으로 연결하고, 상부 반도체 칩의 제1 본드패드는 기본 골격재의 접속수단 제2 연결수단으로 연결한다. 따라서 기존에 개발된 장비과 공정을 그대로 사용하여 최소 크기로 높은 성능을 발휘 할 수 있는 반도체 패키지를 구현함과 동시에, 공정 불량을 줄이고 제조 공정의 효율을 증대시킬 수 있다.

Description

적층형 반도체 패키지 및 그 제조방법{Stacked semiconductor package and fabricating method the same}
본 발명은 반도체 패키지 및 제조방법에 관한 것으로, 더욱 상세하게는 하나의 반도체 패키지 내부에 복수개의 반도체 칩을 포함하는 적층형 반도체 패키지에 관한 것이다.
반도체 제조업체는 반도체 소자의 집적도를 높이고, 크기를 소형화하기 위해 부단한 노력을 지속하고 있다. 특히 웨이퍼 제조공정에서는 집적도를 높이기 위해서 많은 비용이 소요되는 설비 투자가 이루어지고, 끊임없는 연구 개발이 지속되고 있다. 일 예로 반도체 메모리 소자의 경우, 64메가 디램에서 256메가 디램으로 집적도를 높이기 위해서는 수많은 기술적 문제를 해결하고, 제조 공정상의 문제를 해결하고, 아울러 새로운 장비를 구입해야 하는 어려움이 있다.
최근들어서 여러 개의 반도체 칩을 하나의 반도체 패키지 내부에 집어넣어 조립하는 방법이 반도체 제조업체에 의해 소개되었다. 이러한 하나의 반도체 칩 내부에 여러개의 반도체 칩을 포함하는 반도체 패키지는, 웨이퍼 상태에서 집적도를 높이는 노력보다 적은 노력으로 집적도를 높이는 것이 가능하다. 가령 64메가 디램의 반도체 칩을 4개를 집어넣어 하나의 반도체 패키지로 조립한다면 쉽게 256메가의 디램을 만드는 것이 가능하다.
대부분의 멀티칩 형태의 반도체 패키지 제조방법은 반도체 패키지 내부에서 단위 반도체 칩을 쌓는 형태로 만들어진다. 이렇게 단위 반도체 칩을 쌓아서 적층된 반도체 패키지를 제조하는 것에 대한 기술이 미국특허 US 6,239,496호에 도시바(Toshiba)사에 의해 "Package having very thin semiconductor chip, multichip module assembled by the package and method for manufacturing the same"이란 제목으로 특허출원 된 바 있다.
그러나 종래 기술에 의한 멀티칩 형태의 반도체 패키지는, 적층형 반도체 패키지를 만들기 위해 새로운 조립방법을 사용해야 하고, 새로운 재료를 사용해야 하고, 제조 공정이 복잡하기 때문에 개선을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩의 적층 방법 및 와이어 본딩 공정을 최적화하여 기존의 설비 및 기존 공정을 그대로 이용하여 제조할 수 있는 적층형 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 적층형 반도체 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 적층형 반도체 패키지는 접속수단을 포함하는 반도체 패키지의 기본 골격재와, 상기 기본 골격재에 탑재되고 내부에 제1 및 제2 본드패드를 포함하는 하부 반도체 칩, 상기 하부 반도체 칩 위에 탑재되되 상기 하부 반도체 칩의 제2 본드패드가 노출되도록 탑재되며 내부에 제1 및 제2 본드패드를 포함하는 중간 반도체 칩, 상기 중간 반도체 칩 위에 탑재되되 상기 중간 반도체 칩의 제2 본드패드가 노출되도록 탑재되며 내부에 제1 및 제2 본드패드를 포함하는 상부 반도체 칩, 상기 하부 반도체 칩, 중간 반도체 칩 및 상부 반도체 칩에서 서로 대응하는 제2 본드패드를 서로 전기적으로 연결하는 제1 연결수단, 상기 상부 반도체 칩의 제1 본드패드와 상기 기본 골격재의 접속수단을 서로 전기적으로 연결하는 제2 연결수단 및 상기 반도체 칩들, 연결수단들 및 리드프레임 일부를 밀봉하는 봉지수지를 구비한다.
본 발명의 바람직한 실시예에 의하면, 상기 기본 골격재는 QFN형 반도체 패키지에 사용되는 리드프레임, 인쇄회로기판 및 절연성 배선 기판 중에서 어느 하나인 것이 적합하다.
바람직하게는, 상기 하부, 중간 및 상부 반도체 칩은 동일 종류의 반도체 칩인 것이 적합하고, 상기 중간 반도체 칩은 복수개인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 적층형 반도체 패키지 제조방법은, 접속수단을 갖는 기본 골격재를 준비한다. 제1 본드패드가 반도체 칩의 다른 위치로 재배치된 제2 본드패드를 갖는 하부, 중간 및 상부 반도체 칩들을 준비한다. 상기 기본 골격재 위에 상기 하부, 중간 및 상부 반도체 칩을 탑재하되 상기 제2 본드패드가 외부로 노출되도록 계단형으로 탑재한다. 상기 하부, 중간 및 상부 반도체 칩의 제2 본드패드끼리 제1 연결수단으로 와이어 본딩한다. 상기 상부 반도체 칩의 제1 본드패드와 기본 골격재의 접속수단을 제2 연결수단으로 와이어 본딩한다. 상기 결과물을 봉지수지로 밀봉한다. 상기 기본 골격재가 인쇄회로기판 혹은 절연성 배선기판인 경우 필요에 따라 솔더볼을 부착한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 연결수단, 예컨대 본딩 와이어를 통한 와이어 본딩 방법은 아래에 있는 반도체 칩의 제2 본드패드에 볼 본딩(ball bonding)하고, 위에 있는 반도체 칩의 제2 본드패드에 스티치 본딩(stitch bonding)을 하는 것이 적합하다.
본 발명에 따르면, 반도체 칩의 적층 방법 및 와이어 본딩 방법을 개선하여 최소면적으로 향상된 성능을 발휘할 수 있는 적층형 반도체 패키지를 구현할 수 있고, 기존에 개발된 설비와 공정을 이용하기 때문에 단순화 공정만으로 적층형 반도체 패키지를 만들 수 있으며, 기존에 개발된 설비와 공정을 이용하기 때문에 설비 투지 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 명세서에서 말하는 기본 골격재는 가장 넓은 의미로 사용하고 있으며 도면에 나타난 것과 같이 QFN 반도체 패키지용 리드프레임만을 한정하는 것이 아니다. 본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시될 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 상기 기본 골격재가 QFN 반도체 패키지용 리드프레임이지만, 이는 CSP(Chip Scale Package)에 사용되는 리드프레임, 혹은 BGA(Ball Grid Array) 패키지에 사용되는 인쇄회로기판 및 플렉서블(flexible) 기판과 같은 절연성 배선 기판이어도 무방하다. 또한 동일 종류의 반도체 칩은 필요에 따라 다른 종류의 반도체 칩으로 치환할 수도 있는 것이다. 따라서, 아래의 바람직한 실시예에 기재한 내용은 예시적인 것이며 본 발명을 한정하는 의미가 아니다.
도 1은 본 발명에서 사용되는 제1 본드패드가 재배치된 제2 본드패드를 갖는 반도체 칩을 설명하기 위해 도시한 평면도이다.
도 1을 참조하면, 본 발명에 의한 적층형 반도체 패키지에 제조에 사용되는 반도체 칩(200, 300, 400)은, 제2 본드패드(204)를 갖는 특징이 있다. 상기 제2 본드패드(204)는 최초 반도체 칩(200)에 있던 제1 본드패드(202)가 재배선 패턴(Redistribution pattern, 206)에 의해 특정한 영역으로 위치가 바뀐 형태를 말한다. 상기 제2 본드패드(204)를 만드는 이유는 제1 본드패드(202)의 위치에 구애받지 않고 와이어 본딩(wire bonding)을 유동적으로 하기 위함이다.
상기 제2 본드패드(204)를 만드는 방법은, 반도체 칩(200)에서 최상부에 있는 패시베이션막(passivation film) 위에 재배치 패턴(206) 및 제2 본드패드(204)를 형성한다. 이어서 절연막, 예컨대 폴리이미드(polyimide)막을 상기 재배치 패턴(206) 및 제2 본드패드(204)가 형성된 반도체 기판(200) 위에 코팅한다. 그 후 상기 제1 및 제2 본드패드(202, 204)가 있는 부분(208)을 식각하여 제1 및 제2 본드패드(202, 204)를 외부로 노출시켜 만든다. 상기 제2 본드패드(204)의 위치는 필요에 따라 다른 곳으로 위치로 옮겨도 무방하다. 이렇게 본드패드의 위치가 재배치된 반도체 칩을 POC(Pad On Chip)라 한다.
도 2는 본 발명에 의한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 2를 참조하면, 본 발명에 의한 적층형 반도체 패키지(100)는, 접속수단(114)이 형성된 기본 골격재(110)를 포함한다. 상기 기본 골격재(110)는 적층형 반도체 패키지가 BGA(Ball Grid Array) 패키지인 경우, 인쇄회로기판 혹은 폴리이미드(polyimide)로 만들어진 플렉서블(flexible) 기판을 사용할 수 있다. 상기 플렉서블 기판은 다른 명칭으로 절연성 배선 기판이라 지칭한다. 또한, 적층형 반도체 패키지가 CSP(Chip Scale Package) 혹은 QFN(Quad Flat No-lead)형 반도체 패키지인 경우 리드프레임을 사용한다. 본 발명에서는 QFN 형태의 반도체 패키지를 중심으로 설명하였다. 상기 QFN형 반도체 패키지에 사용되는 리드프레임(110)의 구조는 칩패들(chip paddle, 112)과 내부리드(114)로 이루어진다. 여기서 칩 패들(112)은 반도체 칩(200, 300A, 300B, 400)이 탑재되는 영역을 가리키고, 내부리드(114) 제2 연결수단(140)이 와이어 본딩되는 영역을 가리킨다.
본 발명에 의한 적층형 반도체 패키지(100)는 상기 기본 골격재(110) 위에 탑재되고, 내부에 제1 및 제2 본드패드를 포함하는 하부 반도체 칩(200), 상기 하부 반도체 칩(200) 위에 탑재되되 상기 하부 반도체 칩(200)의 제2 본드패드(미도시)가 노출되도록 탑재되며 내부에 제1 및 제2 본드패드를 포함하는 중간 반도체 칩(300A, 300B), 및 상기 중간 반도체 칩(300A, 300B) 위에 탑재되되 상기 중간 반도체 칩(300A, 300B)의 제2 본드패드가 노출되도록 탑재되며 내부에 제1 및 제2 본드패드를 포함하는 상부 반도체 칩(400)을 포함한다. 상기 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)은 도 1에서 설명된 바와 같이 제2 본드패드를 갖는다. 또한, 상기 중간 반도체 칩(300A, 300B)은 하나 혹은 그 이상 복수 개로 형성할 수 있다. 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)은 동일 종류의 반도체 소자, 예컨대 디램(DRAM)인 것이 바람직하다. 그러나 필요에 따라 다른 종류의 반도체 소자를 사용할 수도 있다.
본 발명에 의한 적층형 반도체 패키지(100)는 상기 하부 반도체 칩(200), 중간 반도체 칩(300A, 300B) 및 상부 반도체 칩(400)에서 서로 대응하는 제2 본드패드끼리 서로 전기적으로 연결하는 제1 연결수단(130), 예컨대 본딩 와이어를 포함한다. 상기 제1 연결수단(130)은 아래쪽에 있는 반도체 칩(200)의 제2 본드패드에서는 볼 본딩을 수행하고, 위쪽에 있는 반도체 칩(300A)에 스티치(stitch) 본딩을 수행한다.
본 발명에 의한 적층형 반도체 패키지(100)는 상기 상부 반도체 칩(400)의 제1 본드패드와 상기 기본 골격재(110)의 접속수단(114)을 서로 전기적으로 연결하는 제2 연결수단(140), 예컨대 본딩 와이어를 포함한다. 또한, 본 발명에 의한 적층형 반도체 패키지(100)는, 상기 반도체 칩들(200, 300A, 300B, 400), 연결수단들(130, 140) 및 리드프레임(110) 일부를 밀봉하는 봉지수지(150)를 포함한다. 상기 기본 골격재(110)의 접속수단(114)은 제2 연결수단으로 와이어 본딩이 되는 영역으로서 QFN용 리드프레임에서는 내부리드(inner lead)가 된다. 상기 봉지수지(150)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)를 사용할 수 있다. 도면의 참조부호 120은 절연성 접착테이프로서, 반도체 패키지 제조공정에서 소잉 공정(sawing process) 이전에 웨이퍼 뒷면에 부착시키는 것이 적합하다.
도 3은 본 발명에서 반도체 칩들이 적층된 형태와 제1 및 제2 연결수단이 와이어 본딩된 형태를 설명하기 위해 도시한 개략적인 단면도이고, 도 4는 개략적인 평면도이다.
도 3 및 도 4를 참조하면, 본 발명에 의한 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)은 기본 골격재의 칩 패들(112) 위에 탑재할 때에 계단형으로 탑재된다. 이는 재배치된 제2 본드패드에 제1 연결수단(130)으로 와이어 본딩이 가능하도록 하기 위함이다. 상기 중간(300A, 300B) 및 상부 반도체 칩(400)에서 제1 연결수단(130)의 연결부(132)는 아래쪽 반도체 칩의 제2 본드패드를 연결하기 위해 스티치 본딩이 된 부분 위에, 다시 위쪽 반도체 칩을 연결하기 위해 볼 본딩이 이루어진 형태이다. 상기 제2 연결수단(140)은 상부 반도체 칩(400)의 제1 본드패드(402)와 기본 골격재의 접속수단, 예컨대 내부리드(114)에 연결된다. 따라서 제1 연결수단(130)과 제2 연결수단(140)이 전후좌우의 다른 방향으로 와이어 본딩됨으로 인하여 공간을 효율적으로 이용할 수 있다. 또한 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)은 제1 본드패드(402)와 제2 본드패드(204)가 식각된 부분(208, 408)에 의해 노출된 상태이다.
이어서 도 2를 참조하여 본 발명에 의한 적층형 반도체 패키지의 제조방법에 대하여 설명한다.
본 발명에 의한 적층형 반도체 패키지의 제조방법은, 먼저 접속수단(110)을 갖는 기본 골격재(110)를 준비한다. 그리고 제1 본드패드가 반도체 칩의 다른 위치로 재배치된 제2 본드패드를 갖는 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)들을 준비한다. 그 후, 상기 기본 골격재(110)의 칩 패들(112) 위에 상기 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)을 탑재하되 상기 제2 본드패드(204)가 외부로 노출되도록 계단형으로 탑재한다. 이때, 반도체 칩끼리의 접착은 반도체 칩의 밑면에 붙어있는 절연성 접착테이프(120)에 의해 이루어진다. 상기 절연성 접착테이프(120)는 소잉 공정 이전에 웨이퍼의 밑면에 붙여지는 것이 적합하다.
계속해서, 상기 하부(200), 중간(300A, 300B) 및 상부 반도체 칩(400)의 제2 본드패드끼리 제1 연결수단(130)으로 와이어 본딩한다. 상기 제1 연결수단(130)을 와이어 본딩하는 방법은, 아래쪽의 제2 본드패드에 볼 본딩을 수행하고 위쪽의 제2 본드패드에 스티치 본딩을 수행하는 것이 적합하다.
그리고 상기 상부 반도체 칩(400)의 제1 본드패드와 기본 골격재(110)의 접속수단, 예컨대 내부리드(114)를 제2 연결수단(140)으로 와이어 본딩한다. 계속해서 상기 제2 연결수단(150)으로 와이어 본딩된 결과물을 봉지수지(Epoxy mold Compound, 150)로 밀봉한다. 상기 기본 골격재가 인쇄회로기판 혹은 절연성 배선기판인 경우 선택적으로 솔더볼(미도시)을 부착한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 반도체 칩의 적층 방법 및 와이어 본딩 방법을 개선하여 최소면적으로 향상된 성능을 발휘할 수 있는 적층형 반도체 패키지를 구현할 수 있다. 둘째, 기존에 개발된 설비와 공정을 이용하기 때문에 비교적 쉬운 공정으로 적층형 반도체 패키지를 만들 수 있다. 셋째, 기존에 개발된 설비와 공정을 이용하기 때문에 설비 투지 비용을 절감할 수 있다.
도 1은 본 발명에서 사용되는 제1 본드패드가 재배치된 제2 본드패드를 갖는 반도체 칩을 설명하기 위해 도시한 평면도이다.
도 2는 본 발명에 의한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 3은 본 발명에서 반도체 칩들이 적층된 형태와 제1 및 제2 연결수단이 와이어 본딩된 형태를 설명하기 위해 도시한 개략적인 단면도이다.
도 4는 본 발명에서 반도체 칩들이 적층된 형태와 제1 및 제2 연결수단이 와이어 본딩된 형태를 설명하기 위해 도시한 개략적인 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 적층형 반도체 패키지, 110: 기본 골격재,
112: 칩 패들(chip paddle), 114: 내부리드,
120: 절연성 접착테이프, 130: 제1 연결수단,
132: 연결부, 140: 제2 연결수단,
150: 봉지수지(EMC). 200: 하부 반도체 칩,
300: 중간 반도체 칩, 400: 상부 반도체 칩.

Claims (20)

  1. 접속수단을 포함하는 반도체 패키지의 기본 골격재;
    상기 기본 골격재에 탑재되고 내부에 제1 본드패드와, 상기 제1 본드패드가 다른 위치로 재배치되어 마련된 제2 본드패드를 포함하는 하부 반도체 칩;
    상기 하부 반도체 칩 위에 탑재되되 상기 하부 반도체 칩의 제2 본드패드가 노출되도록 탑재되며 내부에 제1 본드 패드 및 상기 제1 본드패드가 다른 위치로 재배치되어 마련된 제2 본드패드를 포함하는 중간 반도체 칩;
    상기 중간 반도체 칩 위에 탑재되되 상기 중간 반도체 칩의 제2 본드패드가 노출되도록 탑재되며 내부에 제1 본드 패드 및 상기 제1 본드패드가 다른 위치로 재배치되어 마련된 제2 본드패드를 포함하는 상부 반도체 칩;
    상기 하부 반도체 칩, 중간 반도체 칩 및 상부 반도체 칩에서 서로 대응하는 제2 본드패드를 서로 전기적으로 연결하는 제1 연결수단;
    상기 상부 반도체 칩의 제1 본드패드와 상기 기본 골격재의 접속수단을 서로 전기적으로 연결하는 제2 연결수단; 및
    상기 반도체 칩들, 연결수단들 및 리드프레임 일부를 밀봉하는 봉지수지를 구비하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 기본 골격재는 리드프레임인 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제2항에 있어서,
    상기 리드프레임은 내부리드 및 칩 패들(chip paddle)이 봉지수지 외부로 노출되는 형태의 리드프레임인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제3항에 있어서,
    상기 리드프레임은 QFN(Quad Flat No-lead)형 반도체 패키지에 사용되는 리드프레임인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 기본 골격재는 인쇄회로기판인 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제5항에 있어서,
    상기 기본 골격재는 플렉시블 기판(Flexible substrate)에 구리배선이 형성된 절연성 배선 기판인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 적층형 반도체 패키지는 상기 기본 골격재의 접속수단과 전기적으로 연결되는 외부연결단자를 더 구비하는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서,
    상기 외부연결단자는 솔더볼인 것을 특징으로 하는 적층형 반도체 패키지.
  9. 삭제
  10. 제1항에 있어서,
    상기 하부, 중간 및 상부 반도체 칩은,
    동일 종류의 반도체 칩인 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제1항에 있어서,
    상기 하부, 중간 및 상부 반도체 칩은,
    상기 기본 골격재 위에 계단형으로 탑재된 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 및 제2 연결수단은 본딩 와이어인 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 연결수단은 아래에 있는 반도체 칩의 제2 본딩패드에 볼 본딩(ball bonding)을 하고, 위에 있는 반도체 칩의 제2 본딩패드에는 스티치 본딩(stitch bonding)을 하는 형태인 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제13항에 있어서,
    상기 중간 반도체 칩은 복수개인 것을 특징으로 하는 적층형 반도체 패키지.
  15. 접속수단을 갖는 기본 골격재를 준비하는 단계;
    제1 본드패드가 반도체 칩의 다른 위치로 재배치된 제2 본드패드를 갖는 하부, 중간 및 상부 반도체 칩들을 준비하는 단계;
    상기 기본 골격재 위에 상기 하부, 중간 및 상부 반도체 칩을 탑재하되 상기 제2 본드패드가 외부로 노출되도록 계단형으로 탑재하는 단계;
    상기 하부, 중간 및 상부 반도체 칩의 제2 본드패드끼리 제1 연결수단으로 와이어 본딩하는 단계;
    상기 상부 반도체 칩의 제1 본드패드와 기본 골격재의 접속수단을 제2 연결수단으로 와이어 본딩하는 단계; 및
    상기 결과물을 봉지수지로 밀봉하는 단계를 구비하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  16. 제15항에 있어서,
    상기 기본 골격재는 리드프레임, 인쇄회로기판 및 플렉시블 기판 중에서 선택된 하나인 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  17. 제15항에 있어서,
    상기 하부, 중간 및 상부 반도체 칩을 탑재하는 방법은,
    절연성 접착 테이프를 사용하여 탑재하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 절연성 접착 테이프는 웨이퍼 소잉(sawing) 공정 이전에 웨이퍼 뒷면에 접착된 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  19. 제15항에 있어서,
    상기 제1 연결수단을 통한 와이어 본딩 방법은,
    아래에 있는 반도체 칩의 제2 본드패드에 볼 본딩을 하고 위에 있는 반도체 칩의 제2 본드패드에는 스티치 본딩을 하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  20. 제15항에 있어서,
    상기 봉지수지로 밀봉하는 단계 후에,
    상기 기본 골격재의 접속수단과 연결된 외부연결단자를 부착하는 단계를 더 진행하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
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