JP2003124571A - 半導体レーザ素子およびその製造方法 - Google Patents
半導体レーザ素子およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ｎ型ブロック層で狭窄したリッジ型半導体レ
ーザ素子ではｎ型ブロック層とその上部のｐ−型平坦層
とのＰＮ接合の容量:すなわち寄生容量が応答を低下さ
せる原因となる。本発明では、この寄生容量を低下させ
て高速応答動作を実現することを目的とする。 【解決手段】 ｎ型の半導体基板上に、少なくとも、ｎ
型の第１クラッド層と、活性層と、ｐ型の第２クラッド
層とが積層され、かつｐ型の第２クラッド層上部の電流
経路をその両側のｎ型ブロック層で狭窄したｐ型の第３
クラッド層、およびｎ型ブロック層上部のｐ型平坦化層
を含むリッジ型半導体レーザ素子において、前記ｐ型の
平坦化層とｎ型ブロック層との間に低濃度層を設けたこ
とを特徴とする半導体レーザ素子。
ーザ素子ではｎ型ブロック層とその上部のｐ−型平坦層
とのＰＮ接合の容量:すなわち寄生容量が応答を低下さ
せる原因となる。本発明では、この寄生容量を低下させ
て高速応答動作を実現することを目的とする。 【解決手段】 ｎ型の半導体基板上に、少なくとも、ｎ
型の第１クラッド層と、活性層と、ｐ型の第２クラッド
層とが積層され、かつｐ型の第２クラッド層上部の電流
経路をその両側のｎ型ブロック層で狭窄したｐ型の第３
クラッド層、およびｎ型ブロック層上部のｐ型平坦化層
を含むリッジ型半導体レーザ素子において、前記ｐ型の
平坦化層とｎ型ブロック層との間に低濃度層を設けたこ
とを特徴とする半導体レーザ素子。
Description
【０００１】
【発明の属する技術分野】本発明はＣＤ、ＭＤ、ＤＶＤ
プレーヤーあるいはコンピューターの情報記憶装置など
の光情報システム用光源として用いられる半導体レーザ
素子とその製造方法、特に高速応答動作を実現するため
のその構造と、その製造方法に関する。
プレーヤーあるいはコンピューターの情報記憶装置など
の光情報システム用光源として用いられる半導体レーザ
素子とその製造方法、特に高速応答動作を実現するため
のその構造と、その製造方法に関する。
【０００２】
【従来の技術】ＣＤ、ＭＤ、ＤＶＤプレーヤーまたはコ
ンピューターの情報記憶装置などの光情報システムに使
用する半導体レーザ素子としては、従来、図２に示され
るように、主にｎ型の半導体基板上に、ｎ型のクラッド
１層と、量子井戸層からなる活性層と、ｐ型のクラッド
層とが積層され、さらにｐ型のクラッド層上部の電流経
路をその両側のｎ型ブロック層で狭窄したｐ型のクラッ
ド層、およびｎ型ブロック層上部のｐ型平坦化層を含む
リッジ型半導体レーザ素子が主として使用されていた。
ンピューターの情報記憶装置などの光情報システムに使
用する半導体レーザ素子としては、従来、図２に示され
るように、主にｎ型の半導体基板上に、ｎ型のクラッド
１層と、量子井戸層からなる活性層と、ｐ型のクラッド
層とが積層され、さらにｐ型のクラッド層上部の電流経
路をその両側のｎ型ブロック層で狭窄したｐ型のクラッ
ド層、およびｎ型ブロック層上部のｐ型平坦化層を含む
リッジ型半導体レーザ素子が主として使用されていた。
【０００３】半導体レーザの等価回路は図３で示され
る。図中でＬｗ １はリード線などのインダクタンスで
あり、Ｒｄ ２は電極の接触抵抗と半導体の内部バルク
抵抗とからなる直列抵抗である。Ｃｄ ３はｎ−電流ブ
ロック層と隣接する層とのＰＮ接合容量の並列寄生容量
である。Ｃｐ ４はパッケージなどの浮遊容量である。
応答を早くするためには、素子の容量およびシリーズ抵
抗を低減することが重要であるが、活性層とｎ−ＡｌＧ
ａＡｓクラッド層とのＰＮ接合の容量は活性層がノンド
ープであるため小さいが、ｐ型の平坦化層とｎ型ブロッ
ク層とからなるＰＮ接合の容量、すなわち寄生容量Ｃｄ
が問題となる。この容量を変化させるパラメーターは、
前記接合の面積および接合部の濃度である。ｎ型電流ブ
ロック層の濃度は、通常、１Ｅ１８ｃｍ−３、平坦化層
の濃度は１Ｅ１８ｃｍ−３の程度である。共振器長が８
００μｍであって、チップ幅が２５０μｍである場合、
この接合の容量は約１００ｐＦとなる。
る。図中でＬｗ １はリード線などのインダクタンスで
あり、Ｒｄ ２は電極の接触抵抗と半導体の内部バルク
抵抗とからなる直列抵抗である。Ｃｄ ３はｎ−電流ブ
ロック層と隣接する層とのＰＮ接合容量の並列寄生容量
である。Ｃｐ ４はパッケージなどの浮遊容量である。
応答を早くするためには、素子の容量およびシリーズ抵
抗を低減することが重要であるが、活性層とｎ−ＡｌＧ
ａＡｓクラッド層とのＰＮ接合の容量は活性層がノンド
ープであるため小さいが、ｐ型の平坦化層とｎ型ブロッ
ク層とからなるＰＮ接合の容量、すなわち寄生容量Ｃｄ
が問題となる。この容量を変化させるパラメーターは、
前記接合の面積および接合部の濃度である。ｎ型電流ブ
ロック層の濃度は、通常、１Ｅ１８ｃｍ−３、平坦化層
の濃度は１Ｅ１８ｃｍ−３の程度である。共振器長が８
００μｍであって、チップ幅が２５０μｍである場合、
この接合の容量は約１００ｐＦとなる。
【０００４】
【発明が解決しようとする課題】上記のｎ型ブロック層
で狭窄したリッジ型半導体レーザ素子では、ｎ型ブロッ
ク層とその上部のｐ−型平坦層とのＰＮ接合の容量:す
なわち寄生容量が応答を低下する原因となっている。ｎ
型電流ブロック層の濃度は、通常、１Ｅ１８ｃｍ −３、
平坦化層の濃度は１Ｅ１８ｃｍ−３の程度であり、共振
器長が８００μｍであって、チップ幅が２５０μｍであ
る場合、この接合の容量は約１００ｐＦとなる。本発明
の目的は、この容量を低下させて、半導体レーザ素子の
応答を改善することにある。
で狭窄したリッジ型半導体レーザ素子では、ｎ型ブロッ
ク層とその上部のｐ−型平坦層とのＰＮ接合の容量:す
なわち寄生容量が応答を低下する原因となっている。ｎ
型電流ブロック層の濃度は、通常、１Ｅ１８ｃｍ −３、
平坦化層の濃度は１Ｅ１８ｃｍ−３の程度であり、共振
器長が８００μｍであって、チップ幅が２５０μｍであ
る場合、この接合の容量は約１００ｐＦとなる。本発明
の目的は、この容量を低下させて、半導体レーザ素子の
応答を改善することにある。
【０００５】
【課題を解決するための手段】本発明は、ｎ型の半導体
基板上に、少なくとも、ｎ型の第１クラッド層と、活性
層と、ｐ型の第２クラッド層とが積層され、かつｐ型の
第２クラッド層上部の電流経路をその両側のｎ型ブロッ
ク層で狭窄したｐ型の第３クラッド層、およびｎ型ブロ
ック層上部のｐ型平坦化層を含むリッジ型半導体レーザ
素子において、前記ｐ型の平坦化層とｎ型ブロック層と
の間に低濃度層を設けたことを特徴とする半導体レーザ
素子を提供するものである。このように、本発明では、
ｎ型ブロック層とその上部のｐ−型平坦層とのＰＮ接合
の容量：すなわち寄生容量を低減するため、ｎ型ブロッ
ク層とその上部のｐ−型平坦層との間にｎ型の低濃度層
を設けるという構成を採用している。その結果、寄生容
量は約１００ｐＦから約５０ｐＦに低減され、半導体レ
ーザ素子の容量を低減でき、その応答が改善される。
基板上に、少なくとも、ｎ型の第１クラッド層と、活性
層と、ｐ型の第２クラッド層とが積層され、かつｐ型の
第２クラッド層上部の電流経路をその両側のｎ型ブロッ
ク層で狭窄したｐ型の第３クラッド層、およびｎ型ブロ
ック層上部のｐ型平坦化層を含むリッジ型半導体レーザ
素子において、前記ｐ型の平坦化層とｎ型ブロック層と
の間に低濃度層を設けたことを特徴とする半導体レーザ
素子を提供するものである。このように、本発明では、
ｎ型ブロック層とその上部のｐ−型平坦層とのＰＮ接合
の容量：すなわち寄生容量を低減するため、ｎ型ブロッ
ク層とその上部のｐ−型平坦層との間にｎ型の低濃度層
を設けるという構成を採用している。その結果、寄生容
量は約１００ｐＦから約５０ｐＦに低減され、半導体レ
ーザ素子の容量を低減でき、その応答が改善される。
【０００６】
【発明の実施の形態】本発明ではｎ型ブロック層とその
上部のｐ−型平坦層との間にｎ型の低濃度層を設ける。
本明細書において「低濃度層」とはドーパント濃度が低
いエピタキシャル層をいう。低濃度層のドーパント濃度
は１Ｅ１７ｃｍ−３以下とする。低濃度層の伝導型はｎ
型であってもｐ型であってもよい。伝導型がｎ型である
場合、ドーパントとしては制御性の良好なＳｉを用いる
ことができる。また、伝導型がｐ型である場合、ドーパ
ントとしては、ＺｎまたはＢｅを使用することができ
る。低濃度層を構成する材料としては、ウエハプロセス
の観点よりＧａＡｓを使用するが、ＡｌＧａＡｓを使用
することもできる。低濃度層の厚みは、ＰＮ接合の空乏
層が十分広がることができるように、０．３μｍとす
る。また、本発明は、請求項１ないし９いずれか１記載
の半導体レーザ素子を製造する方法において、少なくと
も低濃度層の成長にＭＯＣＶＤ法またはＭＢＥ法を用い
ることを特徴とする半導体レーザ素子の製造方法を提供
する。ＭＯＣＶＤ法またはＭＢＥ法を用いるのは、厚み
および濃度の制御性が良好なためである。
上部のｐ−型平坦層との間にｎ型の低濃度層を設ける。
本明細書において「低濃度層」とはドーパント濃度が低
いエピタキシャル層をいう。低濃度層のドーパント濃度
は１Ｅ１７ｃｍ−３以下とする。低濃度層の伝導型はｎ
型であってもｐ型であってもよい。伝導型がｎ型である
場合、ドーパントとしては制御性の良好なＳｉを用いる
ことができる。また、伝導型がｐ型である場合、ドーパ
ントとしては、ＺｎまたはＢｅを使用することができ
る。低濃度層を構成する材料としては、ウエハプロセス
の観点よりＧａＡｓを使用するが、ＡｌＧａＡｓを使用
することもできる。低濃度層の厚みは、ＰＮ接合の空乏
層が十分広がることができるように、０．３μｍとす
る。また、本発明は、請求項１ないし９いずれか１記載
の半導体レーザ素子を製造する方法において、少なくと
も低濃度層の成長にＭＯＣＶＤ法またはＭＢＥ法を用い
ることを特徴とする半導体レーザ素子の製造方法を提供
する。ＭＯＣＶＤ法またはＭＢＥ法を用いるのは、厚み
および濃度の制御性が良好なためである。
【０００７】
【実施例】具体的な半導体レーザ素子の構造とその製造
例を有機金属気相成長(ＭＯＣＤＶ):metal-organic che
mical vapor deposition)法について以下に説明する。
図２に有機金属気相成長法で成長し作成した従来の半導
体レーザチップの構造を示す。
例を有機金属気相成長(ＭＯＣＤＶ):metal-organic che
mical vapor deposition)法について以下に説明する。
図２に有機金属気相成長法で成長し作成した従来の半導
体レーザチップの構造を示す。
【０００８】ｎ−ＧａＡｓ基板１にｎ−ＧａＡｓバッフ
ァー層（層厚０．５μｍ、キャリアー濃度１×１０１８
ｃｍ−１）２、ｎ−ＡｌｘＧａ１−ｘＡｓクラッド１層
（Ｘ＝０．５、層厚２．７μｍ、キャリアー濃度１×１
０１８ｃｍ−１）３、ＡｌｙＧａ１−ｙＡｓ活性層４、
第２のｐ−ＡｌｘＧａ１−ｘＡｓクラッド層（Ｘ＝０．
５、層厚０．１８μｍ、キャリアー濃度１×１０１８ｃ
ｍ−１）５、ｐ−ＧａＡｓエピサポート層（層厚０．０
０３μｍ）６、第３のｐ−ＡｌｘＧａ１−ｘＡｓクラッ
ド層（Ｘ＝０．５、層厚ｌ．４μｍ、キャリアー濃度１
×１０１８ｃｍ −１）７、ｐ−ＧａＡｓキャップ層（層
厚０．６μｍ）１１、を順に成長する。
ァー層（層厚０．５μｍ、キャリアー濃度１×１０１８
ｃｍ−１）２、ｎ−ＡｌｘＧａ１−ｘＡｓクラッド１層
（Ｘ＝０．５、層厚２．７μｍ、キャリアー濃度１×１
０１８ｃｍ−１）３、ＡｌｙＧａ１−ｙＡｓ活性層４、
第２のｐ−ＡｌｘＧａ１−ｘＡｓクラッド層（Ｘ＝０．
５、層厚０．１８μｍ、キャリアー濃度１×１０１８ｃ
ｍ−１）５、ｐ−ＧａＡｓエピサポート層（層厚０．０
０３μｍ）６、第３のｐ−ＡｌｘＧａ１−ｘＡｓクラッ
ド層（Ｘ＝０．５、層厚ｌ．４μｍ、キャリアー濃度１
×１０１８ｃｍ −１）７、ｐ−ＧａＡｓキャップ層（層
厚０．６μｍ）１１、を順に成長する。
【０００９】その後フォトリソグラフィーを用いたスト
ライプ状のエッチングマスクを形成した後、ｐ−ＧａＡ
ｓキャップ層１１、第３のｐ−ＡｌｘＧａ１−ｘＡｓク
ラッド層７を硫酸のエッチング液でエッチングし、第３
のｐ−ＡｌｘＧａ１−ｘＡｓクラッド層７を層厚０．２
μｍが残るところまでエッチングする。次に、フッ酸を
用いて残った第３のＡｌｘＧａ１−ｘＡｓクラッド層を
エッチングし、第３のp−ＡｌｘＧａ１−ｘＡｓクラッ
ド層を層厚１．４μｍからなるリッジを形成する。
ライプ状のエッチングマスクを形成した後、ｐ−ＧａＡ
ｓキャップ層１１、第３のｐ−ＡｌｘＧａ１−ｘＡｓク
ラッド層７を硫酸のエッチング液でエッチングし、第３
のｐ−ＡｌｘＧａ１−ｘＡｓクラッド層７を層厚０．２
μｍが残るところまでエッチングする。次に、フッ酸を
用いて残った第３のＡｌｘＧａ１−ｘＡｓクラッド層を
エッチングし、第３のp−ＡｌｘＧａ１−ｘＡｓクラッ
ド層を層厚１．４μｍからなるリッジを形成する。
【００１０】次に、ＭＯＣＶＤ法でｎ−ＡｌｘＧａ
１−ｘＡｓ電流ブロック層(Ｘ＝０．７、層厚１μｍ、
キャリアー濃度２×１０１８ｃｍ−３）８、n−ＧａＡ
ｓ電流ブロック層（層厚０．６μｍ、キャリアー濃度２
×１０１８ｃｍ−３)９、およびｐ−ＧａＡｓ平坦化層
（層厚０．４μｍ、キャリアー濃度２×１０１８ｃｍ
−３)１０を再成長する。
１−ｘＡｓ電流ブロック層(Ｘ＝０．７、層厚１μｍ、
キャリアー濃度２×１０１８ｃｍ−３）８、n−ＧａＡ
ｓ電流ブロック層（層厚０．６μｍ、キャリアー濃度２
×１０１８ｃｍ−３)９、およびｐ−ＧａＡｓ平坦化層
（層厚０．４μｍ、キャリアー濃度２×１０１８ｃｍ
−３)１０を再成長する。
【００１１】その後、フォトリソグラフィーを行ない、
リッジ上に成長した電流ブロック層(不要層)、およびｐ
−ＧａＡｓ平坦化層（不要層）のみをストライプ状に除
去したエッチングマスクを形成した後、この不要層を硫
酸系のエッチング液でエッチング除去を行ない、その上
にＭＯＣＶＤ法によってｐ−ＧａＡｓコンタクト層１２
を成長する。コンタクト層の層厚は５０μｍである。
リッジ上に成長した電流ブロック層(不要層)、およびｐ
−ＧａＡｓ平坦化層（不要層）のみをストライプ状に除
去したエッチングマスクを形成した後、この不要層を硫
酸系のエッチング液でエッチング除去を行ない、その上
にＭＯＣＶＤ法によってｐ−ＧａＡｓコンタクト層１２
を成長する。コンタクト層の層厚は５０μｍである。
【００１２】上記の工程でコンタクト層までの再成長を
終えたウエハの基板面を研磨やエッチングで除去し、ウ
エハの厚さを1００μｍにした後、ウエハのｎ側とｐ側
の両側に電極（１３、１４）を付け、ウエハ内に作成し
た、ストライプ溝との垂直方向にバー状となるようにへ
き開分割を行ない、出射両面に絶縁膜をコーティング
し、半導体レーザ素子を作製する。
終えたウエハの基板面を研磨やエッチングで除去し、ウ
エハの厚さを1００μｍにした後、ウエハのｎ側とｐ側
の両側に電極（１３、１４）を付け、ウエハ内に作成し
た、ストライプ溝との垂直方向にバー状となるようにへ
き開分割を行ない、出射両面に絶縁膜をコーティング
し、半導体レーザ素子を作製する。
【００１３】本発明の半導体レーザ素子では、前記ｎ−
ＡｌｘＧａ１−ｘＡｓ電流ブロック層８、ｎ−ＧａＡｓ
電流ブロック層９の上部にｎ型の低濃度層１５を積層す
る。この上に前記平坦化層１１を積層する。その後、前
記フォトリソグラフィーを行ない、リッジ上に成長した
電流ブロック層(不要層)、ｎ型の低濃度層(不要層)およ
びｐ−ＧａＡｓ平坦化層(不要層)のみをストライプ状に
除去したエッチングマスクを形成した後、この不要層を
硫酸系のエッチング液でエッチング除去を行なう。さら
にその上にＭＯＣＶＤ法によってｐ−ＧａＡｓコンタク
ト層１２を成長する。コンタクト層の層厚は５０μｍで
ある。低濃度層は平坦化層と同様にリッジ部は除去す
る。なお、ここでは低濃度層はｎ型の層としているが、
ＰＮ接合の容量低減のため、ｐ型層としてもよい。
ＡｌｘＧａ１−ｘＡｓ電流ブロック層８、ｎ−ＧａＡｓ
電流ブロック層９の上部にｎ型の低濃度層１５を積層す
る。この上に前記平坦化層１１を積層する。その後、前
記フォトリソグラフィーを行ない、リッジ上に成長した
電流ブロック層(不要層)、ｎ型の低濃度層(不要層)およ
びｐ−ＧａＡｓ平坦化層(不要層)のみをストライプ状に
除去したエッチングマスクを形成した後、この不要層を
硫酸系のエッチング液でエッチング除去を行なう。さら
にその上にＭＯＣＶＤ法によってｐ−ＧａＡｓコンタク
ト層１２を成長する。コンタクト層の層厚は５０μｍで
ある。低濃度層は平坦化層と同様にリッジ部は除去す
る。なお、ここでは低濃度層はｎ型の層としているが、
ＰＮ接合の容量低減のため、ｐ型層としてもよい。
【００１４】
【発明の効果】ｎ型ブロック層で狭窄したリッジ型半導
体レーザではｎ型ブロック層とその上部のｐ−型平坦層
とのＰＮ接合の容量:すなわち寄生容量が応答を低下さ
せる原因となる。本発明では、ｎ型ブロック層とその上
部のｐ−型平坦層とのＰＮ接合の容量：すなわち寄生容
量を低減するため、ｎ型ブロック層とその上部のｐ−型
平坦層との間にｎ型の低濃度層を設け、寄生容量を低減
している。低濃度層の濃度は１Ｅ１７ｃｍ−３以下とす
る。これにより直列抵抗を増加させることなく、寄生容
量を1００ｐＦから５０ｐＦに低減でき、半導体レーザ
素子の容量を低減でき、さらに応答を改善できる。
体レーザではｎ型ブロック層とその上部のｐ−型平坦層
とのＰＮ接合の容量:すなわち寄生容量が応答を低下さ
せる原因となる。本発明では、ｎ型ブロック層とその上
部のｐ−型平坦層とのＰＮ接合の容量：すなわち寄生容
量を低減するため、ｎ型ブロック層とその上部のｐ−型
平坦層との間にｎ型の低濃度層を設け、寄生容量を低減
している。低濃度層の濃度は１Ｅ１７ｃｍ−３以下とす
る。これにより直列抵抗を増加させることなく、寄生容
量を1００ｐＦから５０ｐＦに低減でき、半導体レーザ
素子の容量を低減でき、さらに応答を改善できる。
【図１】 図１は本発明の半導体レーザ素子の構造を示
す斜視図である。
す斜視図である。
【図２】 図２は従来の半導体レーザ素子示す斜視図で
ある。
ある。
【図３】 図３は半導体レーザ素子の等価回路図であ
る。
る。
１．n−ＧａＡｓ基板
２．n−ＧａＡｓバッファー層
３．ｎ−ＡｌＧａＡｓクラッド１層
４．ＡｌＧａＡｓ活性層
５．ｐ―ＡｌＧａＡｓクラッド層
６．ｐ−ＧａＡｓエピサポート層
７．ｐ‐ＡｌＧａＡｓクラッド層
８．ｎ−ＡｌＧａＡｓ電流ブロック層
９．ｎ−ＧａＡｓ電流ブロック層
１０．ｐ−ＧａＡｓ平坦化層
１１．ｐ−ＧａＡｓキャップ層
１２．ｐ−ＧａＡｓコンタクト層
１３．ｎ側電極
１４．ｐ側電極
１５．ｎ−低濃度層
図３
１．Ｌｗ：リード線のインダクタンス
２．Ｒｄ：直列抵抗
３．Ｃｄ：寄生容量
４．Ｃｐ：浮遊容量
Claims (10)
- 【請求項１】 ｎ型の半導体基板上に、少なくとも、ｎ
型の第１クラッド層と、活性層と、ｐ型の第２クラッド
層とが積層され、かつｐ型の第２クラッド層上部の電流
経路をその両側のｎ型ブロック層で狭窄したｐ型の第３
クラッド層、およびｎ型ブロック層上部のｐ型平坦化層
を含むリッジ型半導体レーザ素子において、前記ｐ型の
平坦化層とｎ型ブロック層との間に低濃度層を設けたこ
とを特徴とする半導体レーザ素子。 - 【請求項２】 該低濃度層を構成する材料がＡｌＧａＡ
ｓである請求項１記載の半導体レーザ素子。 - 【請求項３】 該低濃度層を構成する材料がＧａＡｓで
ある請求項１記載の半導体レーザ素子。 - 【請求項４】 該低濃度層の伝導型がｎ型である請求項
１記載の半導体レーザ素子。 - 【請求項５】 ドーパントがＳｉである請求項４記載の
半導体レーザ素子。 - 【請求項６】 該低濃度層の伝導型がｐ型である請求項
１記載の半導体レーザ素子。 - 【請求項７】 ドーパントがＺｎまたはＢｅである請求
項６記載の半導体レーザ素子。 - 【請求項８】 該低濃度層のドーパント濃度が１Ｅ１７
ｃｍ−３以下である請求項１記載の半導体レーザ素子。 - 【請求項９】 該低濃度層の厚みが０．３μｍ以上であ
る請求項１記載の半導体レーザ素子。 - 【請求項１０】 請求項１ないし９いずれか１記載の半
導体レーザ素子を製造する方法において、少なくとも低
濃度層の成長にＭＯＣＶＤ法またはＭＢＥ法を用いるこ
とを特徴とする半導体レーザ素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313882A JP2003124571A (ja) | 2001-10-11 | 2001-10-11 | 半導体レーザ素子およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313882A JP2003124571A (ja) | 2001-10-11 | 2001-10-11 | 半導体レーザ素子およびその製造方法 |
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|---|---|
| JP2003124571A true JP2003124571A (ja) | 2003-04-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001313882A Pending JP2003124571A (ja) | 2001-10-11 | 2001-10-11 | 半導体レーザ素子およびその製造方法 |
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| JP (1) | JP2003124571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012851A (ja) * | 2005-06-30 | 2007-01-18 | Victor Co Of Japan Ltd | 半導体レーザ素子の製造方法 |
-
2001
- 2001-10-11 JP JP2001313882A patent/JP2003124571A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007012851A (ja) * | 2005-06-30 | 2007-01-18 | Victor Co Of Japan Ltd | 半導体レーザ素子の製造方法 |
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