JP2002009400A

JP2002009400A - 半導体混晶層の製造方法、及び半導体デバイスと半導体発光素子

Info

Publication number: JP2002009400A
Application number: JP2000190109A
Authority: JP
Inventors: Masayoshi Sumino; 雅芳角野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-06-23
Filing date: 2000-06-23
Publication date: 2002-01-11
Anticipated expiration: 2020-06-23
Also published as: JP4048695B2

Abstract

(57)【要約】【課題】半導体混晶層の製造方法、及び半導体デバイ
スと半導体発光素子において、グレ−ディット層の組成
制御を高精度かつ安定した再現性をもって行うこと。【解決手段】第１半導体層と該第１半導体層よりもバ
ンドギャップの大きい第２半導体層とを複数層交互に組
み合わせると共に第１半導体層の層厚を徐々に小さくす
ると同時に第２半導体層の層厚を徐々に大きくしてチャ
ープ超格子構造体４００を形成する工程と、前記チャー
プ超格子構造体にｐ型又はｎ型のドーパントを添加する
工程と、前記ドーパントを添加する工程後に熱アニール
処理を施して前記第１半導体層と前記第２半導体層とを
構成する母体原子の相互拡散を促進させて超格子構造を
無秩序化する工程とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にＡｌＧａＩｎ
Ｐ系赤色半導体レーザ等の半導体発光素子の製造に好適
な半導体混晶層の製造方法、及び半導体デバイスと半導
体発光素子に関する。

【０００２】

【従来の技術】半導体レ−ザ（ＬＤ）などの半導体発光
素子の素子特性や信頼性を向上させるためには、発熱に
よる特性や結晶の劣化を防止することが重要である。そ
のためには素子抵抗を小さくし、より低電圧で駆動させ
ることが有効である。赤色あるいは青色の半導体レ−ザ
は光ディスク用の光源として大きな需要が見込まれてい
るが、これらのレ−ザは駆動電圧が高いという問題があ
る。また、これらの半導体レ−ザにおいては、結晶成長
時あるいは素子プロセス時に取り込まれた水素がド−パ
ントを不活性化することが知られており、それによって
素子抵抗や駆動電圧が増大するという問題がある。

【０００３】このような問題を解決する従来例として、
ＬＤ素子のｐコンタクト層とｐクラッド層との間に中間
の禁制帯幅を有するｐ型半導体層（以下、ヘテロ障壁緩
和層という）を導入してヘテロ障壁を緩和し、ホ−ルの
注入を容易にし、素子を低電圧動作かつ低抵抗化する例
がある。例えば、特開昭６３−０８１８８４号公報に
は、「赤色半導体レ−ザ素子」として、ｐ−ＧａＡｓ
（ガリウム・ヒ素）コンタクト層とｐ−ＡｌＧａＩｎＰ
（アルミニウム・ガリウム・インジウム・リン）クラッ
ド層との間に中間の禁制帯幅を有するｐ−ＧａＩｎＰ中
間コンタクト層（ヘテロ障壁緩和層）が導入されたもの
が記載されている。

【０００４】この赤色半導体レーザの製造方法として
は、まずＭＯＣＶＤ法によりｎ−ＧａＡｓ基板上にｎ−
ＧａＡｓ第１バッファ層、ｎ−ＩｎＧａＰ第２バッファ
層等を順次成長してダブルへテロウエハを形成する。続
いて、ｐ−ＡｌＧａＩｎＰクラッド層とｐ−ＧａＩｎＰ
中間コンタクト層とを成長し、写真蝕刻により幅５μｍ
のストライプ状マスクを形成する。次いで，臭化水素酸
と臭素と水との混合液によりエッチングしてストライプ
状のｐ−ＧａＩｎＰ中間コンタクト層を形成する。

【０００５】次に、ｐ−ＡｌＧａＩｎＰクラッド層を途
中までエッチングして，メサストライプ（断面形状がメ
サ状となったストライプ部）を形成する。次いでＰ
（燐）とＩｎとの蒸気雰囲気中にてウエハを８００℃程
度に加熱保持することにより表面酸化膜を除去した後、
ＭＯＣＶＤ法により全面にｐ−ＧａＡｓコンタクト層を
成長させることにより、上記赤色半導体レーザが作製さ
れる。

【０００６】同様の構造は、例えば、エレクトロニクス
・レターズ（１９８７年、第２３巻、９３８頁−９３９
頁）やエレクトロニクス・レターズ（１９９３年、第２
９巻、１０１０頁−１０１１頁）に報告されている。

【０００７】ヘテロ障壁をさらに小さくした従来例とし
て、例えば、特開平５−１８３２２８号公報には、「半
導体発光装置」として、ｐ−ＧａＡｓコンタクト層とｐ
−ＧａＩｎＰヘテロ障壁緩和層との間にグレ−ディット
なＩｎＧａＡｓＰ層あるいはＡｌＧａＡｓ層を導入し
て、ヘテロ障壁を解消あるいは減少させた構造が記載さ
れている。

【０００８】なお、従来の半導体発光素子における動作
時のヘテロ障壁緩和層付近のバンド構造図を図１６に示
す。この従来の場合、ｐ−ＧaＡｓコンタクト層１５０
１とｐ−ＧａＩｎＰヘテロ障壁緩和層１５０２とｐ−Ａ
ｌＧａＩｎＰクラッド層１５０３との間にヘテロ障壁１
５０５とヘテロ障壁１５０６とがあるためホ−ル注入が
妨げられ、電位差Ｖ１５０６が生じる。

【０００９】

【発明が解決しようとする課題】ＩｎＧａＡｓＰグレ−
ディット層を用いた場合、ＩｎＧａＡｓＰグレ−ディッ
ト層をＧａＡｓ基板に格子整合させるには、ＡｓとＰの
Ｖ族元素の組成制御に高度な技術を必要とするため、安
定した再現性が要求される大量生産には適していないと
いう問題がある。また、他の従来技術としては、単純
に、ｐ−ＧａＡｓコンタクト層、ｐ−ＧａＩｎＰヘテロ
障壁緩和層、ｐ−ＡｌＧａＩｎＰクラッド層に高濃度の
Ｚｎド−ピングを行って、素子抵抗を低減する方法があ
る。しかし、そのような方法では、ｐ−ＧａＡｓコンタ
クト層の成長中にｐクラッド層のＺｎが活性層へ拡散
し、著しく素子の特性を低下させるという問題が生じて
しまう。このように、従来例では、結晶成長に問題があ
り、低抵抗で駆動電圧の小さい素子を歩留まりよく作製
するのが困難である。赤色半導体レ−ザは、近年、膨大
な需要があり、大量生産が容易に行えることが要求され
ている。したがって、動作特性や信頼性などの特性を維
持したまま、成長後やプロセス後の高い素子歩留まりを
実現し、素子作製の費用を低減する必要がある。

【００１０】本発明は、前述の課題に鑑みてなされたも
ので、グレ−ディット層の組成制御を高精度かつ安定し
た再現性をもって行うことができ、赤色半導体レ−ザ素
子等において、ｐ−ＡｌＧａＩｎＰクラッド層又はその
上に形成される燐化合物半導体層とｐ−ＧａＡｓコンタ
クト層との間のヘテロ障壁を低減又は解消し、動作電圧
及び素子抵抗を低くして、良好な温度特性と高い信頼性
と共に、生産が容易な低コストな素子を実現することが
できる半導体混晶層の製造方法、及び半導体デバイスと
半導体発光素子を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、前記課題を解
決するため、以下の構成を採用した。すなわち、本発明
の半導体混晶層の製造方法では、第１半導体層と該第１
半導体層よりもバンドギャップの大きい第２半導体層と
を複数層交互に組み合わせると共に第１半導体層の層厚
を徐々に小さくすると同時に第２半導体層の層厚を徐々
に大きくしてチャープ超格子構造体を形成する工程と、
前記チャープ超格子構造体にｐ型又はｎ型のドーパント
を添加する工程と、前記ドーパントを添加する工程後に
熱アニール処理を施して前記第１半導体層と前記第２半
導体層とを構成する母体原子の相互拡散を促進させて超
格子構造を無秩序化する工程とを備えたことを特徴とす
る。

【００１２】この半導体混晶層の製造方法では、チャー
プ超格子構造体にｐ型又はｎ型のドーパントを添加した
後に、熱アニール処理を施して第１半導体層と第２半導
体層とを構成する母体原子の相互拡散を促進させて超格
子構造を無秩序化するので、加熱作用により２つの半導
体層が相互拡散すると組成が均一に変化していき、層厚
の異なる２種類の層が少しずつ減少あるいは増大するよ
うに互い違いに組み合わされているチャープ超格子が無
秩序化されて、層厚方向に連続的にエネルギバンドが変
化したグレ−ディット構造の半導体混晶層を容易に作製
することができる。

【００１３】本発明の半導体混晶層の製造方法では、価
電子帯エネルギ準位が層厚方向に段階的に大きくなる複
数の半導体層を積層してステップ超格子構造体を形成す
る工程と、前記ステップ超格子構造体にｐ型又はｎ型の
ドーパントを添加する工程と、前記ドーパントを添加す
る工程後に熱アニール処理を施して前記各半導体層を構
成する母体原子の相互拡散を促進させて各半導体層界面
近傍で組成変化を生じさせ又は超格子構造を無秩序化す
る工程とを備えたこと特徴とする。

【００１４】この本発明の半導体混晶層の製造方法で
は、ステップ超格子構造体にｐ型又はｎ型のドーパント
を添加した後に熱アニール処理を施し、各半導体層を構
成する母体原子の相互拡散を促進させて各半導体層界面
近傍で組成変化を生じさせ又は超格子構造を無秩序化す
るので、ステップ超格子が価電子帯エネルギ準位の層厚
方向に連続的に変化する波形又は直線形のグレ−ディッ
ト構造に変化する。すなわち、ステップ超格子の界面近
傍の組成変化は緩やかに連続的であり、ステップ超格子
が完全に失われていないグレーディット構造又はステッ
プ超格子が完全に無秩序化された直線型のグレ−ディッ
ト構造に変化する。

【００１５】また、本発明の半導体混晶層の製造方法で
は、前記ドーパントを添加する工程での前記ドーパント
の添加量又は前記熱アニール処理を施す工程での加熱時
間及び温度の少なくとも一方を制御し、価電子帯エネル
ギ準位の層厚方向の分布を制御することを特徴とする。

【００１６】この本発明の半導体混晶層の製造方法で
は、前述したステップ超格子が完全に失われていないグ
レーディット構造を、ド−ピング量や加熱時間を比較的
小さくして得ることができ、ヘテロ界面近傍の価電子帯
のヘテロ障壁を低減できる。また、前述したステップ超
格子が完全に無秩序化された直線型のグレ−ディット構
造を、ド−ピング量や加熱時間と温度を前者の場合（ス
テップ超格子が完全に失われていない場合）よりも大き
くすれば、ステップ超格子の界面近傍の組成変化はさら
に緩やかになり、最終的にはステップ超格子が完全に無
秩序化されて得られる。したがって、本製造方法では、
ド−ピング量や加熱時間と温度を制御することにより、
波形から直線形までの所望のグレ−ディット構造が得ら
れる。

【００１７】また、本発明の半導体混晶層の製造方法で
は、前記ドーパントを添加する工程において、前記チャ
ープ超格子構造体又は前記ステップ超格子構造体の超格
子界面およびその近傍にその周囲より高濃度のド−ピン
グが施されることが好ましい。この半導体混晶層の製造
方法では、チャープ超格子構造体又はステップ超格子構
造体の超格子界面およびその近傍にその周囲より高濃度
のド−ピングを施すことにより、チャープ超格子やステ
ップ超格子の無秩序化をさらに促進することができる。

【００１８】また、本発明の半導体混晶層の製造方法で
は、前記ドーパントを添加する工程において、ｐ型のド
ーパントを５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3の範
囲内で添加することが好ましい。この半導体混晶層の製
造方法では、ドーパントを添加する工程において、ｐ型
のドーパントを５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3
の範囲内で添加することにより、チャープ超格子構造の
無秩序化又はステップ超格子界面の組成変化を確実に行
うことができる。

【００１９】さらに、本発明の半導体混晶層の製造方法
では、前記ドーパントを添加する工程において、少なく
とも前記ｐ型のドーパントとしてＺｎを１×１０¹⁸ｃｍ
^-3から６×１０¹⁸ｃｍ^-3の範囲内で添加することが好ま
しい。この半導体混晶層の製造方法では、ドーパントを
添加する工程において、少なくともｐ型のドーパントと
してＺｎを１×１０¹⁸ｃｍ^-3から６×１０¹⁸ｃｍ^-3の範
囲内で添加することにより、１時間程度の埋め込み成長
でグレーディット半導体層が得られるため、グレーディ
ット化のための特別なプロセスを追加する必要が無い。

【００２０】また、本発明の半導体デバイスでは、半導
体混晶層を有する半導体デバイスであって、前記半導体
混晶層が、上記本発明の半導体混晶層の製造方法により
形成されたことを特徴とする。この半導体デバイスで
は、半導体混晶層が、上記本発明の半導体混晶層の製造
方法により形成されているので、グレ−ディット構造の
半導体混晶層における組成が高精度かつ安定した再現性
をもって得られる。

【００２１】本発明の半導体発光素子は、ｐ型コンタク
ト層とｐ型クラッド層との間にｐ型の半導体混晶層を有
する半導体発光素子であって、前記半導体混晶層は、上
記本発明の半導体混晶層の製造方法により形成されたこ
とを特徴とする。この半導体発光素子では、ｐ型コンタ
クト層とｐ型クラッド層との間のｐ型半導体混晶層が、
上記本発明の半導体混晶層の製造方法により形成されて
いるので、ヘテロ障壁緩和層として組成が高精度に制御
されたｐ型半導体混晶層が得られ、ｐ型コンタクト層と
ｐ型クラッド層との間のヘテロ障壁を低減又は解消し、
動作電圧及び素子抵抗を低くして、良好な温度特性と高
い信頼性と共に、生産が容易な低コストな素子を実現す
ることができる。

【００２２】また、本発明の半導体発光素子では、前記
ｐ型コンタクト層から前記ｐ型クラッド層にかけて層厚
方向に価電子帯エネルギ準位が連続的に変化しているこ
とが好ましい。この半導体発光素子では、ｐ型コンタク
ト層からｐ型クラッド層にかけて層厚方向に価電子帯エ
ネルギ準位が連続的に変化しているので、ホール注入の
障害になる半導体層間のヘテロ障壁をさらに低減または
消滅させることができる。

【００２３】また、本発明の半導体発光素子では、前記
半導体混晶層が、ＧａＡｓ基板に格子整合するＩｎＡｌ
ＧａＡｓＰ混晶層やＧａＡｓ基板に格子整合するＩｎＧ
ａＡｓＰ混晶層とＡｌＧａＩｎＰ混晶層との２層を少な
くとも有する場合に好適である。すなわち、この半導体
発光素子では、ヘテロ障壁緩和層として５元混晶である
ＩｎＡｌＧａＡｓＰ混晶層や４元混晶であるＩｎＧａＡ
ｓＰ混晶層とＡｌＧａＩｎＰ混晶層の２層においても、
高精度に組成制御が行われて良好な特性を得ることがで
きる。

【００２４】

【発明の実施の形態】以下、本発明に係る半導体混晶層
の製造方法及び半導体発光素子（半導体デバイス）の第
１実施形態を、図１から図４を参照しながら説明する。

【００２５】本実施形態の半導体発光素子は、ＡｌＧａ
ＩｎＰ系赤色半導体レーザであって、図１に示す立体構
造を有している。この半導体レーザは、図１に示すよう
に、Ｓｉドープｎ型ＧａＡｓ基板１上に、ｎ−ＧａＡｓ
バッファ層２（層厚０．５μｍ）と、ｎ−（Ａｌ_0.7Ｇ
ａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層３（層厚１．２μｍ）
と、（Ａｌ_0.5Ｇａ_0.5）_0.5Ｉｎ_0.5Ｐ光ガイド層４（層
厚０．０５μｍ）と、活性層５としてＧａ_0.58Ｉｎ_0.42
Ｐウェル（層厚６ｎｍ：４層）及び（Ａｌ_0.5Ｇａ_0.5）
_0.5Ｉｎ_0.5Ｐバリア（層厚５ｎｍ：３層）からなる歪多
重量子井戸構造活性層層５と、（Ａｌ_0.5Ｇａ_0.5）_0.5
Ｉｎ_0.5Ｐ光ガイド層６（層厚０．０５μｍ）と、ｐ−
（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層７（層厚
０．２μｍ）と、ｐ−（Ａｌ_0.2Ｇａ_0.8）_0.5Ｉｎ_0.5Ｐ
エッチングストッパ（停止）層８（層厚０．０２μｍ）
と、ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層９
（層厚１．２μｍ）と、ｐ型ヘテロ障壁緩和層１０（層
厚６０ｎｍ）と、ｐ−ＧａＡｓコンタクト層１１（層厚
０．３μｍ）と、ｎ−ＧａＡｓ電流ブロック層１２（層
厚０．６μｍ）と、ｐ−ＧａＡｓコンタクト層１３（層
厚１．０μｍ）と、ｎ電極１４と、ｐ電極１５とからな
るリッジ埋め込み構造となっている。

【００２６】ｎ−ＡｌＧａＩｎＰクラッド層３のド−ピ
ング濃度は、２〜８×１０¹⁷ｃｍ^-3であり、ｐ−ＡｌＧ
ａＩｎＰクラッド層９のド−ピング濃度は、２〜８×１
０¹⁷ｃｍ^-3である。

【００２７】図２にｐ型ヘテロ障壁緩和層１０の断面構
造図を示す。なお、以下の各実施形態において、特に断
らない限りｐ型ヘテロ障壁緩和層のド−ピング濃度は５
×１０¹⁷ｃｍ^-3〜２×１０¹⁸ｃｍ^-3である。なお、ｐ型
のドーパントを５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3
の範囲内で添加することにより、後述するチャープ超格
子構造の無秩序化又はステップ超格子界面の組成変化を
確実に行うことができる。また、ｐ型ヘテロ障壁緩和層
の層厚に関する限定は特にないが、必要以上に大きいと
素子抵抗が増大するので、０．０１μｍ以上０．４μｍ
以内が望ましく、層厚５０ｎｍ〜２００ｎｍのものは効
果が大きい。

【００２８】第１実施形態におけるｐ型ヘテロ障壁緩和
層１０は、ｐ−（Ａｌ_0.7Ｇａ_0.3） _0.5Ｉｎ_0.5Ｐ層２０
１（層厚２０ｎｍ）と、ｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)
_1-u1Ａｓ_1-v1Ｐ_v1 （０≦u1≦１、０≦v1≦1、０≦w1≦
1）グレ−ディット層２０２(層厚１７４ｎｍ)（半導体
混晶層）と、ｐ−ＧａＡｓ層２０３（２０ｎｍ）とから
なる。

【００２９】ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層２
０１は、ｐ−（Ａｌ_0.7Ｇａ_0.3）_0. ₅Ｉｎ_0.5Ｐクラッド
層９と隣接し、ｐ−ＧａＡｓ層２０３は、ｐ−ＧａＡｓ
コンタクト層１１に隣接する。本発明では活性層ならび
に光ガイド層の材料と構造は限定しない。本実施形態で
はｎド−パントにはＳｉ、ｐド−パントにはＺｎを用い
るが、ド−パントはそれらに限定しない。なお、ｐ型の
ドーパントとしてＺｎを１×１０¹⁸ｃｍ^-3から６×１０
¹⁸ｃｍ^-3の範囲内で添加することにより、１時間程度の
埋め込み成長でグレーディット半導体層（ｐ型ヘテロ障
壁緩和層）が得られるため、グレーディット化のための
特別なプロセスを追加する必要が無いという利点があ
る。

【００３０】次に、本実施形態における半導体レーザの
製造方法について、以下に簡単に説明する。

【００３１】本実施形態の半導体レーザ構造は、３回の
ＭＯＶＰＥ法で作製される。まず、１回目の成長とし
て、ｎ型ＧａＡｓ基板1のウエハを硫酸系溶液でエッチ
ングして表面を清浄化した後、ＭＯＶＰＥ反応管中に設
置し、ｎ型ＧａＡｓバッファ層２、ｎ−（Ａｌ_0.7Ｇａ
０_.3）_0.5Ｉｎ_0.5Ｐクラッド層３、（Ａｌ_0.5Ｇａ_0.5）
_0.5Ｉｎ_0.5Ｐ光ガイド層４、活性層５、（Ａｌ_0.5Ｇａ
_0.5）_0.5Ｉｎ_0.5Ｐ光ガイド層６、ｐ−（Ａｌ_0.7Ｇａ
_0.3）_0.5Ｉｎ_0.5Ｐクラッド層７、ｐ−（Ａｌ_0.2Ｇａ
_0.8）_0.5Ｉｎ_0.5Ｐエッチングストッパ層８、ｐ−（Ａ
ｌ_0.7Ｇａ_0.3） _0.5Ｉｎ_0.5Ｐクラッド層９、ｐ型ヘテロ
障壁緩和層１０、ｐ−ＧａＡｓコンタクト層１１を順次
成長させる。

【００３２】反応管から成長済みウエハを取り出した
後、該ウエハ上に熱ＣＶＤ法で４００℃の温度でシリコ
ン酸化膜を３００ｎｍの膜厚に堆積する。次に、このシ
リコン酸化膜をフォトリソグラフィ技術により４μｍ幅
のストライプ状にエッチングする。次いで、シリコン酸
化膜マスクを使ってｐ−ＧａＡｓコンタクト層１１、ｐ
型ヘテロ障壁緩和層１０、ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5
Ｉｎ_0.5Ｐクラッド層９を選択的にエッチングしてリッ
ジ（メサストライプ）を形成する。このとき、臭化水素
系のエッチャントを用いると、ｐ−（Ａｌ_0.2Ｇａ_0.8）
_0.5Ｉｎ_0.5Ｐエッチングストッパ層８でエッチングは停
止する。

【００３３】このウエハを水洗後再び反応管に設置し、
２回目の成長で埋め込み層であるｎ型ＧａＡｓ電流ブロ
ック層１２を形成する。その後、反応管から取り出して
シリコン酸化膜マスクを除去後、再び反応管に設置して
３回目の成長でｐ型ＧａＡｓコンタクト層１３を成長さ
せる。さらに、ｎ電極１４及びｐ電極１５を形成するこ
とにより、図１の構造が得られる。このウエハを、例え
ば、共振器長５００μｍのレーザチップにへき開し、３
０％−８０％の端面コーティングを施すとともに、この
レーザチップをＳｉのヒートシンクに融着後、直径５．
６ｍｍのステム等に組立てることにより、パッケージさ
れた半導体レーザが作製される。

【００３４】図３に、ｐ型ヘテロ障壁緩和層１０近傍の
バンドエネルギのプロファイルを示す。この図からわか
るように、ｐ−ＩｎＡｌＧａＡｓＰグレ−ディット層２
０２の効果により価電子帯のエネルギのプロファイルが
平坦になっている。

【００３５】次に、上記ｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)
_1-u1Ａｓ_1-v1Ｐ_v1グレ−ディット層２０２の形成方法に
ついて説明する。

【００３６】すなわち、図４に示すｐ型チャ−プ超格子
構造体４００の無秩序化によりｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ
_1-w1)_1-u1Ａｓ_1-v1Ｐ_v1グレ−ディット層２０２を形成
する。特に、基板に格子整合したｐ型チャ−プ超格子構
造体４００の無秩序化により、基板に格子整合したｐ−
Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)_1-u1Ａｓ_1-v1Ｐ_v1グレ−ディッ
ト層が容易に得られる。なお、ｐ型チャ−プ超格子構造
体４００における価電子帯エネルギのプロファイルを図
５に示す。

【００３７】ｐ型チャ−プ超格子構造体４００（層厚１
７４ｎｍ）は、図４に示すように、複数のｐ−ＧａＡｓ
層（第１半導体層）４０１とｐ−（Ａｌ_0.7Ｇａ_0.3）
_0.5Ｉｎ_0.5Ｐ層（第２半導体層）４０２とを交互に組み
合わせたチャープ型超格子の構造体であり、ｐ−ＡｌＧ
ａＩｎＰクラッド層９のある層厚方向に、超格子を形成
するｐ−ＧａＡｓ層４０１の層厚が徐々に小さくなると
同時にｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層４０２の
層厚が徐々に大きくなっている。また、ｐ型チャ−プ超
格子構造体４００には、チャープ超格子構造の無秩序化
を確実に行うためにｐ型のドーパントが５×１０¹⁷ｃｍ
^-3から５×１０¹⁹ｃｍ^-3の範囲内で添加されるが、本実
施形態では、Ｚｎが１〜６×１０¹⁸ｃｍ^-3の範囲内で添
加されている。

【００３８】なお、本実施形態のｐ型チャ−プ超格子構
造体４００のｐ−ＧａＡｓ層４０１の層厚ｄ１（ｎｍ）
は、ｄ１＝１、２、４、８、１２、１６、２０、２４
(ｎｍ)であり（合計８７ｎｍ）、ｐ−（Ａｌ_0.7Ｇ
ａ_0.3）_0.5Ｉｎ_0.5Ｐ層４０２の層厚ｄ２（ｎｍ）は、
ｄ２＝２４、２０、１６、１２、８、４、２、１（合計
８７ｎｍ）である。

【００３９】本実施形態では、ｐ型チャープ超格子構造
体４００にｐ型のドーパントを添加した後に、熱アニー
ル処理を施してｐ−ＧａＡｓ層４０１及びｐ−（Ａｌ
_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層４０２を構成する母体原子
の相互拡散を促進させて超格子構造を無秩序化するの
で、加熱作用により２つの半導体層が相互拡散すると組
成が均一に変化していき、層厚の異なる２種類の層が少
しずつ減少あるいは増大するように互い違いに組み合わ
されているチャープ超格子が無秩序化されて、層厚方向
に連続的にエネルギバンドが変化したグレ−ディット構
造のｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)_1-u1Ａｓ_1-v1Ｐ_v1グレ
−ディット層２０２を容易に作製することができる。

【００４０】また、ｐ−ＧａＡｓコンタクト層（ｐ型コ
ンタクト層）１１とｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5
Ｐクラッド層（ｐ型クラッド層）９との間のｐ型ヘテロ
障壁緩和層１０におけるｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)
_1-u1Ａｓ_1-v1Ｐ_v1グレ−ディット層（ｐ型半導体混晶
層）２０２が、上記の製造方法により形成されているの
で、ヘテロ障壁緩和層として組成が高精度に制御された
ｐ型半導体混晶層が得られ、ヘテロ障壁を低減又は解消
し、動作電圧及び素子抵抗を低くして、良好な温度特性
と高い信頼性と共に、生産が容易な低コストなレーザ素
子を実現することができる。

【００４１】なお、図３に示された本実施形態のｐ型ヘ
テロ障壁緩和層１０付近のバンド構造図では、本発明の
グレ−ディット構造により価電子帯のヘテロ障壁が解消
されており、ヘテロ障壁部分に顕著な電位差が生じな
い。

【００４２】次に、本発明に係る半導体混晶層の製造方
法及び半導体発光素子（半導体デバイス）の第２実施形
態を、図６から図９を参照しながら説明する。

【００４３】第２実施形態と第１実施形態との異なる点
は、第１実施形態のｐ型ヘテロ障壁緩和層１０は、一つ
のｐ型チャープ超格子構造体４００を無秩序化したもの
であるのに対し、第２実施形態のｐ型ヘテロ障壁緩和層
６００は、図６に示すように、ｐ−（Ａｌ_zＧａ_1-z）
_0.5Ｉｎ_0.5Ｐ（０≦z≦０．７）グレ−ディット層６０
１とｐ−Ｉｎ_uＧａ_1-uＡｓ_1-vＰ_v（０≦u≦１、０≦v≦
１）グレ−ディット層６０３とを備えている点で異な
る。

【００４４】すなわち、本実施形態のＡｌＧａＩｎＰ系
赤色半導体レーザにおけるｐ型ヘテロ障壁緩和層６００
（層厚０．３７μｍ）は、ｐ−（Ａｌ_zＧａ_1-z）_0.5Ｉ
ｎ_0.5Ｐ（０≦z≦０．７）グレ−ディット層６０１（層
厚１７４ｎｍ）と、ｐ−Ｇａ₀ _.51Ｉｎ_0.49Ｐ無秩序層６
０２（層厚２０ｎｍ）と、ｐ−Ｉｎ_uＧａ_1-uＡｓ_1-vＰ _v
（０≦u≦１、０≦v≦１）グレ−ディット層６０３（層
厚１７４ｎｍ）とからなる。なお、ｐ型チャ−プ超格子
構造体６００における価電子帯エネルギのプロファイル
を、図７に示す。ｐ型ヘテロ障壁緩和層６００は、図８
に示すｐ型チャープ超格子構造体８００の無秩序化によ
って得られる。

【００４５】ｐ型チャープ超格子構造体８００は、ｐ型
チャープ超格子構造体８０１とｐ型チャープ超格子構造
体８０２からなる。ｐ−（Ａｌ_zＧａ_1-z）_0.5Ｉｎ_0.5Ｐ
（０≦z≦０．７）グレ−ディット層６０１は、ｐ型チ
ャープ超格子構造体８０１を無秩序化して得られる。ま
た、ｐ−Ｉｎ_uＧａ_1-uＡｓ_1-vＰ_v（０≦u≦１、０≦v≦
１）グレ−ディット層６０３は、ｐ型チャープ超格子構
造体８０２を無秩序化して得られる。

【００４６】ｐ型チャープ超格子構造体８０１は、複数
のｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ層８０４（第１半導体層）と
ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層８０３とを交互
に組み合わせたチャープ型超格子の構造体を無秩序化す
ることで得られる。これもｐクラッド層９のある層厚方
向に、超格子を形成するｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ層８０
４の層厚が徐々に小さくなると同時にｐ−（Ａｌ_0.7Ｇ
ａ_0.3）_0.5Ｉｎ_0.5Ｐ層８０３の層厚が徐々に大きくな
っている。

【００４７】ｐ型チャープ超格子構造体８０２は、複数
のｐ−ＧａＡｓ層（第１半導体層）８０６とｐ−Ｇａ
_0.51Ｉｎ_0.49Ｐ層（第２半導体層）８０５とを交互に組
み合わせたｐ型チャープ超格子構造体で、ｐクラッド層
９のある層厚方向に、超格子を形成するｐ−ＧａＡｓ層
８０６の層厚が徐々に小さくなると同時にｐ−Ｇａ_0.51
Ｉｎ_0.49Ｐ層８０５の層厚が徐々に大きくなっている。
なお、図９に上記ｐ型チャ−プ超格子構造体８００の価
電子帯エネルギのプロファイルを示す。

【００４８】第２実施形態のｐ型ヘテロ障壁緩和層６０
０は、第１実施形態のｐ型ヘテロ障壁緩和層１０よりＡ
ｌ組成が小さい特徴を有する。このため、第２実施形態
では、電流注入用のメサストライプをウエットエッチン
グで形成する際に、メサのサイドエッチングで埋込時に
メサ脇に空洞ができやすいといった問題を防げる利点を
有する。

【００４９】次に、本発明に係る半導体混晶層の製造方
法及び半導体発光素子（半導体デバイス）の第３実施形
態を、図１０から図１４を参照しながら説明する。

【００５０】第３実施形態と第１実施形態との異なる点
は、第１実施形態のｐ型ヘテロ障壁緩和層１０は、ｐ型
チャープ超格子構造体４００を無秩序化したのに対し、
第３実施形態のｐ型ヘテロ障壁緩和層１０００は、図１
０から図１３に示すように、価電子帯エネルギ準位が層
厚方向に段階的に大きくなる複数の半導体層を積層して
ｐ型ステップ超格子構造体１１００を半導体層界面近傍
で組成変化を生じさせ又は超格子構造を無秩序化して得
られる点である。なお、図１２は、ｐ型ヘテロ障壁緩和
層１０００の価電子帯エネルギのプロファイルであり、
図１３は、上記ｐ型ステップ超格子構造体１１００の価
電子帯エネルギのプロファイルである。

【００５１】すなわち、本実施形態のＡｌＧａＩｎＰ系
赤色半導体レーザにおけるｐ型ヘテロ障壁緩和層１００
０は、図１２に示すように、ｐ−（Ａｌ_zＧａ_1-z）_0.5
Ｉｎ₀ _.5Ｐ（０≦z≦０．７）グレ−ディット層１００１
（層厚１００ｎｍ）と、ｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ層１０
０２（層厚２０ｎｍ）と、ｐ−Ａｌ_u1Ｇａ_u2Ｉｎ_1-u2Ａ
ｓ_1-vＰ_v（０≦ｕ１＜１、０≦ｕ２＜１，０≦ｖ≦１）
グレ−ディット層１００３（層厚１００ｎｍ）とからな
る。

【００５２】このｐ型ヘテロ障壁緩和層１０００を形成
するには、図１１に示すように、まず、ｐ−（Ａｌ_0.3
Ｇａ_0.7）_0.5Ｉｎ_0.5Ｐ層１１０１（層厚８０ｎｍ）
と、ｐ−ＧａＩｎＰ層１１０２（層厚６０ｎｍ）と、ｐ
−Ａｌ_0.4Ｇａ_0.6Ａｓ層１１０３（層厚８０ｎｍ）とか
らなるｐ型ステップ超格子構造体１１００を形成し、さ
らに熱アニール処理を施して各半導体層を構成する母体
原子の相互拡散を促進させて各半導体層界面近傍で組成
変化を生じさせ又は超格子構造を無秩序化する。

【００５３】なお、超格子の無秩序化を促進するため
に、ｐ型ヘテロ障壁緩和層１０００の界面近傍の１０ｎ
ｍは、Ｚｎ濃度が８×１０¹⁸ｃｍ^-3であり、それ以外の
部分はＺｎ濃度が２×１０¹⁸ｃｍ^-3である。すなわち、
本実施形態では、ステップ超格子構造体１１００の超格
子界面およびその近傍にその周囲より高濃度のド−ピン
グを施すことにより、ステップ超格子の無秩序化をさら
に促進することができる。なお、上述したｐ型チャープ
超格子構造体においても、同様のドーピングを施しても
構わない。

【００５４】また、上記ステップ超格子構造体１１００
のドーピング濃度を上記のものよりも下げた場合に、こ
のステップ超格子構造体１１００を上記と同様に熱アニ
ール処理して形成したｐ型ヘテロ障壁緩和層１２００
（ｐ−（Ａｌ_zＧａ_1-z）_0.5Ｉｎ_0.5Ｐ（０≦z≦０．
７）グレ−ディット層１２０１（層厚１００ｎｍ）、ｐ
−Ｇａ_0.51Ｉｎ_0.49Ｐ層１２０２（層厚２０ｎｍ）、ｐ
−Ａｌ_u1Ｇａ_u2Ｉｎ_1-u2Ａｓ_1-vＰ_v（０≦ｕ１＜１、０
≦ｕ２＜１，０≦ｖ≦１）グレ−ディット層１２０３
（層厚１００ｎｍ））の価電子帯エネルギのプロファイ
ルを図１４に示す。図１３及び図１４に示すように、価
電子帯エネルギのプロファイルはドーピング濃度が高い
ほどステップ界面が鈍った構造をしている。このように
本実施形態では、ド−パントの拡散により、ステップ超
格子が価電子帯エネルギ準位の層厚方向に連続的に変化
する波形又は直線形のグレ−ディット構造に変化する。

【００５５】すなわち、ステップ超格子の界面近傍の組
成変化は緩やかに連続的であり、ステップ超格子が完全
に失われていないグレーディット構造又はステップ超格
子が完全に無秩序化された直線型のグレ−ディット構造
に変化する。前者の構造は、ド−ピング量や加熱時間が
比較的小さくても得られ、ヘテロ界面近傍の価電子帯の
ヘテロ障壁を低減できる。また、後者の構造は、ド−ピ
ング量や加熱時間と温度を前者の場合よりも大きくすれ
ば、ステップ超格子の界面近傍の組成変化はさらに緩や
かになり、最終的にはステップ超格子が完全に無秩序化
されて得られる。したがって、本製造方法では、ド−ピ
ング量や加熱時間と温度を制御することで波形から直線
形までの所望のグレ−ディット構造が得られる。

【００５６】また、ステップ超格子の超格子界面近傍に
特に高濃度のド−ピングを施すことで、このようなチャ
−プ超格子やステップ超格子の無秩序化をさらに促進す
ることができる。あるいはチャ−プ超格子やステップ超
格子に、基板と格子定数が０．１〜１％程度異なる歪み
を加えるのも無秩序化を促進するのに効果的である。

【００５７】上述したように、上記各実施形態では、グ
レ−ディット構造の混晶であるｐ型ヘテロ障壁緩和層を
高度な混晶の組成制御なしに、容易に製造することがで
きる。特に、上記各実施形態のｐ型ヘテロ障壁緩和層
は、ｐコンタクト層およびｐクラッド層と価電子帯エネ
ルギが連続している特徴がある。また、本発明のｐ型ヘ
テロ障壁緩和層は基板に格子整合している特徴により、
高品質の結晶である特徴を有する。

【００５８】なお、図１５に従来例の半導体レーザと本
発明の半導体レーザとの電流−電圧特性を示す。この図
から、本発明の半導体発光素子における電流−電圧曲線
１６０１の方が、従来の半導体発光素子の電流−電圧曲
線１６０２より、駆動電圧が低減していることがわか
る。

【００５９】また、本発明と従来との半導体発光素子に
ついて、環境温度７０℃、光出力３０ｍＷ（一定）の条
件で自動的に駆動電流を制御して信頼性試験を行った。
動作電流値が１．２倍に増加するまでの平均時間を素子
寿命とした場合、従来型の半導体発光素子では約５００
０時間の寿命であったのに対し、本発明の半導体レ−ザ
では１万時間以上の寿命が得られた。このように高い信
頼性が得られるのは、本発明のｐ型ヘテロ障壁緩和層が
グレ−ディット構造を有するためであり、素子抵抗及び
動作電圧が低く、発熱が小さいためである。

【００６０】さらに、従来型の半導体発光素子では、水
素プラズマにさらすことで、素子抵抗、動作電圧共に大
きく増大したが、ヘテロ障壁を解消した本発明の半導体
発光素子では、動作電圧の増大は見られなかった。従っ
て、本発明の半導体発光素子では水素汚染の影響を受け
難く、電圧の増大が抑制される利点を有する。

【００６１】

【発明の効果】本発明の半導体混晶層の製造方法によれ
ば、チャープ超格子構造体にｐ型又はｎ型のドーパント
を添加した後に、熱アニール処理を施して第１半導体層
と第２半導体層とを構成する母体原子の相互拡散を促進
させて超格子構造を無秩序化するので、チャープ超格子
が無秩序化されて、層厚方向に連続的にエネルギバンド
が変化したグレ−ディット構造の半導体混晶層を容易に
作製することができる。

【００６２】また、ステップ超格子構造体にｐ型又はｎ
型のドーパントを添加した後に熱アニール処理を施し、
各半導体層を構成する母体原子の相互拡散を促進させて
各半導体層界面近傍で組成変化を生じさせ又は超格子構
造を無秩序化するので、ステップ超格子が価電子帯エネ
ルギ準位の層厚方向に連続的に変化する波形又は直線形
のグレ−ディット構造の半導体混晶層を容易に作製する
ことができる。

【００６３】そして、本発明の半導体デバイスによれ
ば、半導体混晶層が、上記本発明の半導体混晶層の製造
方法により形成されているので、グレ−ディット構造の
半導体混晶層における組成が高精度かつ安定した再現性
をもって得られる。

【００６４】また、本発明の半導体発光素子によれば、
ｐ型コンタクト層とｐ型クラッド層との間のｐ型半導体
混晶層が、上記本発明の半導体混晶層の製造方法により
形成されているので、ヘテロ障壁緩和層として組成が高
精度に制御されたｐ型半導体混晶層が得られ、ｐ型コン
タクト層とｐ型クラッド層との間のヘテロ障壁を低減又
は解消し、動作電圧及び素子抵抗を低くして、良好な温
度特性と高い信頼性と共に、生産が容易な低コストな素
子を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体混晶層の製造方法、及び半
導体デバイスと半導体発光素子の第１実施形態におい
て、赤色半導体レーザの立体構造を示す斜視図である。

【図２】本発明の第１実施形態における赤色半導体レ
ーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図であ
る。

【図３】本発明の第１実施形態における赤色半導体レ
ーザのｐ型ヘテロ障壁緩和層付近のバンドプロファイル
を示す模式図である。

【図４】本発明の第１実施形態における赤色半導体レ
ーザのｐ型チャープ超格子構造体の層構造を示す断面図
である。

【図５】本発明の第１実施形態における赤色半導体レ
ーザのｐ型チャープ超格子構造体の価電子帯のエネルギ
プロファイルを示すグラフである。

【図６】本発明の第２実施形態における赤色半導体レ
ーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図であ
る。

【図７】本発明の第２実施形態における赤色半導体レ
ーザのｐ型ヘテロ障壁緩和層の価電子帯のエネルギプロ
ファイルを示すグラフである。

【図８】本発明の第２実施形態における赤色半導体レ
ーザのｐ型チャープ超格子構造体の層構造を示す断面図
である。

【図９】本発明の第２実施形態における赤色半導体レ
ーザのｐ型チャープ超格子構造体の層構造を示す断面図
である。

【図１０】本発明の第３実施形態における赤色半導体
レーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図で
ある。

【図１１】本発明の第３実施形態における赤色半導体
レーザのｐ型ステップ超格子構造体の層構造を示す断面
図である。

【図１２】本発明の第３実施形態における赤色半導体
レーザのｐ型ヘテロ障壁緩和層の価電子帯のエネルギプ
ロファイルを示すグラフである。

【図１３】本発明の第３実施形態における赤色半導体
レーザのｐ型ステップ超格子構造体の価電子帯のエネル
ギプロファイルを示すグラフである。

【図１４】本発明の第３実施形態における赤色半導体
レーザのドーパント濃度を下げたｐ型ヘテロ障壁緩和層
の価電子帯のエネルギプロファイルを示すグラフであ
る。

【図１５】従来型の半導体レ−ザと本発明の半導体レ
ーザとの電流−電圧曲線を示すグラフである。

【図１６】本発明の従来例における赤色半導体レ−ザ
において、電圧印加時のヘテロ障壁緩和層近傍のバンド
エネルギを示す模式図である。

【符号の説明】

１Ｓｉドープｎ型ＧａＡｓ基板２ｎ−ＧａＡｓバッファ層３ｎ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層４（Ａｌ_0.5Ｇａ_0.5）_0.5Ｉｎ_0.5Ｐ光ガイド層５歪多重量子井戸構造活性層６（Ａｌ_0.5Ｇａ_0.5）_0.5Ｉｎ_0.5Ｐ光ガイド層７ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層８ｐ−（Ａｌ_0.2Ｇａ_0.8）_0.5Ｉｎ_0.5Ｐエッチングス
トッパ層９ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐクラッド層１０、６００、１０００、１２００ｐ型ヘテロ障壁緩
和層１１ｐ−ＧａＡｓコンタクト層１２ｎ−ＧａＡｓ電流ブロック層１３ｐ−ＧａＡｓコンタクト層１４ｎ電極１５ｐ電極２０１ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層２０２ｐ−Ｉｎ_u1(Ａｌ_w1Ｇａ_1-w1)_1-u1Ａｓ_1-v1Ｐ_v1
グレ−ディット層２０３ｐ−ＧａＡｓ層４００、８００、８０１、８０２ｐ型チャ−プ超格子
構造体４０１、８０６ｐ−ＧａＡｓ層（第１半導体層）４０２ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層（第２
半導体層）６０１ｐ−（Ａｌ_z Ｇａ_1-z）_0.5Ｉｎ_0.5Ｐグレ−デ
ィット層６０２ｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ無秩序層６０３ｐ−Ｉｎ_uＧａ_1-uＡｓ_1-vＰ_vグレ−ディット層８０３ｐ−（Ａｌ_0.7Ｇａ_0.3）_0.5Ｉｎ_0.5Ｐ層（第２
半導体層）８０４ｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ層（第１半導体層）８０５ｐ−Ｇａ_0.51Ｉｎ_0.49Ｐ層（第２半導体層）１００１、１２０１ｐ−（Ａｌ_zＧａ_1-z）_0.5Ｉｎ_0.5
Ｐグレ−ディット層１００２、１２０２ｐ−ＧａＩｎＰ層１００３、１２０３ｐ−Ａｌ_u1Ｇａ_u2Ｉｎ_1-u2Ａｓ
_1-vＰ_vグレ−ディット層１１００ｐ型ステップ超格子構造体１１０１ｐ−（Ａｌ_0.3Ｇａ_0.7）_0.5Ｉｎ_0.5Ｐ層１１０２ｐ−ＧａＩｎＰ層１１０３ｐ−Ａｌ_0.4Ｇａ_0.6Ａｓ層

Claims

【特許請求の範囲】

【請求項１】第１半導体層と該第１半導体層よりもバ
ンドギャップの大きい第２半導体層とを複数層交互に組
み合わせると共に第１半導体層の層厚を徐々に小さくす
ると同時に第２半導体層の層厚を徐々に大きくしてチャ
ープ超格子構造体を形成する工程と、前記チャープ超格子構造体にｐ型又はｎ型のドーパント
を添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施
して前記第１半導体層と前記第２半導体層とを構成する
母体原子の相互拡散を促進させて超格子構造を無秩序化
する工程とを備えたことを特徴とする半導体混晶層の製
造方法。
【請求項２】価電子帯エネルギ準位が層厚方向に段階
的に大きくなる複数の半導体層を積層してステップ超格
子構造体を形成する工程と、前記ステップ超格子構造体にｐ型又はｎ型のドーパント
を添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施
して前記各半導体層を構成する母体原子の相互拡散を促
進させて各半導体層界面近傍で組成変化を生じさせ又は
超格子構造を無秩序化する工程とを備えたこと特徴とす
る半導体混晶層の製造方法。
【請求項３】請求項２に記載の半導体混晶層の製造方
法において、前記ドーパントを添加する工程での前記ドーパントの添
加量又は前記熱アニール処理を施す工程での加熱時間及
び温度の少なくとも一方を制御し、価電子帯エネルギ準
位の層厚方向の分布を制御することを特徴とする半導体
混晶層の製造方法。
【請求項４】請求項１から３のいずれかに記載の半導
体混晶層の製造方法において、前記ドーパントを添加する工程は、前記チャープ超格子
構造体又は前記ステップ超格子構造体の超格子界面およ
びその近傍にその周囲より高濃度のド−ピングが施され
ることを特徴とする半導体混晶層の製造方法。
【請求項５】請求項１から４のいずれかに記載の半導
体混晶層の製造方法において、前記ドーパントを添加する工程は、ｐ型のドーパントを
５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3の範囲内で添加
することを特徴とする半導体混晶層の製造方法。
【請求項６】請求項５に記載の半導体混晶層の製造方
法において、前記ドーパントを添加する工程は、少なくとも前記ｐ型
のドーパントとしてＺｎを１×１０¹⁸ｃｍ^-3から６×１
０¹⁸ｃｍ^-3の範囲内で添加することを特徴とする半導体
混晶層の製造方法。
【請求項７】半導体混晶層を有する半導体デバイスで
あって、前記半導体混晶層が、請求項１から６のいずれかに記載
の半導体混晶層の製造方法により形成されたことを特徴
とする半導体デバイス。
【請求項８】ｐ型コンタクト層とｐ型クラッド層との
間にｐ型の半導体混晶層を有する半導体発光素子であっ
て、前記半導体混晶層は、請求項１から６のいずれかに記載
の半導体混晶層の製造方法により形成されたことを特徴
とする半導体発光素子。
【請求項９】請求項８に記載の半導体発光素子におい
て、前記ｐ型コンタクト層から前記ｐ型クラッド層にかけて
層厚方向に価電子帯エネルギ準位が連続的に変化してい
ることを特徴とする半導体発光素子。
【請求項１０】請求項８又は９に記載の半導体発光素
子において、前記半導体混晶層は、ＧａＡｓ基板に格子整合するＡｌ
ＧａＩｎＡｓＰ混晶層であることを特徴とする半導体発
光素子。
【請求項１１】請求項８又は９に記載の半導体発光素
子において、前記半導体混晶層は、ＧａＡｓ基板に格子整合するＩｎ
ＧａＡｓＰ混晶層とＡｌＧａＩｎＰ混晶層との２層を少
なくとも有することを特徴とする半導体発光素子。