JP2003099390A - Ｄｍａ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡ終了後にＣＰＵからの各種命令の書込み
を、ＣＰＵを介さず行うことによりＣＰＵの負荷を軽減
して高速且つ安価に高機能なシステムを構成できるＣＰ
Ｕ周辺デバイス内蔵のＤＭＡ回路を提供する。 【解決手段】ＣＰＵ周辺デバイス本体１内のＤＭＡ制御
回路３に自動書込み制御回路７および自動書込み命令格
納エリア６を設ける。このＤＭＡ回路では、ＤＭＡ転送
終了時の割込み信号は、自動書込み制御回路７に入力し
て自動書込み命令格納エリア内６の命令を、ＣＰＵ周辺
デバイスコア部２に書き込む。このため、ＤＭＡ転送終
了後のＣＰＵによる決まった命令を省略可能にする。ま
た、自動書込み命令格納エリア６内の命令が全て終了し
たとき、ＣＰＵ１１に割込み、ＣＰＵ１１は、次のＤＭ
Ａ開始の命令をＣＰＵ周辺デバイスに書き込み可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＭＡ（Direct Mem
ory Access）回路に関し、特にＣＰＵ（CentralProcess
ing Unit）周辺デバイスに内蔵されるＤＭＡ回路の改良
に関する。

【０００２】

【従来の技術】従来、この種のＤＭＡ回路は、例えば特
開平７−８７１６２号公報の「モデムインタフェイスお
よびファクシミリ装置」、特開平７−１７５７８１号公
報の「ディジタル信号処理プロセッサ」、特開平１１−
２８９３５７号公報の「受信データ処理方式」および特
開２０００−２９８６４０号公報の「ＤＭＡ装置」等に
開示されている。

【０００３】図６は、上述した特開平７−８７１６２号
公報に開示される従来のＤＭＡ回路の構成を示すブロッ
ク図である。この従来技術において、ＤＭＡ回路は、Ｄ
ＭＡ実行中に発生する割込み信号をＣＰＵに出力しない
ことにより、ＣＰＵの負荷軽減のために使用されてい
る。モデムインタフェイス１００は、通信制御部１１
０、モデムＦＩＦＯ（先入れ先出し）メモリ部１１１、
ＤＭＡＣ（ＤＭＡコントローラ）１１２、ＩＮＴＣ１１
３、信号切り換え部１１４およびＭＯＤＥＭ（変復調
器）１１５を含んでいる。

【０００４】ここで、通信制御部１１０は、ＩＮＴＣ１
１３を有し、通信に関する通信制御および切り換え部１
１４からの信号を認知する。ＭＯＤＥＭ１１５は、各種
プロトコルによる信号又は画情報の変調・復調を行う。
更に、データバッファを有し、データバッファエンプテ
ィ割込み信号の送出を行う。ＤＭＡＣ１１２は、ＭＯＤ
ＥＭ１１５からのデータバッファエンプティ割込み信号
に同期して、モデムＦＩＦＯメモリ部１１１およびデー
タバッファ間でデータ転送を行い、ＤＭＡ転送終了時
に、終了信号の送出を行う。ＩＮＴＣ１１３は、信号切
り換え部１１４からの信号を、優先順位に従って通信制
御部１１０に通知する。信号切り換え部１１４は、ＭＯ
ＤＥＭ１１５からのデータバッファエンプティ割込み信
号を、ＤＭＡＣ１１２又はＩＮＴＣ１１３に切り替える
ものである。

【０００５】次に、図６に示すＤＭＡ回路の動作を説明
する。通信制御部１１０が、ＭＯＤＥＭ１１５を送信モ
ードに設定した際に、ＤＭＡＣ１１２は、モデムＦＩＦ
Ｏメモリ部１１１に蓄積されたデータをＭＯＤＥＭ１１
５のデータバッファに転送する。ＤＭＡＣ１１２がＤＭ
Ａ転送を終了した場合には、ＭＯＤＥＭ１１５が出力す
るデータバッファエンプティ割込み信号を、信号切り換
え部１１４でＤＭＡＣ１１２からＩＮＴＣ１１３に切り
替える。

【０００６】

【発明が解決しようとする課題】上述の如き従来のＤＭ
Ａ回路では、ＤＭＡ終了割込み時には、必ずＣＰＵから
ＣＰＵ周辺デバイスへのアクセス動作が入るため、ＣＰ
Ｕの負荷軽減には限界がある。そこで、1つのＣＰＵに
対して複数のＤＭＡデバイスがある場合には、ＣＰＵの
性能を十分に引き出せず、従って更に高性能のＣＰＵを
使用する必要があるため、システムが高価になるという
課題があった。

【０００７】

【発明の目的】本発明は、従来技術の上述した課題に鑑
みなされたものであり、高速且つ安価に高機能システム
を構成可能にする改良されたＤＭＡ回路を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明によるＤＭＡ回路
は、アドレスバスおよびデータバスを介してＣＰＵに接
続されたＣＰＵ周辺デバイス本体に内蔵され、外部メモ
リにアクセスするものであって、外部インタフェースに
接続されＣＰＵ周辺デバイスの核となるＣＰＵ周辺デバ
イスコア部と、このＣＰＵ周辺デバイスコア部から出力
されるＤＭＡ要求信号に従って動作するＤＭＡ制御回路
とを備える。本発明の好適実施形態によると、メモリ
は、アドレスバスおよびデータバスに直接接続される。
ＣＰＵ周辺デバイス本体は、ＣＰＵおよびＤＭＡ制御回
路からＣＰＵ周辺デバイスコア部へのアクセスを調停す
る調停回路を含んでいる。メモリは、メモリ制御回路を
介して調停回路に接続される。ＤＭＡ制御回路は、アド
レスバスに接続され、ＤＭＡ転送時にメモリに対するア
ドレスを出力するＤＭＡアドレス制御回路と、ＤＭＡサ
イクル終了毎にデクリメントし、所定値になると転送終
了信号を出力するＤＭＡ転送カウンタと、転送終了信号
により起動され、ＣＰＵ周辺デバイスコア部に対して制
御信号を出力する自動書込み制御回路と、アドレスバス
およびデータバスに接続され、ＣＰＵ周辺デバイスコア
部内のアドレスおよびデータを格納する自動書込命令格
納エリアとを含む。

【０００９】また、本発明のＤＭＡ回路は、ＣＰＵに接
続されるＣＰＵ周辺デバイス本体に内蔵され外部メモリ
にアクセス可能にするものであって、ＤＭＡ転送時に外
部メモリに格納するためのアドレスを制御するＤＭＡア
ドレス制御回路と、ＤＭＡ転送回数をカウントするＤＭ
Ａ転送カウンタと、ＤＭＡ終了時にＣＰＵ周辺デバイス
コア部に対してＣＰＵの代わりに命令を書き込む制御を
する自動書込み制御回路と、この自動書込み制御回路が
ＣＰＵ周辺デバイスコア部に対して書込むＣＰＵの命令
を格納する自動書込み命令格納エリアとを備え、ＤＭＡ
転送カウンタのカウント値が所定値になったとき、自動
書込み制御回路に対して転送終了信号を出力し、ＣＰＵ
周辺デバイスコア部に対して自動書込み命令がなくなっ
たとき、ＣＰＵに対して割込み信号を出力する。

【００１０】

【発明の実施の形態】以下、本発明の上述したおよびそ
の他の目的、特徴および利点を明確にすべく、添付図面
を参照して本発明によるＤＭＡ回路の好適実施形態を詳
細に説明する。

【００１１】先ず、図1は、本発明によるＤＭＡ回路の
第１実施形態の構成を示すブロック図である。図１にお
いて、ＣＰＵ周辺デバイス本体１は、ＣＰＵ周辺デバイ
スコア部２およびＤＭＡ制御回路３により構成される。
更に、ＤＭＡ制御回路３は、ＤＭＡアドレス制御回路
４、ＤＭＡ転送カウンタ5、自動書込命令格納エリア６
および自動書込み制御回路７を含んでいる。

【００１２】ＣＰＵ周辺デバイス本体１のＣＰＵ周辺デ
バイスコア部２は、外部シリアルポート等のＣＰＵ周辺
デバイスのコア（核）となる部分であり、アドレスバス
およびデータバスによってＣＰＵ（後述する図２中の１
１参照）から制御可能である。ＣＰＵ周辺デバイスは、
例えばＤＭＡ実行後行なわれる各種命令をオン・オフで
きる機能を有する。また、ＣＰＵ周辺デバイスは、各種
命令を格納する領域を有し、各種命令を書き換え可能で
ある。一方、ＤＭＡ制御回路３は、ＣＰＵ周辺デバイス
コア部２から出力されるＤＭＡ要求信号９に従い、ＣＰ
Ｕ周辺デバイス本体１に接続されるＣＰＵに対するバス
の調停を行う。

【００１３】ＤＭＡ制御回路３のＤＭＡアドレス制御回
路４は、ＤＭＡ転送時に、外部メモリに対するアドレス
を出力し、ＤＭＡ転送後に、アドレスのインクリメント
を行う。ＤＭＡ転送カウンタ５は、1回のＤＭＡサイク
ル終了後デクリメントする。更に、ＤＭＡ転送カウンタ
５が「０」になったとき、自動書込み制御回路７に対し
て、転送終了信号８を出力する。

【００１４】また、ＤＭＡ制御回路３の自動書込み制御
回路７は、ＤＭＡ転送カウンタ５から出力される転送終
了信号８によって起動れる。そして、自動書込み制御回
路７は、ＣＰＵ周辺デバイスコア部２に対して、命令を
書き込むための制御信号を出力する。更に、自動書込み
命令格納エリア６内の命令をＣＰＵ周辺デバイスコア部
２に対して出力する。自動書込み命令格納エリア６は、
ＣＰＵ周辺デバイスコア部２内のアドレスと書き込みデ
ータおよび書込みフラグを格納する。

【００１５】次に、図２は、図１に示す本発明によるＤ
ＭＡ回路の第１実施形態を使用するシステム構成例を示
す。図２に示すシステムにおいて、ＣＰＵ周辺デバイス
１は、アドレスバスおよびデータバスによりＣＰＵ１１
および外部メモリ（Memory）１２と相互接続されてい
る。

【００１６】以下、図１に示すＤＭＡ回路の動作を、図
２のシステム構成図および図５のフローチャートを参照
して説明する。先ず、システムがスタートする（ステッ
プＳ１）。ここで、ＣＰＵ周辺デバイスコア部２がデー
タの要求を出力していない状態から始まる。ＣＰＵ周辺
デバイスコア部２でＤＭＡ発生の有無を判定する（ステ
ップＳ２）。ＤＭＡ発生がない場合には（ステップＳ
２：ＮＯ）、再度ステップＳ２へ戻り、ＤＭＡ発生の有
無を判定する。ＤＭＡが発生している場合には（ステッ
プＳ２：ＹＥＳ）、ＤＭＡ制御回路３が、ＣＰＵ１１に
対してバスホールド要求を行う（ステップＳ３）。次
に、ＣＰＵ１１がバス開放したか否か判定する（ステッ
プＳ４）。ＣＰＵ１１が、バス開放をした場合には（ス
テップＳ４：ＹＥＳ）、ＤＭＡデータ転送を行い（ステ
ップＳ５）、ＤＭＡ制御回路３は、バスホールドを解除
する（ステップＳ６）。そして、ＤＭＡ転送カウンタ5
をデクリメント、ＤＭＡアドレスをインクリメントする
（ステップＳ７）。

【００１７】次に、ＤＭＡ転送カウンタ５が「０」であ
るか否か判定する（ステップＳ８）。「０」でない場合
には（ステップＳ８：ＮＯ）、上述したステップS２に
戻る。一方、ＤＭＡ転送カウンタ５が「０」である場合
には（ステップＳ８：ＹＥＳ）、自動書込み命令格納エ
リア６内に命令の存在の有無を判定する（ステップＳ
９）。次に、自動書込み命令格納エリア６内における自
動書込み命令の有無を判定する（ステップＳ９）。自動
書込み命令が存在すれば（ステップＳ９：ＹＥＳ）、自
動書込みを実行し（ステップS１０）、上述したステッ
プＳ９に戻る。自動書込み命令格納エリア６内に自動書
込み命令がない場合には（ステップＳ９：ＮＯ）、割込
みを出力し（ステップＳ１１）、全てのＤＭＡの処理を
終了する（ステップＳ１２）。

【００１８】次に、図３を参照して本発明によるＤＭＡ
回路の第２実施形態を説明する。尚、上述した第１実施
形態の構成要素に対応する構成要素には、説明の便宜
上、同様の参照符号を使用する。ＣＰＵ周辺デバイス本
体１は、ＣＰＵ周辺デバイスコア部２、ＤＭＡ制御回路
３、調停回路１３およびメモリ制御回路１４を含んでい
る。このメモリ制御回路１４は、外部メモリ（Memory）
１２に接続されている。

【００１９】ＤＭＡ制御回路３および調停回路１３は、
アドレスバスおよびデータバスを介して後述するＣＰＵ
１１に接続される。また、ＤＭＡ制御回路３および調停
回路１３は、ＣＰＵ１１に対してそれぞれ割込み信号１
５およびＣＰＵウェイト信号を出力する。ＤＭＡ制御回
路３は、ＣＰＵ周辺デバイスコア部２にＤＭＡウェイト
１０を出力する。また、ＣＰＵ周辺デバイスコア部２
は、ＤＭＡ制御回路３にＤＭＡ要求９を出力する。ＣＰ
Ｕ周辺デバイスコア部２および調停回路１３は、双方向
接続されている。また、調停回路１３は、メモリ制御回
路１４を介して外部メモリ１２に接続されている。

【００２０】図４は、図３に示すＤＭＡ回路を使用する
システム構成図を示す。本発明によるＤＭＡ回路の第の
実施形態は、メモリ（Memory）１２の接続先を、ＣＰＵ
周辺デバイス本体１としている。ＣＰＵ１１およびＣＰ
Ｕ周辺デバイス本体１は、それぞれアドレスバスおよび
データバスにより相互接続されている。また、ＣＰＵ周
辺デバイス本体１内の構成は、ＣＰＵ１１からＣＰＵ周
辺デバイスコア部２への接続は、調停回路１３を経由し
て行われる。調停回路１３は、ＣＰＵ１１およびＤＭＡ
制御回路３からのＣＰＵ周辺デバイスコア部２へのアク
セスを調停する。更に、ＣＰＵ１１およびＣＰＵ周辺デ
バイスコア部２によるＤＭＡ時のアクセスからのメモリ
１２へのアクセスを調停する。このため、ＣＰＵ周辺デ
バイス本体１で発生するＤＭＡは、バスホールド要求が
必要なくなるので、バス使用効率が良くなるという効果
も有する。

【００２１】以上、本発明によるＤＭＡ回路の好適実施
形態の構成および動作を詳述した。しかし、斯かる実施
形態は、本発明の単なる例示に過ぎず、何ら本発明を限
定するものではない。本発明の要旨を逸脱することな
く、特定用途に応じて種々の変形変更が可能であるこ
と、当業者には容易に理解できよう。

【００２２】

【発明の効果】以上の説明から理解される如く、本発明
のＤＭＡ回路によると、次の如き実用上の顕著な効果が
得られる。先ず第１に、ＤＭＡ終了後に、ＣＰＵの命令
によらず、各種デバイスの命令実行が可能である。その
理由は、ＣＰＵ周辺デバイスに、ＤＭＡ終了後の命令
を、格納可能な領域および命令を自動実行できる回路を
付加しているためである。

【００２３】第２に、ＣＰＵの負荷軽減によるシステム
の高速性に優れている。その理由は、ＣＰＵ周辺デバイ
スが、ＤＭＡ終了後の命令を自動実行することにより、
ＣＰＵによる割込み等の検出およびＤＭＡ終了後の命令
を実行する処理が必要なくなるためである。

【００２４】第３に、高機能なシステムを安価に提供可
能である。その理由は、高機能なシステムは、ＣＰＵの
負荷が高くなるため、より高速なＣＰＵを必要とする
が、本発明によると、ＣＰＵ周辺デバイスが複数存在す
るシステムでは、ＣＰＵの負荷を軽減するため、高速な
ＣＰＵを必要としないためである。

【図面の簡単な説明】

【図１】本発明によるＤＭＡ回路の第1実施形態の構成
を示すブロック図である。

【図２】図１のＤＭＡ回路を使用するシステム構成を示
すブロック図である。

【図３】本発明によるＤＭＡ回路の第2実施形態の構成
を示すブロック図である。

【図４】図２に示すＤＭＡ回路を使用するシステム構成
のブロック図である。

【図５】図１のＤＭＡ回路の動作を示すフローチャート
である。

【図６】従来のＤＭＡ回路の構成を示すブロック図であ
る。

【符号の説明】

１ ＣＰＵ周辺デバイス本体 ２ ＣＰＵ周辺デバイスコア部 ３ ＤＭＡ制御回路 ４ ＤＭＡアドレス制御回路 ５ ＤＭＡ転送カウンタ ６ 自動書込命令格納エリア ７ 自動書込み制御回路 ８ 転送終了信号 ９ ＤＭＡ要求信号 １０ ＤＭＡウェイト信号 １１ ＣＰＵ １２ 外部メモリ（Memory） １３ 調停回路 １４ メモリ制御回路 １５ 割込み信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】アドレスバスおよびデータバスを介してＣ
   ＰＵに接続されたＣＰＵ周辺デバイス本体に内蔵され、
   外部メモリにアクセスするＤＭＡ回路において、 外部インタフェースに接続されＣＰＵ周辺デバイスの核
   となるＣＰＵ周辺デバイスコア部と、該ＣＰＵ周辺デバ
   イスコア部から出力されるＤＭＡ要求信号に従って動作
   するＤＭＡ制御回路とを備えることを特徴とするＤＭＡ
   回路。
2. 【請求項２】前記メモリは、前記アドレスバスおよび前
   記データバスに直接接続されることを特徴とする請求項
   １に記載のＤＭＡ回路。
3. 【請求項３】前記ＣＰＵ周辺デバイス本体は、前記ＣＰ
   Ｕおよび前記ＤＭＡ制御回路から前記ＣＰＵ周辺デバイ
   スコア部へのアクセスを調停する調停回路を含むことを
   特徴とする請求項１に記載のＤＭＡ回路。
4. 【請求項４】前記メモリは、メモリ制御回路を介して前
   記調停回路に接続されることを特徴とする請求項３に記
   載のＤＭＡ回路。
5. 【請求項５】前記ＤＭＡ制御回路は、前記アドレスバス
   に接続され、ＤＭＡ転送時に前記メモリに対するアドレ
   スを出力するＤＭＡアドレス制御回路と、ＤＭＡサイク
   ル終了毎にデクリメントし、所定値になると転送終了信
   号を出力するＤＭＡ転送カウンタと、前記転送終了信号
   により起動され、前記ＣＰＵ周辺デバイスコア部に対し
   て制御信号を出力する自動書込み制御回路と、前記アド
   レスバスおよびデータバスに接続され、前記ＣＰＵ周辺
   デバイスコア部内のアドレスおよびデータを格納する自
   動書込命令格納エリアとを含むことを特徴とする請求項
   １乃至４の何れかに記載のＤＭＡ回路。
6. 【請求項６】ＣＰＵに接続されるＣＰＵ周辺デバイス本
   体に内蔵され外部メモリにアクセス可能にするＤＭＡ回
   路であって、ＤＭＡ転送時に前記外部メモリに格納する
   ためのアドレスを制御するＤＭＡアドレス制御回路と、
   ＤＭＡ転送回数をカウントするＤＭＡ転送カウンタと、
   ＤＭＡ終了時に前記ＣＰＵ周辺デバイスコア部に対して
   前記ＣＰＵの代わりに命令を書き込む制御をする自動書
   込み制御回路と、該自動書込み制御回路が前記ＣＰＵ周
   辺デバイスコア部に対して書込むＣＰＵの命令を格納す
   る自動書込み命令格納エリアとを備え、前記ＤＭＡ転送
   カウンタのカウント値が所定値になったとき、前記自動
   書込み制御回路に対して転送終了信号を出力し、前記Ｃ
   ＰＵ周辺デバイスコア部に対して自動書込み命令がなく
   なったとき、前記ＣＰＵに対して割込み信号を出力する
   ことを特徴とするＤＭＡ回路。