JP2003045989A - 半導体装置及び半導体の製造方法 - Google Patents
半導体装置及び半導体の製造方法Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】
【課題】 インダクタ素子を有する半導体装置におい
て、インダクタ配線と半導体基板の間にある誘電膜によ
る寄生容量を低減し、Ｑ値の高いインダクタ素子を得
る。 【解決手段】半導体基板１上に第１の誘電膜２を形成
し、第１の誘電膜２にパターニングにより開口部を形成
する。その後、第１の誘電膜２の上部に第２の誘電膜４
を形成し、開口部を覆って中空部３ａを形成する。その
後、第２の誘電膜４の上部で、かつ前記中空部の上にイ
ンダクタ配線５を形成する。
て、インダクタ配線と半導体基板の間にある誘電膜によ
る寄生容量を低減し、Ｑ値の高いインダクタ素子を得
る。 【解決手段】半導体基板１上に第１の誘電膜２を形成
し、第１の誘電膜２にパターニングにより開口部を形成
する。その後、第１の誘電膜２の上部に第２の誘電膜４
を形成し、開口部を覆って中空部３ａを形成する。その
後、第２の誘電膜４の上部で、かつ前記中空部の上にイ
ンダクタ配線５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特にインダクタ素子を有す
る半導体装置及び半導体装置の製造方法に関する。
導体装置の製造方法に関し、特にインダクタ素子を有す
る半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、インターネットの急速な普及によ
り、ＩＴ関連デジタル機器などに使用される半導体装置
に対し、さらなる高集積化、高周波対応化が要求されて
いる。
り、ＩＴ関連デジタル機器などに使用される半導体装置
に対し、さらなる高集積化、高周波対応化が要求されて
いる。
【０００３】従来、半導体装置において、インダクタ素
子は別個に製造されたものを外付けで後からワイヤーボ
ンド等で接続していた。しかし、半導体装置の高周波対
応化が進むに従い、ワイヤーのもつインダクタンスが無
視できなくなってきている。
子は別個に製造されたものを外付けで後からワイヤーボ
ンド等で接続していた。しかし、半導体装置の高周波対
応化が進むに従い、ワイヤーのもつインダクタンスが無
視できなくなってきている。
【０００４】このため、直接半導体装置上にインダクタ
素子を形成する方法が近年行われてきている。図２０は
従来のインダクタ素子を有する半導体装置の構造を示す
図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線
での断面図である。
素子を形成する方法が近年行われてきている。図２０は
従来のインダクタ素子を有する半導体装置の構造を示す
図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線
での断面図である。
【０００５】ここで、半導体装置はインダクタ配線３
２、インダクタ素子の内側からの取り出しのためのアル
ミニウム配線３３、電極部３４とからなる。また、図の
ようにインダクタ配線３２は、スパイラル状に形成され
る。なおインダクタ配線３２の材質はアルミニウムなど
の低抵抗の配線材料からなる。
２、インダクタ素子の内側からの取り出しのためのアル
ミニウム配線３３、電極部３４とからなる。また、図の
ようにインダクタ配線３２は、スパイラル状に形成され
る。なおインダクタ配線３２の材質はアルミニウムなど
の低抵抗の配線材料からなる。
【０００６】インダクタ配線３２は半導体基板３０上に
形成されたフィールド酸化膜３１の上に形成される。こ
こで、インダクタ素子の特性を示す値であるＱ値は理想
的には、以下の式で与えられる。
形成されたフィールド酸化膜３１の上に形成される。こ
こで、インダクタ素子の特性を示す値であるＱ値は理想
的には、以下の式で与えられる。
【０００７】
【数１】
Ｑ＝ωＬ／Ｒ ・・・・（１）
ここで、ωは角周波数、Ｌはインダクタンス、Ｒはイン
ダクタ素子の配線抵抗である。
ダクタ素子の配線抵抗である。
【０００８】実際には、半導体基板３０の抵抗、半導体
基板３０との間の寄生容量、配線間の容量も、Ｑ値に影
響する。例えば、半導体基板３０との間の寄生容量ＣS
を考慮した場合、Ｑ値は以下の式で与えられる。
基板３０との間の寄生容量、配線間の容量も、Ｑ値に影
響する。例えば、半導体基板３０との間の寄生容量ＣS
を考慮した場合、Ｑ値は以下の式で与えられる。
【０００９】
【数２】
Ｑ＝（ωＬ／Ｒ）−ωＣSＲ−（ω3Ｌ2ＣS／Ｒ） ・・・・（２）
数式（２）は、半導体基板３０の抵抗、配線間の容量を
考慮していないが、これらの影響は半導体基板３０との
間の寄生容量ＣSと同様に、Ｑ値を低くする方向に働
く。これにより、インダクタ素子の性能が落ちてしま
う。このことは、高機能の集積回路を作る上で問題であ
った。
考慮していないが、これらの影響は半導体基板３０との
間の寄生容量ＣSと同様に、Ｑ値を低くする方向に働
く。これにより、インダクタ素子の性能が落ちてしま
う。このことは、高機能の集積回路を作る上で問題であ
った。
【００１０】この対策として、シリコン基板と、インダ
クタ配線との間のフィールド酸化膜（または層間絶縁
膜）を厚くすることにより、寄生容量を小さくすること
が試みられている。
クタ配線との間のフィールド酸化膜（または層間絶縁
膜）を厚くすることにより、寄生容量を小さくすること
が試みられている。
【００１１】
【発明が解決しようとする課題】しかし、単純に層間絶
縁膜を厚くすると、層間の配線を接続するための電極の
形成時に、段差の深い電極を形成しなければならず、そ
の電極部に埋め込まれた配線の形状が非常に悪くなり、
コンタクト不良などの問題を引き起こす可能性が生じ
る。そのため、層間絶縁膜を厚くするには限界があっ
た。したがって、寄生容量を小さくすることにより、Ｑ
値を高くすることには限界があった。
縁膜を厚くすると、層間の配線を接続するための電極の
形成時に、段差の深い電極を形成しなければならず、そ
の電極部に埋め込まれた配線の形状が非常に悪くなり、
コンタクト不良などの問題を引き起こす可能性が生じ
る。そのため、層間絶縁膜を厚くするには限界があっ
た。したがって、寄生容量を小さくすることにより、Ｑ
値を高くすることには限界があった。
【００１２】本発明は上記の点に鑑みてなされたもので
あり、その目的は、寄生容量が小さく、Ｑ値が高くかつ
高集積化が可能なインダクタ素子を有する半導体装置を
提供することである。
あり、その目的は、寄生容量が小さく、Ｑ値が高くかつ
高集積化が可能なインダクタ素子を有する半導体装置を
提供することである。
【００１３】また、本発明の他の目的は、寄生容量が小
さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子
を有する半導体装置の製造方法を提供することである。
さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子
を有する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明では上記課題を解
決するために、インダクタ素子を有する半導体装置にお
いて、半導体基板上に形成された、中空部を有する第１
の誘電膜と、前記第１の誘電膜の上に形成された第２の
誘電膜と、前記第２の誘電膜上かつ、前記中空部上に形
成されたインダクタ配線と、を有することを特徴とする
半導体装置が提供される。
決するために、インダクタ素子を有する半導体装置にお
いて、半導体基板上に形成された、中空部を有する第１
の誘電膜と、前記第１の誘電膜の上に形成された第２の
誘電膜と、前記第２の誘電膜上かつ、前記中空部上に形
成されたインダクタ配線と、を有することを特徴とする
半導体装置が提供される。
【００１５】また、インダクタ素子を有する半導体装置
において、半導体基板上に形成された、中空部を有する
第１の誘電膜と、前記第１の誘電膜上に形成された第２
の誘電膜と、前記第２の誘電膜上に形成された第３の誘
電膜と、前記第３の誘電膜上かつ、前記中空部上に形成
されたインダクタ配線と、を有することを特徴とする半
導体装置が提供される。
において、半導体基板上に形成された、中空部を有する
第１の誘電膜と、前記第１の誘電膜上に形成された第２
の誘電膜と、前記第２の誘電膜上に形成された第３の誘
電膜と、前記第３の誘電膜上かつ、前記中空部上に形成
されたインダクタ配線と、を有することを特徴とする半
導体装置が提供される。
【００１６】さらに、インダクタ素子を有する半導体装
置の製造方法において、半導体基板上に第１の誘電膜を
形成する工程と、前記第１の誘電膜にパターニングによ
り開口部を形成する工程と、前記第１の誘電膜上に第２
の誘電膜を形成し、前記開口部を覆って中空部を形成す
る工程と、前記第２の誘電膜上で、かつ前記中空部の上
にインダクタ配線を形成する工程と、を有することを特
徴とする半導体装置の製造方法が提供される。
置の製造方法において、半導体基板上に第１の誘電膜を
形成する工程と、前記第１の誘電膜にパターニングによ
り開口部を形成する工程と、前記第１の誘電膜上に第２
の誘電膜を形成し、前記開口部を覆って中空部を形成す
る工程と、前記第２の誘電膜上で、かつ前記中空部の上
にインダクタ配線を形成する工程と、を有することを特
徴とする半導体装置の製造方法が提供される。
【００１７】また、インダクタ素子を有する半導体装置
の製造方法において、半導体基板上に第１の誘電膜を形
成する工程と、前記第１の誘電膜にパターニングにより
開口部を形成する工程と、前記第１の誘電膜上に第２の
誘電膜を形成し、前記開口部を覆って中空部を形成する
工程と、前記第２の誘電膜上に第３の誘電膜を形成する
工程と、前記第３の誘電膜上かつ、前記中空部上にイン
ダクタ配線を形成する工程と、を有することを特徴とす
る半導体装置の製造方法が提供される。
の製造方法において、半導体基板上に第１の誘電膜を形
成する工程と、前記第１の誘電膜にパターニングにより
開口部を形成する工程と、前記第１の誘電膜上に第２の
誘電膜を形成し、前記開口部を覆って中空部を形成する
工程と、前記第２の誘電膜上に第３の誘電膜を形成する
工程と、前記第３の誘電膜上かつ、前記中空部上にイン
ダクタ配線を形成する工程と、を有することを特徴とす
る半導体装置の製造方法が提供される。
【００１８】このように、インダクタ配線と半導体基板
間の誘電膜の一部を中空にしたので、インダクタ配線と
半導体基板間の寄生容量が低下し、半導体基板に流れる
電流が低減し、等価的にインダクタの損失が下がる。よ
って、Ｑ値が上がる。
間の誘電膜の一部を中空にしたので、インダクタ配線と
半導体基板間の寄生容量が低下し、半導体基板に流れる
電流が低減し、等価的にインダクタの損失が下がる。よ
って、Ｑ値が上がる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の実施の形態に係る
半導体装置の概略の断面図である。
を参照して説明する。図１は本発明の実施の形態に係る
半導体装置の概略の断面図である。
【００２０】半導体装置１００は、半導体基板１上に形
成され中空部３ａをもつ第１の誘電膜２、第１の誘電膜
２の上面に形成される第２の誘電膜４、さらにその上に
形成されるインダクタ配線５を有する。
成され中空部３ａをもつ第１の誘電膜２、第１の誘電膜
２の上面に形成される第２の誘電膜４、さらにその上に
形成されるインダクタ配線５を有する。
【００２１】ここで、第１の誘電膜２に形成される中空
部３ａは、インダクタ配線５の下部に位置するように形
成されている。中空部３ａの穴の幅は０．６μｍ以下で
あり、穴の深さは１μｍ以上である。また、インダクタ
配線５はスパイラル状に形成されている。
部３ａは、インダクタ配線５の下部に位置するように形
成されている。中空部３ａの穴の幅は０．６μｍ以下で
あり、穴の深さは１μｍ以上である。また、インダクタ
配線５はスパイラル状に形成されている。
【００２２】このように、インダクタ配線５の下部の第
１の誘電膜２に中空部３ａを有する構造を形成すること
により、通常の構造より寄生容量を下げた、Ｑ値の高い
インダクタを形成することが可能である。
１の誘電膜２に中空部３ａを有する構造を形成すること
により、通常の構造より寄生容量を下げた、Ｑ値の高い
インダクタを形成することが可能である。
【００２３】次に、半導体装置１００の製造方法を説明
する。図２は本形態における半導体装置の製造方法の各
工程を示した断面図であって、（ａ）は半導体基板の上
に、誘電膜を形成する工程を示し、（ｂ）は（ａ）の次
の工程での、誘電膜に開口部を形成する工程を示し、
（ｃ）は（ｂ）の次の工程での、開口した誘電膜上にさ
らに誘電膜を形成する工程を示し、（ｄ）は（ｃ）の次
の工程での、（ｃ）で形成した誘電膜上にパターニング
によりインダクタ配線を形成する工程を示す。
する。図２は本形態における半導体装置の製造方法の各
工程を示した断面図であって、（ａ）は半導体基板の上
に、誘電膜を形成する工程を示し、（ｂ）は（ａ）の次
の工程での、誘電膜に開口部を形成する工程を示し、
（ｃ）は（ｂ）の次の工程での、開口した誘電膜上にさ
らに誘電膜を形成する工程を示し、（ｄ）は（ｃ）の次
の工程での、（ｃ）で形成した誘電膜上にパターニング
によりインダクタ配線を形成する工程を示す。
【００２４】図２（ａ）で示すように、例えばシリコン
基板などの半導体基板１の上に、層間絶縁膜として二酸
化シリコン（ＳｉＯ2）などからなる第１の誘電膜２を
ＣＶＤ（Chemical Vapor Deposition）法で形成する。
基板などの半導体基板１の上に、層間絶縁膜として二酸
化シリコン（ＳｉＯ2）などからなる第１の誘電膜２を
ＣＶＤ（Chemical Vapor Deposition）法で形成する。
【００２５】次に通常のフォトリソグラフィー技術およ
び、ＲＩＥ（Reactive Ion Etching）法によるエッチン
グを行い、図２（ｂ）で示すような開口部３を形成す
る。ここで、形成する開口部３は、幅を例えば０．６μ
ｍ程度以下と狭く、深さを例えば１μｍ程度以上と深く
形成する。
び、ＲＩＥ（Reactive Ion Etching）法によるエッチン
グを行い、図２（ｂ）で示すような開口部３を形成す
る。ここで、形成する開口部３は、幅を例えば０．６μ
ｍ程度以下と狭く、深さを例えば１μｍ程度以上と深く
形成する。
【００２６】次に、図２（ｃ）で示すように、開口部３
を形成した第１の誘電膜２上に、さらに層間絶縁膜とし
て例えば二酸化シリコンからなる第２の誘電膜４を通常
のＣＶＤ法で形成する。
を形成した第１の誘電膜２上に、さらに層間絶縁膜とし
て例えば二酸化シリコンからなる第２の誘電膜４を通常
のＣＶＤ法で形成する。
【００２７】ここで、図２（ｂ）で示した工程で形成し
た開口部３は、前述したように幅が狭くかつ深く形成し
たため、通常のＣＶＤ法では、この空間を埋めことがで
きない。よって、図２（ｃ）で示すような中空部３ａが
形成される。
た開口部３は、前述したように幅が狭くかつ深く形成し
たため、通常のＣＶＤ法では、この空間を埋めことがで
きない。よって、図２（ｃ）で示すような中空部３ａが
形成される。
【００２８】次に、図２（ｄ）で示すように、第２の誘
電膜４上にインダクタ配線５を形成する。ここで、イン
ダクタ配線５の材質はアルミニウムなどを用いる。また
インダクタ配線５はスパイラル状に形成する。
電膜４上にインダクタ配線５を形成する。ここで、イン
ダクタ配線５の材質はアルミニウムなどを用いる。また
インダクタ配線５はスパイラル状に形成する。
【００２９】このような製造方法によって、インダクタ
素子の下部に中空部３ａを有する構造を形成でき、寄生
容量が低減したＱ値の高いインダクタが形成できる。次
に具体的な実施例について説明する。
素子の下部に中空部３ａを有する構造を形成でき、寄生
容量が低減したＱ値の高いインダクタが形成できる。次
に具体的な実施例について説明する。
【００３０】（第１の実施の形態）図３は第１の実施の
形態の半導体装置の平面図であり、図４は図３のＡ−Ａ
線における半導体装置の断面図である。
形態の半導体装置の平面図であり、図４は図３のＡ−Ａ
線における半導体装置の断面図である。
【００３１】半導体装置２００においてインダクタ配線
１８は、スパイラル状に形成されている。また、インダ
クタ素子の内部からの取り出しのためのアルミニウム配
線１４を持ち、その上部には他素子などとの接触用に、
電極部１７が形成されている。
１８は、スパイラル状に形成されている。また、インダ
クタ素子の内部からの取り出しのためのアルミニウム配
線１４を持ち、その上部には他素子などとの接触用に、
電極部１７が形成されている。
【００３２】半導体装置２００は、ｐ型の半導体基板１
０上に、ｎ型エピタキシャル層１１、フィールド酸化膜
１２、層間絶縁膜として第１の誘電膜１３が順に形成さ
れており、第１の誘電膜１３の上面の一部に形成された
インダクタ内部からのアルミニウム配線１４、その上を
覆うように層間絶縁膜として第２の誘電膜１６が形成さ
れており、第２の誘電膜１６に、配線のための電極部１
７がアルミニウム配線１４上に貫通するように形成され
ており、さらに、その上にインダクタ配線１８が第２の
誘電膜１６上および、電極部１７に形成されており、ア
ルミニウム配線１４上に存在するインダクタ配線１８以
外のインダクタ配線１８の下部には、中空部１５ａが形
成されている構造からなる。
０上に、ｎ型エピタキシャル層１１、フィールド酸化膜
１２、層間絶縁膜として第１の誘電膜１３が順に形成さ
れており、第１の誘電膜１３の上面の一部に形成された
インダクタ内部からのアルミニウム配線１４、その上を
覆うように層間絶縁膜として第２の誘電膜１６が形成さ
れており、第２の誘電膜１６に、配線のための電極部１
７がアルミニウム配線１４上に貫通するように形成され
ており、さらに、その上にインダクタ配線１８が第２の
誘電膜１６上および、電極部１７に形成されており、ア
ルミニウム配線１４上に存在するインダクタ配線１８以
外のインダクタ配線１８の下部には、中空部１５ａが形
成されている構造からなる。
【００３３】ここで、ｐ型の半導体基板１０は不純物濃
度が１×１０15ｃｍ-3程度であり、ｎ型エピタキシャル
層１１は膜厚１μｍ程度で、濃度は５×１０15ｃｍ-3程
度である。また、フィールド酸化膜１２は膜厚４００〜
１５００ｎｍ程度であり、アルミニウム配線１４の厚さ
は１μｍ程度である。また第２の誘電膜１６の膜厚は５
００ｎｍ程度である。また各絶縁膜は、二酸化シリコン
などからなる。第１の誘電膜１３として二酸化シリコン
を用いた場合、二酸化シリコンの比誘電率は３．９であ
り、また中空部１５ａでの比誘電率は１であり、電気容
量は比誘電率に比例するため、中空部１５ａでの電気容
量（ここでは寄生容量）は中空部１５ａ以外の部分の１
／３．９となる。
度が１×１０15ｃｍ-3程度であり、ｎ型エピタキシャル
層１１は膜厚１μｍ程度で、濃度は５×１０15ｃｍ-3程
度である。また、フィールド酸化膜１２は膜厚４００〜
１５００ｎｍ程度であり、アルミニウム配線１４の厚さ
は１μｍ程度である。また第２の誘電膜１６の膜厚は５
００ｎｍ程度である。また各絶縁膜は、二酸化シリコン
などからなる。第１の誘電膜１３として二酸化シリコン
を用いた場合、二酸化シリコンの比誘電率は３．９であ
り、また中空部１５ａでの比誘電率は１であり、電気容
量は比誘電率に比例するため、中空部１５ａでの電気容
量（ここでは寄生容量）は中空部１５ａ以外の部分の１
／３．９となる。
【００３４】このように、インダクタ素子の下部に中空
部１５ａを設けたことにより、寄生容量を緩和でき、Ｑ
値の向上が図れる。またこの構造は、必要以上に層間絶
縁膜を厚くすることなく実現できるため、電極部１７を
深く形成する必要がなく、層間配線の断線などの問題を
考慮しなくてもよい。
部１５ａを設けたことにより、寄生容量を緩和でき、Ｑ
値の向上が図れる。またこの構造は、必要以上に層間絶
縁膜を厚くすることなく実現できるため、電極部１７を
深く形成する必要がなく、層間配線の断線などの問題を
考慮しなくてもよい。
【００３５】次に半導体装置２００の製造方法を図５〜
１０を用いて説明する。半導体装置の製造工程は、例え
ばｐ型の半導体基板上の全面に、順にｎ型エピタキシャ
ル層、フィールド酸化膜、層間絶縁膜を形成する工程、
アルミニウム配線を形成する工程、層間絶縁膜に開口部
を形成する工程、開口部を形成した層間絶縁膜上及び、
アルミニウム配線を覆うように層間絶縁膜を形成する工
程、配線のための電極部を形成する工程、インダクタ配
線を形成する工程からなる。
１０を用いて説明する。半導体装置の製造工程は、例え
ばｐ型の半導体基板上の全面に、順にｎ型エピタキシャ
ル層、フィールド酸化膜、層間絶縁膜を形成する工程、
アルミニウム配線を形成する工程、層間絶縁膜に開口部
を形成する工程、開口部を形成した層間絶縁膜上及び、
アルミニウム配線を覆うように層間絶縁膜を形成する工
程、配線のための電極部を形成する工程、インダクタ配
線を形成する工程からなる。
【００３６】以下、これらの各工程について、順次説明
を行っていく。図５は、ｐ型の半導体基板上に、ｎ型エ
ピタキシャル層を形成し、その上にフィールド酸化膜を
形成し、第１の誘電膜を形成する工程を示す。
を行っていく。図５は、ｐ型の半導体基板上に、ｎ型エ
ピタキシャル層を形成し、その上にフィールド酸化膜を
形成し、第１の誘電膜を形成する工程を示す。
【００３７】ここでは、濃度１×１０15ｃｍ-3程度のｐ
型の半導体基板１０上に、好ましくは、膜厚１μｍで、
濃度５×１０15ｃｍ-3程度のｎ型エピタキシャル層１１
を形成する。次にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化法によって、好
ましくは４００〜１５００ｎｍ程度のフィールド酸化膜
１２を形成する。その後、層間絶縁膜として、第１の誘
電膜１３を形成する。なお、ＣＭＯＳ ＩＣ形成のプロ
セスのように、ｎ型エピタキシャル層１１は、形成しな
くてもよい。
型の半導体基板１０上に、好ましくは、膜厚１μｍで、
濃度５×１０15ｃｍ-3程度のｎ型エピタキシャル層１１
を形成する。次にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化法によって、好
ましくは４００〜１５００ｎｍ程度のフィールド酸化膜
１２を形成する。その後、層間絶縁膜として、第１の誘
電膜１３を形成する。なお、ＣＭＯＳ ＩＣ形成のプロ
セスのように、ｎ型エピタキシャル層１１は、形成しな
くてもよい。
【００３８】図６は、図５の次の工程を示す半導体装置
の断面図であり、インダクタ素子の内側からの取り出し
のためのアルミニウム配線を形成する工程を示す。ここ
では、図５の工程で形成した第１の誘電膜１３上の全面
に、膜厚１μｍ程度のアルミニウムを成膜し、フォトリ
ソグラフィー技術及びエッチングによって図６で示すよ
うな、アルミニウム配線１４を形成する。
の断面図であり、インダクタ素子の内側からの取り出し
のためのアルミニウム配線を形成する工程を示す。ここ
では、図５の工程で形成した第１の誘電膜１３上の全面
に、膜厚１μｍ程度のアルミニウムを成膜し、フォトリ
ソグラフィー技術及びエッチングによって図６で示すよ
うな、アルミニウム配線１４を形成する。
【００３９】なお、このアルミニウム配線１４は、イン
ダクタ素子専用のものでなく、他の素子間の接続用の配
線として用いてもよい。図７は、図６の次の工程を示す
半導体装置の断面図であり、第１の誘電膜に開口部を形
成する工程を示す。
ダクタ素子専用のものでなく、他の素子間の接続用の配
線として用いてもよい。図７は、図６の次の工程を示す
半導体装置の断面図であり、第１の誘電膜に開口部を形
成する工程を示す。
【００４０】ここでは、第１の誘電膜１３にフォトリソ
グラフィー技術及びエッチングによって、図７で示すよ
うな開口部１５を形成する。開口部１５は、幅０．６μ
ｍ程度以下、深さは例えば１μｍ以上であることが望ま
しい。また、図７では開口部１５の底部はｎ型エピタキ
シャル層１１に達していないが、ｎ型エピタキシャル層
１１に達するまで開口部１５を掘り下げてもよい。
グラフィー技術及びエッチングによって、図７で示すよ
うな開口部１５を形成する。開口部１５は、幅０．６μ
ｍ程度以下、深さは例えば１μｍ以上であることが望ま
しい。また、図７では開口部１５の底部はｎ型エピタキ
シャル層１１に達していないが、ｎ型エピタキシャル層
１１に達するまで開口部１５を掘り下げてもよい。
【００４１】図８は、図７の次の工程を示す半導体装置
の断面図であり、第１の誘電膜上及び、アルミニウム配
線を覆うように第２の誘電膜を形成する工程を示す。こ
こでは、膜厚５００ｎｍ程度の第２の誘電膜１６をＣＶ
Ｄ法によって第１の誘電膜１３上、及びアルミニウム配
線１４を覆うように形成する。
の断面図であり、第１の誘電膜上及び、アルミニウム配
線を覆うように第２の誘電膜を形成する工程を示す。こ
こでは、膜厚５００ｎｍ程度の第２の誘電膜１６をＣＶ
Ｄ法によって第１の誘電膜１３上、及びアルミニウム配
線１４を覆うように形成する。
【００４２】このとき、開口部１５は、幅が狭くかつ深
さも深くなっていることから、ＣＶＤ法では埋めること
ができず、図８のような中空部１５ａが形成されること
となる。また、ＣＶＤ法での成膜時にシラン系のガスを
用いることによって、さらに開口部１５の埋め込みがさ
れにくくなる。なお、この開口部１５は、同様の効果が
得られれば、幅の細いスリット上に形成してもよい。
さも深くなっていることから、ＣＶＤ法では埋めること
ができず、図８のような中空部１５ａが形成されること
となる。また、ＣＶＤ法での成膜時にシラン系のガスを
用いることによって、さらに開口部１５の埋め込みがさ
れにくくなる。なお、この開口部１５は、同様の効果が
得られれば、幅の細いスリット上に形成してもよい。
【００４３】図９は、図８の次の工程を示す半導体装置
の断面図であり、図８の工程で形成した第２の誘電膜に
配線のための電極部を形成する工程を示す。ここで、電
極部１７は、フォトリソグラフィー技術及び、ＲＩＥな
どにより第２の誘電膜１６をエッチングし、アルミニウ
ム配線１４上に貫通するように２つ形成する。
の断面図であり、図８の工程で形成した第２の誘電膜に
配線のための電極部を形成する工程を示す。ここで、電
極部１７は、フォトリソグラフィー技術及び、ＲＩＥな
どにより第２の誘電膜１６をエッチングし、アルミニウ
ム配線１４上に貫通するように２つ形成する。
【００４４】図１０は、図９の次の工程を示す半導体装
置の断面図であり、インダクタ配線を形成する工程を示
す断面図である。ここでは、第２の誘電膜１６上およ
び、電極部１７を埋めるようにアルミニウムを成膜し、
その後フォトリソグラフィー技術及びＲＩＥ法などによ
るエッチングを行い、インダクタ配線１８を形成する。
ここで、インダクタ配線１８はスパイラル状に形成す
る。なお、ここで形成するインダクタ配線１８は、イン
ダクタ素子専用のものでなく、他の素子間接続用の配線
として用いてもよい。
置の断面図であり、インダクタ配線を形成する工程を示
す断面図である。ここでは、第２の誘電膜１６上およ
び、電極部１７を埋めるようにアルミニウムを成膜し、
その後フォトリソグラフィー技術及びＲＩＥ法などによ
るエッチングを行い、インダクタ配線１８を形成する。
ここで、インダクタ配線１８はスパイラル状に形成す
る。なお、ここで形成するインダクタ配線１８は、イン
ダクタ素子専用のものでなく、他の素子間接続用の配線
として用いてもよい。
【００４５】このような製造方法を用いることにより、
インダクタ配線と半導体基板の間の絶縁膜に中空部を形
成することができ、寄生容量の緩和を行うことができ
る。図１１、１２は、本形態における半導体装置におけ
る開口部を特に示した部分透視平面図である。
インダクタ配線と半導体基板の間の絶縁膜に中空部を形
成することができ、寄生容量の緩和を行うことができ
る。図１１、１２は、本形態における半導体装置におけ
る開口部を特に示した部分透視平面図である。
【００４６】図１１、１２において、１４がインダクタ
素子内部からのアルミニウム配線で、１５が開口部、１
８がインダクタ配線である。ここで開口部１５は、図１
１のように細かくしてもよいし、図１２のようにスリッ
ト状に形成してもよい。
素子内部からのアルミニウム配線で、１５が開口部、１
８がインダクタ配線である。ここで開口部１５は、図１
１のように細かくしてもよいし、図１２のようにスリッ
ト状に形成してもよい。
【００４７】（第２の実施の形態）次に本発明の第２の
実施の形態について説明する。図１３は、本発明の第２
の実施の形態の半導体装置の断面図である。
実施の形態について説明する。図１３は、本発明の第２
の実施の形態の半導体装置の断面図である。
【００４８】半導体装置３００は、第１の実施の形態で
示した半導体装置２００と異なり、アルミニウム配線２
６の下部にも中空部２４ａが形成されている構造からな
る。このような構造を形成することにより、アルミニウ
ム配線２６の下部で発生する寄生容量を低減することが
できる。
示した半導体装置２００と異なり、アルミニウム配線２
６の下部にも中空部２４ａが形成されている構造からな
る。このような構造を形成することにより、アルミニウ
ム配線２６の下部で発生する寄生容量を低減することが
できる。
【００４９】次に、第２の実施の形態に係る半導体装置
３００の製造方法について説明する。ここでは、第１の
実施の形態で示した図５と同様の工程を行うので、その
次の工程から説明する。
３００の製造方法について説明する。ここでは、第１の
実施の形態で示した図５と同様の工程を行うので、その
次の工程から説明する。
【００５０】図１４は、第１の実施の形態で示した図５
の次の工程を示す半導体装置の断面図であり、層間絶縁
膜に開口部を形成するときの工程を示す。第１の実施の
形態では、図７のように、開口部１５の形成はアルミニ
ウム配線１４の形成後に行う。これと異なり本形態では
図１４の工程の段階でアルミニウム配線２６の形成前
に、前もってアルミニウム配線２６を形成する予定位置
の下部及び、インダクタ配線２９を形成する予定位置の
下部に開口部２４を形成する。
の次の工程を示す半導体装置の断面図であり、層間絶縁
膜に開口部を形成するときの工程を示す。第１の実施の
形態では、図７のように、開口部１５の形成はアルミニ
ウム配線１４の形成後に行う。これと異なり本形態では
図１４の工程の段階でアルミニウム配線２６の形成前
に、前もってアルミニウム配線２６を形成する予定位置
の下部及び、インダクタ配線２９を形成する予定位置の
下部に開口部２４を形成する。
【００５１】ここでの開口部２４も第１の実施の形態と
同様に、幅が０．６μｍ程度以下、深さは１μｍ以上で
あることが望ましい。また開口部２４の底はｎ型エピタ
キシャル層２１に達してもよい。
同様に、幅が０．６μｍ程度以下、深さは１μｍ以上で
あることが望ましい。また開口部２４の底はｎ型エピタ
キシャル層２１に達してもよい。
【００５２】図１５は、図１４の次の工程を示す半導体
装置の断面図であり、形成した開口部上に、層間絶縁膜
を形成する工程を示す。ここでは、第１の誘電膜２３の
上面および、開口部２４上に第２の誘電膜２５を形成す
る。第２の誘電膜２５はＣＶＤ法により、層間絶縁膜上
の全面に５００ｎｍ程度形成する。このとき、前述した
ように、開口部２４は幅が狭くかつ深さが深く形成され
ていることから、ＣＶＤ法ではこの開口部２４を埋める
ことができなく、図１５で示すような第２の誘電膜２
５、第１の誘電膜２３などの誘電体で覆われた中空部２
４ａを形成することができる。
装置の断面図であり、形成した開口部上に、層間絶縁膜
を形成する工程を示す。ここでは、第１の誘電膜２３の
上面および、開口部２４上に第２の誘電膜２５を形成す
る。第２の誘電膜２５はＣＶＤ法により、層間絶縁膜上
の全面に５００ｎｍ程度形成する。このとき、前述した
ように、開口部２４は幅が狭くかつ深さが深く形成され
ていることから、ＣＶＤ法ではこの開口部２４を埋める
ことができなく、図１５で示すような第２の誘電膜２
５、第１の誘電膜２３などの誘電体で覆われた中空部２
４ａを形成することができる。
【００５３】図１６は、図１５の次の工程を示す半導体
装置の断面図であり、インダクタ素子の内側からの取り
出しのためのアルミニウム配線を形成する工程を示す。
ここでは、第２の誘電膜２５上にアルミニウムを１μｍ
程度塗布し、フォトリソグラフィー技術及びＲＩＥ法な
どによって、エッチングし、アルミニウム配線２６を第
２の誘電膜２５上の一部で、前の工程で形成した開口部
２４の上に形成する。
装置の断面図であり、インダクタ素子の内側からの取り
出しのためのアルミニウム配線を形成する工程を示す。
ここでは、第２の誘電膜２５上にアルミニウムを１μｍ
程度塗布し、フォトリソグラフィー技術及びＲＩＥ法な
どによって、エッチングし、アルミニウム配線２６を第
２の誘電膜２５上の一部で、前の工程で形成した開口部
２４の上に形成する。
【００５４】図１７は、図１６の次の工程を示す半導体
装置の断面図であり、アルミニウム配線を覆うための層
間絶縁膜を形成する工程を示す。ここでは、第２の誘電
膜２５上及び、アルミニウム配線２６を覆うように、層
間絶縁膜２７を形成する。
装置の断面図であり、アルミニウム配線を覆うための層
間絶縁膜を形成する工程を示す。ここでは、第２の誘電
膜２５上及び、アルミニウム配線２６を覆うように、層
間絶縁膜２７を形成する。
【００５５】図１８は、図１７の次の工程を示す半導体
装置の断面図であり、配線のための電極部を層間絶縁膜
に形成する工程を示す。ここでは、フォトリソグラフィ
ー技術及びＲＩＥ法によるエッチングにより、層間絶縁
膜２７に電極部２８を形成する。電極部２８は、アルミ
ニウム配線２６の上面に貫通するように２つ形成する。
装置の断面図であり、配線のための電極部を層間絶縁膜
に形成する工程を示す。ここでは、フォトリソグラフィ
ー技術及びＲＩＥ法によるエッチングにより、層間絶縁
膜２７に電極部２８を形成する。電極部２８は、アルミ
ニウム配線２６の上面に貫通するように２つ形成する。
【００５６】図１９は、図１８の次の工程を示す半導体
装置の断面図であり、インダクタ配線を形成する工程を
示す。ここでは、まず層間絶縁膜２７上及び、電極部２
８を埋めるように、１μｍ程度のアルミニウムを成膜
し、フォトリソグラフィー技術によるパターニング及び
ＲＩＥ法によるエッチングを行い、インダクタ配線２９
を形成する。またインダクタ配線２９をスパイラル状に
形成する。
装置の断面図であり、インダクタ配線を形成する工程を
示す。ここでは、まず層間絶縁膜２７上及び、電極部２
８を埋めるように、１μｍ程度のアルミニウムを成膜
し、フォトリソグラフィー技術によるパターニング及び
ＲＩＥ法によるエッチングを行い、インダクタ配線２９
を形成する。またインダクタ配線２９をスパイラル状に
形成する。
【００５７】このような方法によって、形成されたイン
ダクタ素子は、第１の実施の形態と違い、アルミニウム
配線形成前に、アルミニウム配線の下部に位置するよう
な、中空部を形成することができ、第１の実施の形態の
場合よりも、全体の寄生容量を低減することができる。
ダクタ素子は、第１の実施の形態と違い、アルミニウム
配線形成前に、アルミニウム配線の下部に位置するよう
な、中空部を形成することができ、第１の実施の形態の
場合よりも、全体の寄生容量を低減することができる。
【００５８】なお、図１７と、図１８の工程の間に、層
間絶縁膜２７に中空部を形成してもよい。このことによ
っても、更なる寄生容量の低減が図れる。また本製造方
法は、通常の電極形成（酸化膜開口）技術・層間膜形成
のためのＣＶＤ成膜技術と同様の方法で実現できるもの
であり、工程が増えることによるコスト増しという点で
も大きな問題にはなりえない。
間絶縁膜２７に中空部を形成してもよい。このことによ
っても、更なる寄生容量の低減が図れる。また本製造方
法は、通常の電極形成（酸化膜開口）技術・層間膜形成
のためのＣＶＤ成膜技術と同様の方法で実現できるもの
であり、工程が増えることによるコスト増しという点で
も大きな問題にはなりえない。
【００５９】
【発明の効果】以上説明したように、本発明ではインダ
クタ配線と半導体基板間の誘電膜の一部を中空にしたの
で、インダクタ配線と半導体基板間の寄生容量を低下さ
せ、インダクタ素子のＱ値を高くすることができ、集積
回路で使用可能なインダクタ素子を有する半導体装置を
得ることができる。
クタ配線と半導体基板間の誘電膜の一部を中空にしたの
で、インダクタ配線と半導体基板間の寄生容量を低下さ
せ、インダクタ素子のＱ値を高くすることができ、集積
回路で使用可能なインダクタ素子を有する半導体装置を
得ることができる。
【図１】本発明の半導体装置の概略の断面図である。
【図２】本発明の半導体装置の製造方法の各工程におけ
る半導体装置の断面図である。
る半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の
平面図である。
平面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の
断面図である。
断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の
製造方法における、始めの工程での半導体装置の断面図
である。
製造方法における、始めの工程での半導体装置の断面図
である。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、図５の次の工程での半導体装置の断面
図である。
製造方法を示し、図５の次の工程での半導体装置の断面
図である。
【図７】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、図６の次の工程での半導体装置の断面
図である。
製造方法を示し、図６の次の工程での半導体装置の断面
図である。
【図８】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、図７の次の工程での半導体装置の断面
図である。
製造方法を示し、図７の次の工程での半導体装置の断面
図である。
【図９】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、図８の次の工程での半導体装置の断面
図である。
製造方法を示し、図８の次の工程での半導体装置の断面
図である。
【図１０】本発明の第１の実施の形態に係る半導体装置
の製造方法を示し、図９の次の工程での半導体装置の断
面図である。
の製造方法を示し、図９の次の工程での半導体装置の断
面図である。
【図１１】本発明の実施の形態に係る半導体装置を示
し、特に開口部の形状を例示した部分透視平面図であ
る。
し、特に開口部の形状を例示した部分透視平面図であ
る。
【図１２】本発明の実施の形態に係る半導体装置を示
し、特に開口部の形状を例示した部分透視平面図であ
る。
し、特に開口部の形状を例示した部分透視平面図であ
る。
【図１３】本発明の第２の実施の形態に係る半導体装置
を示す断面図である。
を示す断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、第２の工程での半導体装置の断面図
である。
の製造方法を示し、第２の工程での半導体装置の断面図
である。
【図１５】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、図１４の次の工程での半導体装置の
断面図である。
の製造方法を示し、図１４の次の工程での半導体装置の
断面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、図１５の次の工程での半導体装置の
断面図である。
の製造方法を示し、図１５の次の工程での半導体装置の
断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、図１６の次の工程での半導体装置の
断面図である。
の製造方法を示し、図１６の次の工程での半導体装置の
断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、図１７の次の工程での半導体装置の
断面図である。
の製造方法を示し、図１７の次の工程での半導体装置の
断面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置
の製造方法を示し、図１８の次の工程での半導体装置の
断面図である。
の製造方法を示し、図１８の次の工程での半導体装置の
断面図である。
【図２０】従来のインダクタ素子を有する半導体装置を
示した断面図である。
示した断面図である。
１、１０、２０、３０……半導体基板、２、１３、２３
……第１の誘電膜、３、１５、２４……開口部、３ａ、
１５ａ、２４ａ……中空部、４、１６、２５……第２の
誘電膜、５、１８、２９、３２……インダクタ配線、１
１、２１……ｎ型エピタキシャル層、１２、２２、３１
……フィールド酸化膜、２７……層間絶縁膜、１４、２
６、３３……アルミニウム配線、１７、２８、３４……
電極部、１００、２００、３００……半導体装置
……第１の誘電膜、３、１５、２４……開口部、３ａ、
１５ａ、２４ａ……中空部、４、１６、２５……第２の
誘電膜、５、１８、２９、３２……インダクタ配線、１
１、２１……ｎ型エピタキシャル層、１２、２２、３１
……フィールド酸化膜、２７……層間絶縁膜、１４、２
６、３３……アルミニウム配線、１７、２８、３４……
電極部、１００、２００、３００……半導体装置
Claims (22)
- 【請求項１】 インダクタ素子を有する半導体装置にお
いて、 半導体基板上に形成された、中空部を有する第１の誘電
膜と、 前記第１の誘電膜上に形成された第２の誘電膜と、 前記第２の誘電膜上かつ、前記中空部上に形成されたイ
ンダクタ配線と、 を有することを特徴とする半導体装置。 - 【請求項２】 前記第１の誘電膜上に前記インダクタ素
子内側から信号を外側へ引き出すための引き出し配線を
有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 インダクタ素子を有する半導体装置にお
いて、 半導体基板上に形成された、中空部を有する第１の誘電
膜と、 前記第１の誘電膜上に形成された第２の誘電膜と、 前記第２の誘電膜上に形成された第３の誘電膜と、 前記第３の誘電膜上かつ、前記中空部上に形成されたイ
ンダクタ配線と、 を有することを特徴とする半導体装置。 - 【請求項４】 前記第２の誘電膜上かつ、前記中空部上
に前記インダクタ素子内側から信号を外側へ引き出すた
めの引き出し配線を有することを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 前記第１の誘電膜の下層に、フィールド
酸化膜層を有することを特徴とする請求項１または３記
載の半導体装置。 - 【請求項６】 前記フィールド酸化膜層の下層に、ｎ型
エピタキシャル層を有することを特徴とする請求項１ま
たは３記載の半導体装置。 - 【請求項７】 前記中空部が前記フィールド酸化膜層ま
たは前記ｎ型エピタキシャル層まで、貫通してもよいこ
とを特徴とする、請求項１または３記載の半導体装置。 - 【請求項８】 前記中空部の穴が略矩形で、一辺の長さ
が０．６μｍ以下であることを特徴とする請求項１また
は３記載の半導体装置。 - 【請求項９】 前記中空部の穴が略円形で、直径が０．
６μｍ以下であることを特徴とする請求項１または３記
載の半導体装置。 - 【請求項１０】 前記中空部の穴の深さが１μｍ以上で
あることを特徴とする請求項１または３記載の半導体装
置。 - 【請求項１１】 前記インダクタ配線がスパイラル状に
形成されていることを特徴とする請求項１または３記載
の半導体装置。 - 【請求項１２】 インダクタ素子を有する半導体装置の
製造方法において、 半導体基板上に第１の誘電膜を形成する工程と、 前記第１の誘電膜にパターニングにより開口部を形成す
る工程と、 前記第１の誘電膜上に第２の誘電膜を形成し、前記開口
部を覆って中空部を形成する工程と、 前記第２の誘電膜上で、かつ前記中空部上にインダクタ
配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記第１の誘電膜上に前記インダクタ
素子内側から信号を外側へ引き出すための配線を形成す
る工程を有することを特徴とする請求項１２記載の半導
体装置の製造方法。 - 【請求項１４】 インダクタ素子を有する半導体装置の
製造方法において、 半導体基板上に第１の誘電膜を形成する工程と、 前記第１の誘電膜にパターニングにより開口部を形成す
る工程と、 前記第１の誘電膜上に第２の誘電膜を形成し、前記開口
部を覆って中空部を形成する工程と、 前記第２の誘電膜上に第３の誘電膜を形成する工程と、 前記第３の誘電膜上かつ、前記中空部上にインダクタ配
線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記第２の誘電膜上、かつ前記中空部
上に、前記インダクタ素子内側から信号を外側へ引き出
すための、引き出し配線を形成する工程を有することを
特徴とする請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記第１の誘電膜の下層に、フィール
ド酸化膜層を形成する工程を有することを特徴とする請
求項１２または１４記載の半導体装置の製造方法。 - 【請求項１７】 前記フィールド酸化膜層の下層に、ｎ
型エピタキシャル層を形成する工程を有することを特徴
とする請求項１２または１４記載の半導体装置の製造方
法。 - 【請求項１８】 前記中空部の穴が略矩形で、一辺の長
さを０．６μｍ以下に形成することを特徴とする請求項
１２または１４記載の半導体装置の製造方法。 - 【請求項１９】 前記中空部の穴が略円形で、直径を
０．６μｍ以下に形成することを特徴とする請求項１２
または１４記載の半導体装置の製造方法。 - 【請求項２０】 前記中空部の穴の深さを１μｍ以上に
形成することを特徴とする請求項１２または１４記載の
半導体装置の製造方法。 - 【請求項２１】 前記インダクタ配線をスパイラル状に
形成することを特徴とする請求項１２または１４記載の
半導体装置の製造方法。 - 【請求項２２】 前記インダクタ配線を他の素子の素子
間配線として共用するように形成することを特徴とする
請求項１２または１４記載の半導体装置の製造方法。
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- 2001-08-02 JP JP2001235249A patent/JP4956874B2/ja not_active Expired - Fee Related
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