JP2004022694A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】異なる膜厚の上層配線と、当該上層配線の配線膜厚の厚薄によらず、当該上層配線と下層配線と電気的に接続するビアプラグとを、効率的に形成することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】所定の形状の下層配線を有する層間絶縁膜を、半導体基板上に形成し、一回目のフォトリソグラフィ工程で、第一の溝状開口部と第一の孔状開口部とをハーフエッチングにより同時に形成する。その後、二回目のフォトリソグラフィ工程で、前記第一の溝状開口部に重なる第二の孔状開口部および前記第一の孔状開口部に重なる第二の溝状開口部を、同時に形成する。最後に、前記第一および第二の溝状開口部、並びに、前記第一および第二の孔状開口部に導電体を充填することにより、前記上層配線および当該上層配線と前記下層配線とを電気的に接続するビアプラグを形成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、特に、異なる配線厚の上層配線と、下層配線と、当該上層配線と当該下層配線とを電気的に接続するビアプラグとを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の動作速度は、配線抵抗と配線容量に依存しており、配線抵抗、配線容量の値が低ければ低いほど、半導体装置の動作速度は早くなる。つまり、配線抵抗を低減するためには、配線膜厚および配線幅を大きくする必要があり、一方、配線容量を低減するためには、配線膜厚を薄くし、隣接する配線間隔を広げる必要がある。
【０００３】
しかし、多層配線構造の半導体装置において、当該半導体装置の近年の微細化に伴い、配線抵抗と配線容量とが増加の一途を辿っており、半導体装置の製造に際し、半導体装置の微細化と信号速度の高速化の相反する要請に応える必要がある。
【０００４】
そこで、第一の従来技術として、半導体装置の微細化と動作速度の高速化とを両立させるため、図９に示す断面構造の半導体装置が提案されていた。
【０００５】
図９の多層配線半導体装置において、微細なローカル配線１０１とワイドピッチのグローバル配線１０２とが別個独立な層に、それぞれ設けられている。
【０００６】
短距離配線に用いられるローカル配線１０１では、配線容量が半導体装置の動作速度に強く依存するため、配線容量が低くなるように配線膜厚を薄くしている。
【０００７】
これに対して、長距離配線に用いられるグローバル配線１０２では、半導体装置の動作速度が配線抵抗に強く依存しているため、配線抵抗が低くなるように配線膜厚を厚くしており、また、配線幅を大きくとっている。
【０００８】
また、ローカル配線１０１（またはグローバル配線１０２）に属するそれぞれの配線においても、半導体装置の性能をより向上させるために、配線幅、配線間隔等を調整して、配線抵抗や配線容量を最適化することが行われている。例えば、同じグローバル配線１０２に属する配線同士においても、より配線抵抗を低くしたい配線に対しては、他の配線よりも配線幅を大きく形成されている。
【０００９】
これに対して、特開平９−３２１０４６号公報に開示されている第二の従来技術では、同一配線層に配線膜厚の異なる上層配線が形成されている。
【００１０】
図１０に示した第二の従来技術では、シリコン基板１１１上に第一のシリコン酸化膜１１２を形成した後、下層配線１１３を形成し、第一のシリコン酸化膜１１２と下層配線１１３とを覆うように、層間絶縁膜である第二のシリコン酸化膜１１４が形成されている。
【００１１】
次に、一回目のフォトリソグラフィ工程により、第二のシリコン酸化膜１１４に第一の上層配線１１５となる第一の溝状開口部を形成する。その後、二回目のフォトリソグラフィ工程により、第二のシリコン酸化膜１１４に第一の上層配線１１５とは配線膜厚の異なる第二の上層配線１１６となる第二の溝状開口部と、第一の上層配線１１５と下層配線１１３とを電気的に接続するビアプラグ１１７となる孔状開口部とを同時に形成する。
【００１２】
なお、上記二回目のフォトリソグラフィ工程のとき、一回目のフォトリソグラフィ工程で形成された第一の溝状開口部に引き続き、第二の溝状開口部を形成することにより、第三の上層配線１１８となる溝状開口部も形成されている。
【００１３】
最後に、前記各溝状開口部と孔状開口部とを充填するように、第二のシリコン酸化膜１１４の表面上にアルミニウム等の金属を形成し、第二のシリコン酸化膜１１４の表面位置まで当該金属を研磨することにより、図１０に示す断面構造の半導体装置が得られる。
【００１４】
上記第二の従来技術では、同一配線層に２以上の異なる配線膜厚の配線を形成しているため、半導体装置の設計に際して、第一の従来技術よりも配線抵抗と配線容量を考慮した自由度の高い設計が可能となる。したがって、回路設計が簡易化され、さらに半導体装置の回路動作速度および集積度を向上させることが可能であった。
【００１５】
【発明が解決しようとする課題】
しかし、上記第二の従来技術の製造方法では、配線膜厚の異なる上層配線と、当該配線膜厚の異なる上層配線のうち１の膜厚の上層配線と下層配線とを接続するビアプラグとの形成方法が記載されているだけで、配線膜厚の異なる各々の上層配線と下層配線とを電気的に接続するビアプラグを効率的に形成することは出来ない。
【００１６】
つまり、上記に示した２回のエッチング工程だけからなる製造方法では、２種類の異なる配線膜厚の一方の上層配線１１５と下層配線１１３とを電気的に接続するビアプラグ１１７を形成することは可能であるが、他方の上層配線１１６と図示していない下層配線とを電気的に接続するビアプラグを形成することは不可能である。
【００１７】
また、フォトリソグラフィ工程を増加することにより、他方の上層配線１１６と図示していない下層配線とを電気的に接続するビアプラグを形成することもできるが、効率的でない。
【００１８】
実際の半導体装置においては、異なる配線膜厚から成る上層配線を形成するだけでなく、上層配線の配線膜厚の厚薄にかかわらず、各配線膜厚の異なる上層配線と下層配線とをビアプラグにて接続することが重要であり、実用性がはるかに高い。
【００１９】
そこで、この発明は、半導体装置の設計に際して、当該半導体装置の動作速度に依存する配線抵抗と配線容量とを考慮したより自由度の高い設計を可能にし、かつ、実用性のある半導体装置を提供すべく、上層配線の配線膜厚の厚薄によらず、異なる膜厚の上層配線と、下層配線と、当該上層配線と当該下層配線とを電気的に接続するビアプラグとを、より効率的に形成することができる半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、２以上の異なる配線膜厚を有する上層配線と当該上層配線と下層配線とを電気的に接続する２以上のビアプラグを有しており、膜厚の薄い方の前記上層配線が密に形成されている第一の領域と、膜厚の厚い方の前記上層配線が前記第一の領域の前記上層配線よりも疎に形成されている第二の領域とを有している半導体装置において、（ａ）半導体基板を用意する工程と、（ｂ）所定の形状の前記下層配線を有する第一の層間絶縁膜を、前記半導体基板上に形成する工程と、（ｃ）前記第一の層間絶縁膜を覆うように、第二の層間絶縁膜を形成する工程と、（ｄ）前記第二の層間絶縁膜の上面を貫通し、当該第二の層間絶縁膜の途中の深さまでの、前記第二の領域に存在する第一の溝状開口部および前記第一の領域に存在する第一の孔状開口部を、同時に形成する工程と、（ｅ）前記工程（ｄ）の後、前記第一の溝状開口部に重なる第二の孔状開口部および前記第一の孔状開口部に重なる第二の溝状開口部を、同時に形成する工程と、（ｆ）前記第一および第二の溝状開口部、並びに、前記第一および第二の孔状開口部に導電体を充填することにより、前記上層配線および当該上層配線と前記下層配線とを電気的に接続する前記ビアプラグを形成する工程とを、備えている。
【００２１】
また、請求項２に記載の半導体装置の製造方法では、前記工程（ｄ）は、（ｄ−１）所定の形状の溝状開口部と孔状開口部とがパターンニングされた第一のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、（ｄ−２）前記第一のマスクをマスクとして所定の深さまで、前記第二の層間絶縁膜をハーフエッチングする工程とを備え、前記工程（ｅ）は、（ｅ−１）前記第一の溝状開口部の一部を被覆することにより形成される所定の形状の孔状開口部と、前記第一の孔状開口部と重なる部分を有して形成されており、前記第一の溝状開口部よりも幅が狭い溝状開口部とがパターニングされた第二のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、（ｅ−２）前記第二のマスクをマスクとして前記第一および第二の孔状開口部が前記下層配線に到達するまで、前記第二の層間絶縁膜をエッチングする工程とを備えていてもよい。
【００２２】
また、請求項３に記載の半導体装置の製造方法では、前記工程（ｅ−１）において、前記第二のマスクは、前記第一の孔状開口部とは重ならない溝状開口部をさらにパターンニングされていてもよい。
【００２３】
また、請求項４に記載の半導体装置の製造方法では、前記第一の溝状開口部は複数形成されており、前記工程（ｅ−１）において、第二のマスクは、前記複数の第一の溝状開口部の一部の溝状開口部を完全に被覆するものであってもよい。
【００２４】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。図１は、本発明の一例の半導体装置の一部を示す断面図である。
【００２５】
図１において、膜厚が例えば約１μｍの第一の層間絶縁膜（シリコン酸化膜等）２が半導体基板１上に形成されており、当該第一の層間絶縁膜２の最表面から内部にかけて、銅等の導電体で形成された膜厚約４００ｎｍの下層配線３が所定の形状・本数で配設されている。
【００２６】
また、下層配線３が銅である場合には、銅の酸化防止やエッチングストッパ等の目的ために、第一の層間絶縁膜２と下層配線３の全面を覆うように、例えばシリコン窒化膜１０を約５０ｎｍの膜厚で形成する必要がある。これに対して、下層配線３が、例えばアルミニウムである場合には、前記シリコン窒化膜１０を省略することも可能である。
【００２７】
また、前記シリコン窒化膜１０上には、第二の層間絶縁膜（シリコン酸化膜等）４が形成されており、当該第二の層間絶縁膜４の最表面から内部にかけて、第一の上層配線（銅等で形成された配線）５と、当該第一の上層配線と膜厚の異なる第二の上層配線６（銅等で形成された配線）とが所定の形状で、それぞれ複数配設されている。
【００２８】
ここで、第二の層間絶縁膜４の膜厚は約１μｍであり、第一の上層配線５の膜厚は約７００ｎｍであり、第二の上層配線６の膜厚は約４００ｎｍである。また、図１に示すように、第一の上層配線５と第二の上層配線６とは配線膜厚だけでなく、配線幅が異なるように形成してもかまわない。
【００２９】
さらに、第二の層間絶縁膜４中には、第二の上層配線６と下層配線３とを電気的に接続する第一のビアプラグ７と、第一の上層配線５と下層配線３とを電気的に接続する第二のビアプラグ８とが形成されている。ここで、第一のビアプラグ７や第二のビアプラグ８は、孔状開口部に、例えば銅等の導電体を充填することにより形成される。
【００３０】
上記に示した半導体装置では、異なる配線膜厚、配線幅の上層配線５，６が形成されているので、回路の設計に際して、配線抵抗と配線容量とを考慮した自由度の高い設計が可能となる。
【００３１】
また、上記半導体装置は、配線膜厚の異なる上層配線５，６のそれぞれと下層配線３とを電気的に接続するビアプラグ７，８が形成されているので、より実用的な半導体装置となっている。
【００３２】
例えば図１において、設計上、配線ピッチを詰めて集積度を上げたい部分には、第二の上層配線６および第一のビアプラグ７とを設計し、これに対して、配線抵抗を下げたい部分には、第一の上層配線５と第二のビアプラグ８とを設計する。
【００３３】
次に、図１に示す半導体装置の製造方法を、半導体装置断面を表す図２〜８の製造工程図に従って説明する。
【００３４】
まず、図２に示すように半導体基板１上に、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法等により、膜厚約１μｍの第一の層間絶縁膜（シリコン酸化膜等）２が形成され、当該層間絶縁膜２中に、層間絶縁膜２の表面から所定の深さにいたる配線膜厚（例えば、約４００ｎｍ）の下層配線３を所定の形状・本数で形成する。
【００３５】
ここで、下層配線３は、例えば一連のフォトリソグラフィ工程により、第一の層間絶縁膜２中に所定の形状の溝開口部を形成し、当該溝開口部に導電体として銅等を埋め込み、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　ａｎｄ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等の平坦化技術により、当該導電体表面が第一の層間絶縁膜２の表面と面一となるように導電体を研磨することにより、形成される。
【００３６】
続いて、図３に示すように、例えば下層配線３が銅である場合には、銅の酸化防止等の目的のために、第一の層間絶縁膜２および下層配線３の上面を覆うように、例えばシリコン窒化膜１０等を約５０ｎｍの膜厚で形成した後、当該シリコン窒化膜１０上に、例えばＣＶＤ法等により、第二の層間絶縁膜（シリコン酸化膜等）４を約１μｍ程度の厚さで形成する。
【００３７】
ここで、下層配線３がアルミニウムである場合には、当該シリコン窒化膜１０は形成しなくてもよい。
【００３８】
次に、図４に示すように、所定のパターンを有するレジスト（第一のマスク）１１を第二の層間絶縁膜４の上面に形成する。
【００３９】
ここで、レジスト１１には、図１の第一の上層配線５を形成するための溝状開口部５ａと、第一のビアプラグ７を形成するための孔状開口部７ａの二種類のパターニングがされている。
【００４０】
上記のレジスト１１を形成後、当該レジスト１１をマスクとして一回目のエッチング処理を施し、当該エッチング処理後、レジスト１１を除去する。当該工程を経た状態を図５に示す。ここで、図４から図５に示す工程を一回目のフォトリソグラフィ工程と称する。
【００４１】
また、一回目のフォトリソグラフィ工程でのエッチング処理はハーフエッチング処理であり、第一の上層配線５が所望の配線膜厚となるように、第二の層間絶縁膜４の内部でエッチングを止める。このエッチング止めは、所望の深さ（この場合では、第一の上層配線５の配線膜厚で約７００ｎｍ）までエッチングされる時間をエッチングレートから算出し、当該時間経過後、エッチングを止めることにより行われる。
【００４２】
上記一回目のフォトリソグラフィ工程により、膜厚が約１μｍの第二の層間絶縁膜４には、約７００ｎｍの第一の溝状開口部５ｂと、同程度の深さの第一の孔状開口部７ｂとが形成される。
【００４３】
次に、図６に示すように、所定のパターンを有するレジスト（第二のマスク）１２を第二の層間絶縁膜４の上面に形成する。
【００４４】
レジスト１２には、第二の上層配線６を形成するための溝状開口部６ａと、第二のビアプラグ８を形成するための孔状開口部８ａの二種類のパターニングがされている。
【００４５】
このとき、第一の溝状開口部５ｂの一方には、レジスト１２が完全に充填されており、第一の溝状開口部５ｂの他方には、一部レジスト１２が充填されている。
【００４６】
また、溝状開口部６ａの一部は、第一の孔状開口部７ｂと重なるようにレジスト１２にパターニングされており、他の溝状開口部６ａは、第一の孔状開口部７ｂとは重ならないようにレジスト１２にパターニングされている。
【００４７】
上記のレジスト１２を形成後、当該レジスト１２をマスクとして二回目のエッチング処理を施し、その後、レジスト１２を除去する。当該工程を経た状態を図７に示す。ここで、図６から図７に示す工程を二回目のフォトリソグラフィ工程と称する。
【００４８】
上記二回目のフォトリソグラフィ工程のエッチング処理では、第二の上層配線６が所望の配線膜厚となる必要があり、かつ、第一のビアプラグ７および第二のビアプラグ８がそれぞれ下層配線３と接続されるように、一回目のフォトリソグラフィ工程で形成された第一の溝状開口部５ｂのアンダーエッチ部分と第一の孔状開口部７ｂのアンダーエッチ部分がエッチングされ、下層配線３に到達する必要がある。
【００４９】
例えば、第二の上層配線６の配線膜厚を４００ｎｍで設計すると、４００ｎｍまでエッチングされる時間をエッチングレートから算出し、当該時間エッチングした後、二回目のエッチングを止める。そうすると、一回目のエッチング工程でのアンダーエッチ部分３００ｎｍはエッチングされ、第一の孔状開口部７ｂおよび第二の孔状開口部８ｂは下層配線３に到達する（図７）。
【００５０】
次に、第二の層間絶縁膜４に形成された各開口部を充填するように銅等の導電体１３を埋め込む。
【００５１】
導電体１３の埋め込む方法として、例えばスパッタ法により、図示しないメタルバリア層およびシード層の成膜を行い、その後メッキ法により、銅等の導電体１３を当該各開口部に充填する。このとき、各開口部に導電体１３が埋め込まれると同時に、第二の層間絶縁膜４の表面上にも導電体１３が成膜される。当該工程を経た状態を図８に示す。
【００５２】
最後に、例えばＣＭＰ法により、第二の層間絶縁膜４の上面と導電体１３の上面とが面一になるまで導電体１３を研磨し、第二の層間絶縁膜４に形成された各開口部にのみ導電体１３を残す（図１）。
【００５３】
上記一連の工程により、つまり、一回目のフォトリソグラフィ工程（レジスト１１を用いるハーフエッチング処理工程）により、第一の溝状開口部５ｂと第一の孔状開口部７ｂとを同時に形成し、二回目のフォトリソグラフィ工程（レジスト１２を用いるエッチング処理工程）により、前記第一の孔状開口部７ｂに重なるように形成される第二の溝状開口部６ｂと、前記第一の溝状開口部５ｂ内に形成される第二の孔状開口部８ｂとを同時に形成することにより、図１に示したように、異なる配線膜厚の上層配線５，６と下層配線３を有する半導体装置において、配線膜厚の厚薄に依らず、上層配線５，６と下層配線３とを電気的に接続するビアプラグ７，８を備える半導体装置を効率的に製造することができる。
【００５４】
例えば、配線ピッチを詰めて集積度を上げたい部分（配線膜厚が薄く、ビアプラグに対するカバーマージンを小さく設計する必要がある部分）には、第一の孔状開口部７ｂ形成後に第二の溝状開口部６ｂを重ねて形成することにより、第二の上層配線６と第一のビアプラグ７とを形成することができ、また、配線抵抗を下げたい部分（配線膜厚や配線幅が大きく、ビアプラグに対するカバーマージンを大きく設計する必要のある部分）には、第一の溝状開口部５ｂ形成後に第二の孔状開口部８ｂを重ねて形成することにより、第一の上層配線５と第二のビアプラグ８とを形成することができる。
【００５５】
また、図１に示す構造の半導体装置を製造するに際し、第二の従来技術に記載の方法を適用した場合、つまり配線ピッチの詰まっている部分において、溝状開口部を形成した後に孔状開口部を形成する方法を適用した場合には、先に形成された溝状開口部の段差内に、孔状開口部形成のためのレジストをパターニングするため、レジスト膜厚は深くなり、つまりアスペクト比が高くなるので、焦点深度が小さくなり、集積度の高い箇所に対してレジストのファインパターンを形成することは困難であるという問題があった。
【００５６】
しかし、配線ピッチの詰まっている部分において、本発明の上記に示した製造方法（手順）、つまり孔状開口部を形成後、溝状開口部を形成する手順を採用することにより、上記問題は解決される。
【００５７】
また、上記の上層配線として配線幅の異なる配線を採用してもかまわず、これにより、例えば配線抵抗を下げたい上層配線の配線幅を大きく形成することが可能となる。従って、配線膜厚と配線幅とを自由に設計することができ、設計の自由度がさらに増える。ただし、配線形成にＣＭＰ法を用いる場合、配線ディッシング現象のため、配線幅を太くすること（配線抵抗を低くすること）に制限があるが、本発明の手法では、配線膜厚を厚膜化することにより、配線の低抵抗化が図れるため、従来よりも設計の自由度が増す。
【００５８】
なお、本発明の製造方法（手順）を適用するのであれば、上記に示した各部材の寸法や材料はこれに限る必要はない。
【００５９】
また、本発明の説明では、二層分の配線層について説明したが、これに限るものでなく、多層配線構造にも適用できることは言うまでもない。
【００６０】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法は、２以上の異なる配線膜厚を有する上層配線と当該上層配線と下層配線とを電気的に接続する２以上のビアプラグを有しており、膜厚の薄い方の前記上層配線が密に形成されている第一の領域と、膜厚の厚い方の前記上層配線が前記第一の領域の前記上層配線よりも疎に形成されている第二の領域とを有している半導体装置において、（ａ）半導体基板を用意する工程と、（ｂ）所定の形状の前記下層配線を有する第一の層間絶縁膜を、前記半導体基板上に形成する工程と、（ｃ）前記第一の層間絶縁膜を覆うように、第二の層間絶縁膜を形成する工程と、（ｄ）前記第二の層間絶縁膜の上面を貫通し、当該第二の層間絶縁膜の途中の深さまでの、前記第二の領域に存在する第一の溝状開口部および前記第一の領域に存在する第一の孔状開口部を、同時に形成する工程と、（ｅ）前記工程（ｄ）の後、前記第一の溝状開口部に重なる第二の孔状開口部および前記第一の孔状開口部に重なる第二の溝状開口部を、同時に形成する工程と、（ｆ）前記第一および第二の溝状開口部、並びに、前記第一および第二の孔状開口部に導電体を充填することにより、前記上層配線および当該上層配線と前記下層配線とを電気的に接続する前記ビアプラグを形成する工程とを、備えているので、半導体装置の設計に際して、当該半導体装置の動作速度に依存する配線抵抗と配線容量とを考慮したより自由度の高い設計を可能となり、上層配線の配線膜厚の厚薄によらず、異なる膜厚の上層配線と下層配線とを電気的に接続するビアプラグを、より効率的に形成することができる。
【００６１】
本発明の請求項２に記載の半導体装置の製造方法は、前記工程（ｄ）は、（ｄ−１）所定の形状の溝状開口部と孔状開口部とがパターンニングされた第一のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、（ｄ−２）前記第一のマスクをマスクとして所定の深さまで、前記第二の層間絶縁膜をハーフエッチングする工程とを備え、前記工程（ｅ）は、（ｅ−１）前記第一の溝状開口部の一部を被覆することにより形成される所定の形状の孔状開口部と、前記第一の孔状開口部と重なる部分を有して形成されており、前記第一の溝状開口部よりも幅が狭い溝状開口部とがパターニングされた第二のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、（ｅ−２）前記第二のマスクをマスクとして前記第一および第二の孔状開口部が前記下層配線に到達するまで、前記第二の層間絶縁膜をエッチングする工程とを備えているので、上記２回のフォトリソグラフィ工程により、膜厚の異なる上層配線と、下層配線と、当該上層配線と当該下層配線とを電気的に接続するビアプラグとを容易に、かつ、精度良く形成することができる。
【００６２】
本発明の請求項３に記載の半導体装置の製造方法は、前記工程（ｅ−１）において、前記第二のマスクは、前記第一の孔状開口部とは重ならない溝状開口部をさらにパターンニングされているので、下層配線と電気的に接続しない上層配線となる第二の溝状開口部も二回目のフォトリソグラフィ工程で形成でき、さらに自由度の高い半導体装置の形成が可能となる。
【００６３】
本発明の請求項４に記載の半導体装置の製造方法は、前記第一の溝状開口部は複数形成されており、前記工程（ｅ−１）において、第二のマスクは、前記複数の第一の溝状開口部の一部の溝状開口部を完全に被覆するものであるので、一回目のフォトリソグラフィ工程で形成された第一の溝状開口部のうち、下層配線と電気的に接続しない上層配線となる第一の溝状開口部も形成でき、さらに自由度の高い半導体装置の形成が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の構成を示す断面図である。
【図２】本発明の半導体装置の製造工程を示す第一の図である。
【図３】本発明の半導体装置の製造工程を示す第二の図である。
【図４】本発明の半導体装置の製造工程を示す第三の図である。
【図５】本発明の半導体装置の製造工程を示す第四の図である。
【図６】本発明の半導体装置の製造工程を示す第五の図である。
【図７】本発明の半導体装置の製造工程を示す第六の図である。
【図８】本発明の半導体装置の製造工程を示す第七の図である。
【図９】第一の従来技術の半導体装置の構成を示す断面図である。
【図１０】第二の従来技術の半導体装置の構成を示す断面図である。
【符号の説明】
１　半導体基板、２　第一の層間絶縁膜、３　下層配線、４　第二の層間絶縁膜、５　第一の上層配線、５ｂ　第一の溝状開口部、６　第二の上層配線、６ｂ第二の溝状開口部、７　第一のビアプラグ、７ｂ　第一の孔状開口部、８　第二のビアプラグ、８ｂ　第二の孔状開口部、１０　シリコン窒化膜、１１，１２
レジスト、１３　導電体（銅等）。

Claims (4)

1. ２以上の異なる配線膜厚を有する上層配線と当該上層配線と下層配線とを電気的に接続する２以上のビアプラグを有しており、膜厚の薄い方の前記上層配線が密に形成されている第一の領域と、膜厚の厚い方の前記上層配線が前記第一の領域の前記上層配線よりも疎に形成されている第二の領域とを有している半導体装置において、
   （ａ）半導体基板を用意する工程と、
   （ｂ）所定の形状の前記下層配線を有する第一の層間絶縁膜を、前記半導体基板上に形成する工程と、
   （ｃ）前記第一の層間絶縁膜を覆うように、第二の層間絶縁膜を形成する工程と、
   （ｄ）前記第二の層間絶縁膜の上面を貫通し、当該第二の層間絶縁膜の途中の深さまでの、前記第二の領域に存在する第一の溝状開口部および前記第一の領域に存在する第一の孔状開口部を、同時に形成する工程と、
   （ｅ）前記工程（ｄ）の後、前記第一の溝状開口部に重なる第二の孔状開口部および前記第一の孔状開口部に重なる第二の溝状開口部を、同時に形成する工程と、
   （ｆ）前記第一および第二の溝状開口部、並びに、前記第一および第二の孔状開口部に導電体を充填することにより、前記上層配線および当該上層配線と前記下層配線とを電気的に接続する前記ビアプラグを形成する工程とを、
   備えることを特徴とする半導体装置の製造方法。
2. 前記工程（ｄ）は、
   （ｄ−１）所定の形状の溝状開口部と孔状開口部とがパターンニングされた第一のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、
   （ｄ−２）前記第一のマスクをマスクとして所定の深さまで、前記第二の層間絶縁膜をハーフエッチングする工程とを、備え、
   前記工程（ｅ）は、
   （ｅ−１）前記第一の溝状開口部の一部を被覆することにより形成される所定の形状の孔状開口部と、前記第一の孔状開口部と重なる部分を有して形成されており、前記第一の溝状開口部よりも幅が狭い溝状開口部とがパターニングされた第二のマスクを、前記第二の層間絶縁膜の表面上に形成する工程と、
   （ｅ−２）前記第二のマスクをマスクとして前記第一および第二の孔状開口部が前記下層配線に到達するまで、前記第二の層間絶縁膜をエッチングする工程とを、備えている、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記工程（ｅ−１）において、前記第二のマスクは、前記第一の孔状開口部とは重ならない溝状開口部をさらにパターンニングされている、ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第一の溝状開口部は複数形成されており、
   前記工程（ｅ−１）において、第二のマスクは、前記複数の第一の溝状開口部の一部の溝状開口部を完全に被覆する、
   ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。

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