JP2002540544A - メモリセルと参照セルとを有する集積メモリとその作動方法 - Google Patents

Abstract

(57)【要約】 本発明の集積メモリは、２つの第１スイッチング素子（Ｓ１）を有し、該第１スイッチング素子（Ｓ１）は、それぞれ第１のビット線対のビット線（ＢＬ０、ｂＢＬ０）を第２のビット線対のビット線（ＢＬ１、ｂＢＬ１）に接続させる。またこの集積メモリは、２つの第２スイッチング素子（Ｓ２）を有し、該第２スイッチング素子（Ｓ２）は、それぞれ一方のビット線対（ＢＬ０、ｂＢＬ０）の参照セル（ＲＣ′）のうちの１つを、他方のビット線対のビット線（ＢＬ１、ｂＢＬ１）に接続させる。この他方のビット線対のビット線（ＢＬ１、ｂＢＬ１）は、相応する第１のスイッチング素子（Ｓ１）を介さずにこの参照セル（ＲＣ′）に配属するビット線に接続されている。

Description

【発明の詳細な説明】

【０００１】 本発明は、メモリセルと参照セルとを有する集積メモリと、そのようなメモリ
の作動方法に関する。

【０００２】 このようなメモリは、例えば米国特許第５，５７２，４５９号や第５，８４４
，８３２号に記載されている。これらに記載されたメモリはＦＲＡＭ型である。
これはＤＲＡＭ（Dynamic Random Access Memory）と同様に構成されているが、
そのメモリキャパシタは強誘電体を有している、強誘電体メモリである。ビット
線対にはそれぞれ、差動センスアンプが配属されている。読み出しアクセスは、
２つのビット線対の各メモリセルに対し同時に行われる。各ビット線対のそれぞ
れ他方のビット線には参照電位が生成され、これはメモリの２つの給電電位の間
にある。各センスアンプは、その端子に印加される差分信号を増幅し、それによ
りこれらのメモリセルから読み出されるデータを増幅する。

【０００３】 参照電位の生成は、以下のようにして行われる。まず各ビット線対の、ちょう
ど読み出されるべきメモリセルに接続されていないビット線で、参照セルの内容
が読み出される。この時、一方のビット線対の参照セルには高い論理レベルが、
他方のビット線対の参照セルには低い論理レベルが記憶される。次に、これらの
参照セルの内容が読み出された両ビット線が短絡される。このようにしてこの両
ビット線に参照電位が生じる。この参照電位の大体の平均値は、先に両ビット線
に生じた電位に相当する。

【０００４】 つまりこの参照電位を生成するためには、この両参照セルに前もってそれぞれ
異なる電位が記憶されていることが重要である。このため上記の２つの米国特許
においては、異なる電位を参照セルに書き込むための特殊な装置が設けられてい
る。

【０００５】 本発明の課題は、上述の形式の集積メモリにおいて、既存の構成要素を利用し
て２つのビット線対の参照セル中に２つの異なる電位を生成することである。

【０００６】 この課題は、請求項１記載の集積メモリによって解決される。請求項５は、こ
のようなメモリの有利な作動方法に関する。

【０００７】 本発明によるメモリは、ワード線と、少なくとも４本の参照ワード線と、２つ
のビット線対とを有する。さらにこのメモリは、各ワード線と各ビット線対のそ
れぞれのビット線との交点に配置されるメモリセルを有している。さらにこのメ
モリは、各参照ワード線とビット線のうちの１本との交点に配置される参照セル
を有している。２つの差動センスアンプは、それぞれのビット線対に接続されて
いる。このメモリは２つの第１スイッチング素子を有し、これはそれぞれ、ビッ
ト線対のうちの１つの参照セルのうちの１つを、もう一方の対のビット線に接続
させる。このもう一方の対のビット線は、相応する第１スイッチング素子を介さ
ずに、この参照セルに配属されたビット線に接続されている。

【０００８】 この時、センスアンプによる差分信号の評価に必要な参照電位を、米国特許第
５，５７２，４５９号や第５，８４４，８３２号に基づく上記の方法で生成する
ために、これらの第１スイッチング素子は、それに接続されているビット線の短
絡に用いられる。第２スイッチング素子は、これらのセンスアンプにより行われ
た評価、若しくは、これらのセンスアンプに印加される差分信号の増幅に応じて
、適切な電位を参照セルに再書き込みするために用いられる。これらの第２スイ
ッチング素子により、いずれにせよ存在するセンスアンプを用いた再書き込みが
可能となる。

【０００９】 従って本発明には、読み出しの際に内容が破壊されるため読み出し後に再構成
されなくてはならない参照セルを有する集積メモリへの使用に適するという利点
がある。このようなメモリには、例えばＤＲＡＭやＦＲＡＭなどがある。これら
の第２スイッチング素子を用いれば、この再書き込みの際に、先に読み出された
両参照セルを同一のセンスアンプに接続させることができる。作動している各セ
ンスアンプはその端子において相補的な電位を形成するので、これにより、確実
に両参照セルに相補的な電位が書き込まれる。

【００１０】 これらの第２スイッチング素子なしで、センスアンプにより電位を参照セルに
再書き込みすると、これらの電位は先にセンスアンプから読み出された、通常の
メモリセルのデータに左右されてしまう。従って、そうなると共通の短絡素子が
第１スイッチング素子の形で設けられている両参照セルに、同じような電位が書
き込まれてしまう可能性がある。しかし先に説明したように、所望の参照電位を
形成するために、これらの両参照セルには異なる電位が書き込まれなくてはなら
ないため、これは認められない。

【００１１】 これらの第２スイッチング素子の存在に基づき情報を参照セルに書き込むため
にこれらのセンスアンプを使用することにより、２つの異なる電位（論理値「１
」と論理値「０」）が、相応する書き込まれるべきデータが通常のメモリセルに
供給されるのと同じ方法で参照セルに供給される。どちらの場合も書き込むべき
情報はセンスアンプから送出されるので、上に述べた参照電位の生成は、通常の
メモリセルへの書き込み過程に適合するように行われる。

【００１２】 本発明の作動方法によれば、読み出しアクセスの際に、同時に、各ビット線対
の通常の各メモリセルの読み出しを行う。次に、第２スイッチング素子のうちの
１つを介して、先に読み出された両参照セルを、同じセンスアンプに接続する。
その後、このセンスアンプによって増幅された差分信号を、読み出されたメモリ
セルのうちの１つに、またこのセンスアンプに接続され読み出された両参照セル
に同時に再書き込みし、他方のセンスアンプにより増幅された参照信号を、他の
読み出されたメモリセルに再書き込みする。これらのメモリセルと参照セルへの
再書き込みは、その同時性に基づきかなり迅速に行われるという利点を有する。

【００１３】 以下、本発明の実施例を示す図面に基づき、本発明を詳細に説明する。 図１は、本発明による集積メモリの第１実施例を示す。 図２は、第２実施例を示す。 図３は、図１及び図２に示されたメモリのメモリセル若しくは参照セルの実施例
を示す。

【００１４】 図１は、本発明によるＦＲＡＭ型集積メモリを示す。このメモリは、ビット線
ＢＬｉ、ｂＢｌｉと、ワード線ＷＬｉと、参照ワード線ＲＷＬｉを有している。
さらにこのメモリは、ビット線とワード線ＷＬｉとの交点に配置されているメモ
リセルＭＣを有している。またこのメモリは、ビット線と参照ワード線ＲＷＬｉ
との交点に配置されている参照セルＲＣも有している。このメモリの数多くのビ
ット線ＢＬｉ、ｂＢＬｉのうち、図１においては２つのビット線対のみを示して
いる。各ビット線対にはセンスアンプＳＡｉが配属されており、このセンスアン
プＳＡｉは、各ビット線対に印加される差分信号の増幅に用いられると共に、こ
の増幅された差分信号をさらにデータ線ＬＤＱｉ、ｂＬＤＱｉに送出する。各ビ
ット線はトランジスタＴ１を介して固定電位におかれている。この固定電位は、
メモリセルに対し行われる読み出しアクセスの際の、ビット線のプリチャージに
用いられる。トランジスタＴ１の制御端子は、プリチャージ線ＰＲＥに接続され
ている。

【００１５】 図１及び図２には、メモリセルＭＣと参照セルＲＣのうちの２つとが、シンボ
リックに円で示唆されており、他方の２つの参照セルＲＣ′が、図面に完全に示
されている。シンボリックにのみ記載したこれらのメモリセルＭＣと参照セルＲ
Ｃは、それぞれ図３に示す構成を有している。これは１トランジスタ・１キャパ
シタ型のメモリセルであり、それぞれ選択トランジスタＴと、強誘電体を有する
メモリキャパシタＣを有している。この選択トランジスタＴは、メモリキャパシ
タＣの電極をビット線ＢＬｉのうちの１本と接続させる。一方、選択トランジス
タＴの制御端子は、ワード線ＷＬｉ若しくは参照ワード線ＲＷＬｉのうちの１本
と接続されている。このメモリキャパシタの第２の電極は、プレート電位Ｖ_Ｐに
おかれている。

【００１６】 図１上部に明示したこの両参照セルＲＣ′は、メモリセルＭＣやその他の参照
セルＲＣと同様に構成されている。つまりこれらは、図３に基づいて先に説明し
たものと同様に、選択トランジスタＴとメモリキャパシタＣを有している。しか
しこれらの参照セルＲＣ′は他のセルＭＣ、ＲＣと異なり、各選択トランジスタ
Ｔに接続されたメモリキャパシタＣの電極が、それぞれ第２スイッチング素子Ｓ
２を介し、それぞれ異なるビット線対のビット線のうちの１つと接続されている
。

【００１７】 図１の左側にある第２スイッチング素子Ｓ２の制御端子は第１の制御線１０と
、また、右側にある第２スイッチング素子Ｓ２の制御素子は第２の制御線１１と
接続されている。

【００１８】 図１に示したメモリはさらに、２つの第１スイッチング素子Ｓ１を有しており
、これを介して両ビット線対のビット線が各々互いに接続されている。以下にさ
らに説明するように、これらの第１スイッチング素子Ｓ１は、これに接続された
参照電位生成用のビット線の短絡のために用いられる。

【００１９】 図１の左側にある第１スイッチング素子Ｓ１は、その制御端子において第１の
短絡線ＳＨＴに接続されており、右側にある第１スイッチング素子Ｓ１は、第２
の短絡線ｂＳＨＴに接続されている。

【００２０】 図１においては、左から右へ数えて１番目のビット線ＢＬ０が３番目のビット
線ＢＬ１に、２番目のビット線ｂＢＬ０が４番目のビット線ｂＢＬ１に、各々の
第１スイッチング素子Ｓ１を介して接続されている。この第１のビット線ＢＬ０
に配属する参照セルＲＣ′は、その第２スイッチング素子Ｓ２を介して第４のビ
ット線ｂＢＬ１に接続されている。この第４のビット線ｂＢＬ１に選択トランジ
スタＴを介して接続された参照セルＲＣ′は、その第２スイッチング素子Ｓ２を
介して第１のビット線ＢＬ０に接続されている。

【００２１】 つまりこれらの第２スイッチング素子Ｓ２はそれぞれ、これに配属する参照セ
ルＲＣ′を、それぞれ異なるビット線対のビット線と接続させる。このビット線
には、この参照セルＲＣ′に配属するビット線が、同時にではなく、第１スイッ
チング素子Ｓ１の１つを介しても接続されている。

【００２２】 この第１及び第２スイッチング素子Ｓ１、Ｓ２とトランジスタＴ１と選択トラ
ンジスタＴは、これらの実施例においてはｎチャネルトランジスタである。

【００２３】 ここで説明した実施例では、ビット線対が、第２スイッチング素子Ｓ２の特に
簡単な配置構成を可能にする「折り返し形ビット線コンセプト」に従って配置さ
れているが、これらのビット線対を「開放形ビット線コンセプト」に従って配置
する実施例も可能である。

【００２４】 次に、図１に示したメモリに対する読み出しアクセスについて説明する。まず
、プリチャージ線ＰＲＥがトランジスタＴ１を短時間導通させることにより、４
本のビット線が固定電位にプリチャージされる。次に、（図示しない）ワード線
デコーダを介してワード線ＷＬｉのうちの１つを高レベルに、残りのワード線を
低レベルのままにする。例えば、ワード線ＷＬ０を作動させる。これにより、こ
のワード線ＷＬ０に接続された両メモリセルＭＣの選択トランジスタＴが開き、
これに属するメモリキャパシタＣを各ビット線ＢＬ０、ＢＬ１に接続、導通させ
る。同時に、第２の参照ワード線ＲＷＬ２と第４の参照ワード線ＲＷＬ４を介し
てそれぞれ、他の両ビット線ｂＢＬ０、ｂＢＬ１に接続されている参照セルＲＣ
、ＲＣ′が選択される。これによりこれらの両参照セルから、この中に記憶され
た情報が両ビット線ｂＢＬ０、ｂＢＬ１へ読み出される。この時、この読み出さ
れるべき両参照セルには、互いに逆の論理状態（論理値「０」と論理値「１」）
が記憶されていることが前提である。これらの情報がこれらの参照セルに、メモ
リの初期化の際か、既に以前メモリセルＭＣに対して行われた読み出しアクセス
の最後に、後に詳述する方法でセンスアンプＳＡｉを介して書き込まれている。

【００２５】 この読み出されるべき参照セルＲＣ、ＲＣ′に接続された、読み出し後に異な
る電位を有する両ビット線ｂＢＬｉは、これらの間に配置された第１スイッチン
グ素子Ｓ１を介して、第２短絡線ｂＳＨＴが一時的に高レベルになることにより
短絡する。第１の短絡線ＳＨＴは、ビット線ＢＬ０及びＢＬ１に接続されている
メモリセルＭＣへのアクセスの際、継続して低レベルを維持する。右側の第１ス
イッチング素子Ｓ１を介して短絡された両ビット線ｂＢＬｉは、電荷平衡により
、これらのビット線が先に有していた両電位の算術平均値にほぼ相当する電位に
なる。この平均値は、センスアンプの適正な動作に必要な参照電位である。そし
てこの第１スイッチング素子Ｓ１は、第２短絡線ｂＳＴＨを介して再び遮断され
る。次に両センスアンプＳＡｉが作動される。この両センスアンプＳＡｉは、そ
の後これらに接続されたビット線対に存在する差分信号を増幅し、さらにデータ
線ＬＤＱｉ、ｂＬＤＱｉに送出する。この時これらのセンスアンプの作動前に、
このセンスアンプのそれぞれの入力側に、先に生成された参照電位が印加される
。これらのセンスアンプＳＡｉは、この印加した差分信号を完全な供給レベルに
まで増幅する。

【００２６】 ＦＲＡＭは、メモリセルの内容が読み出しアクセスの際に破壊されるメモリで
あるため、メモリセルＭＣから読み出された情報はそこに再書き込みされなくて
はならない。その上、参照セルＲＣ、ＲＣ′から読み出された情報も再構成しな
くてはならない。このため、ワード線ＷＬ０に接続されている両メモリセルＭＣ
に対する読み出しアクセスの最後に、第２参照ワード線ＲＷＬ２を高電位にし、
一方第４の参照ワード線ＲＷＬ４は低電位にする。それと同時に、第２の制御線
１１は高電位にする（第１参照ワード線ＲＷＬ１、第３の参照ワード線ＲＷＬ３
、第１の制御線１０は、この読み出しアクセスの際に低レベルを維持する）。こ
のようにして図１右側に示された参照セルＲＣ′は第４のビット線ｂＢＬ１から
電気的に分離され、第１のビット線ＢＬ０に電気的に接続される。

【００２７】 ワード線ＷＬ０もまだ高レベルを有しているため、第１のセンスアンプＳＡ０
の左側の端子は、ちょうど読み出されたメモリセルＭＣと右側の参照セルＲＣ′
に同時に電気的に接続されている。センスアンプＳＡ０の右側の端子は、第２参
照ワード線ＲＷＬ２と接続されている参照セルＲＣに、電気的に導通するように
接続されている。第２のセンスアンプＳＡ１の左側の端子は、もう１つのちょう
ど読み出されたメモリセルＭＣに電気的に導通するように接続されている。一方
、第２のセンスアンプＳＡ１の右側の端子は、メモリセルＭＣや参照セルＲＣ、
ＲＣ′のどちらにも、電気的に導通するように接続されていない。このようにし
て、ちょうどメモリセルＭＣから読み出されセンスアンプＳＡｉにより増幅され
た情報若しくは差分信号が、この読み出しアクセス中に読み出された両メモリセ
ルＭＣと読み出された両参照セルＲＣ、ＲＣ′へ、同時に再書き込みされる。こ
の時第１のセンスアンプＳＡ０は、同時に３つのセル、即ち、第１のビット線Ｂ
Ｌ０の左側のメモリセルＭＣと、参照ワード線ＲＷＬ２とＲＷＬ４が配属してい
る両参照セルＲＣ、ＲＣ′へ情報を書き込む。この第２のセンスアンプＳＡ１は
、第３のビット線ＢＬ１に接続された、先に読み出されたメモリセルＭＣにのみ
、ここから読み出され増幅された情報を再書き込みする。

【００２８】 上記の方法により確実に、読み出しアクセス終了後に共通の第１のスイッチン
グ素子Ｓ１を介して接続された参照セルＲＣ、ＲＣ′に、常に互いに逆の電位が
記憶されている。このようにして、次の新たな読み出しアクセスにおいて参照電
位の生成を再び上述の方法により行うことができる。

【００２９】 図１の左側に示した第１スイッチング素子Ｓ１と第１の制御線１０と、これに
接続された第２スイッチング素子Ｓ２は、同等の方法により参照電位の生成と、
他の両参照セルＲＣ、ＲＣ′への情報の再書き込みに用いられる。この両参照セ
ルＲＣ、ＲＣ′には、第２のビット線ｂＢＬ０と第４のビット線ｂＢＬ１とに接
続されているメモリセルＭＣが読み出されるならば、第１の参照ワード線ＲＷＬ
１と第３の参照ワード線ＲＷＬ３が配属される。

【００３０】 図１とは相違して、この第１スイッチング素子Ｓ１は、ビット線ＢＬｉ、ｂＢ
ＬｉのセンスアンプＳＡｉの方の端部ではなく、参照セルＲＣ、ＲＣ′も配置さ
れているその対向する端部に配置することもできる。特にこれらの第１のスイッ
チング素子Ｓ１は、図１に示すように直接相応するビット線の間に配置する代わ
りに、相応するビット線に接続された参照セルＲＣ、ＲＣ′の、各選択トランジ
スタＴに接続されたメモリキャパシタＣの電極を互いに接続させることもできる
。

【００３１】 図２は図１に示した実施例の変形例を示す。この図はその構成と機能において
図１とほとんど一致しているので、以下図２と図１との相違点のみ説明する。こ
れらの相違は主に、この２つの第２スイッチング素子Ｓ２が、その制御端子が共
通の制御線１２に接続されているため、同時に導通するか遮断することしかでき
ないという点にある。

【００３２】 図２に示されたメモリにおける読み出しアクセスの第１の部分は、図１におけ
る場合と同様に実施される。相違は、読み出しアクセスの第２の部分、即ち参照
セルへの情報の再書き込みの際にのみ生じる。即ち図２のメモリにおいては、先
にどのメモリセルＭＣにアクセスされているかということに関係なく、同時に４
つ全ての参照セルＲＣ、ＲＣ′への情報の再書き込みが行われる。これに対し、
この再書き込みの間、各ワード線ＷＬｉの隣で常に同時に第２参照ワード線ＲＷ
Ｌ２と第３参照ワード線ＲＷＬ３と制御線１２が高レベルにあり、一方、第１参
照ワード線ＲＷＬ１と、第４の参照ワード線ＲＷＬ４は低レベルを有している。
これにより第１のセンスアンプＳＡ０の両端子が、第４の参照ワード線ＲＷＬ４
に配属された参照セルＲＣ′と第２参照ワード線ＲＷＬ２に配属された参照セル
ＲＣに接続され、第２のセンスアンプＳＡ１の端子は第３参照ワード線ＲＷＬ３
に配属された参照セルＲＣと、第１の参照ワード線ＲＷＬ１に配属された参照セ
ルＲＣ′とに接続されている。

【００３３】 このようにして、各センスアンプにより増幅された情報が、ちょうど読み出さ
れたメモリセルＭＣと、参照セルＲＣ、ＲＣ′のそれぞれの対に同時に書き込ま
れる。この時、これらのそれぞれの参照セル対の両セルに、それぞれ相補的な情
報若しくはレベルが書き込まれる。このようにして読み出しアクセスの最後に、
ビット線が第１スイッチング素子Ｓ１のうちの１つを介して互いに接続されてい
る参照セルＲＣ、ＲＣ′に、相補的なレベルが記憶される。

【００３４】 図２に示された実施例は、図１の実施例に対し、２つの制御線１０、１１の代
わりにただ１つの制御線１２しか必要とせず、参照セルＲＣ、ＲＣ′への再書き
込みが、それぞれ読み出されるべき位置に関係なく、常に同様の方法で行われる
という利点を有する。このため再書き込みの際には、本来の読み出しには４つ全
ての参照セルのうちの各２つだけが必要であるにも関わらず、４つ全ての参照セ
ルへのアクセスが行われなくてはならない。

【図面の簡単な説明】

【図１】 図１は、本発明による集積メモリの第１実施例を示す。

【図２】 図２は、本発明による集積メモリの第２実施例を示す。

【図３】 図３は、図１及び図２に示されたメモリのメモリセル若しくは参照セルの実施
例を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハインツ ヘーニヒシュミット アメリカ合衆国 ニューヨーク イースト フィッシュキル ジェファソン ブルー ヴァード 819 (72)発明者 ゾルタン マンヨーキ カナダ国 オンタリオ カナタ タングエ イ コート 308 (72)発明者 トーマス レーア ドイツ連邦共和国 アッシュハイム ガウ スリング ８

Claims (5)

【特許請求の範囲】
1. 【請求項１】 集積メモリにおいて、 ワード線（ＷＬｉ）と、４本の参照ワード線（ＲＷＬｉ）と、２つのビット線
   対（ＢＬｉ、ｂＢＬｉ）と、 各ワード線（ＷＬｉ）と各対のそれぞれ１つのビット線（ＢＬｉ、ｂＢＬｉ）
   との交点に配置されているメモリセル（ＭＣ）と、 各参照ワード線（ＲＷＬｉ）とビット線（ＢＬｉ、ｂＢＬｉ）のうちの１つと
   の交点に配置されている参照セル（ＲＣ、ＲＣ′）と、 ビット線対の各１つと接続されている、２つの差動センスアンプ（ＳＡｉ）と
   、 それぞれ第１の対のビット線（ＢＬ０、ｂＢＬ０）を第２の対のビット線（Ｂ
   Ｌ１、ｂＢＬ１）と接続させる、２つの第１スイッチング素子（Ｓ１）と、 ２つの第２スイッチング素子（Ｓ２）とを有し、該第２スイッチング素子（Ｓ
   ２）はそれぞれ１つのビット線対（ＢＬ０、ｂＢＬ０）の参照セル（ＲＣ′）の
   うちの１つを、もう１つの対の、相応する第１スイッチング素子（Ｓ１）を介さ
   ずにこの参照セル（ＲＣ′）に配属されているビット線に接続されているビット
   線（ＢＬ１、ｂＢＬ１）とを接続させることを特徴とする、集積メモリ。
2. 【請求項２】 集積メモリの参照セル（ＲＣ、ＲＣ′）が選択スイッチング
   素子（Ｔ）を有し、該選択スイッチング素子（Ｔ）の制御端子は相応する参照ワ
   ード線（ＲＷＬｉ）に、該選択スイッチング素子（Ｔ）の制御可能な区間の第１
   の端子は、相応するビット線（ＢＬｉ、ｂＢＬｉ）に接続されており、 第２のスイッチング素子（Ｓ２）を介して他方の対のビット線と接続されてい
   る両参照セル（ＲＣ′）において、該参照セル（ＲＣ′）の選択スイッチング素
   子（Ｔ）の制御可能な区間の第２の端子が、相応する第２のスイッチング素子（
   Ｓ２）に接続されている、請求項１記載の集積メモリ。
3. 【請求項３】 集積メモリの第２スイッチング素子（Ｓ２）が、それぞれ異
   なる制御線（１０、１１）と接続されている制御端子を有している、請求項１記
   載の集積メモリ。
4. 【請求項４】 集積メモリの第２スイッチング素子（Ｓ２）が、共通の制御
   線（１２）に接続されている制御端子を有している、請求項１記載の集積メモリ
   。
5. 【請求項５】 それぞれ１つの差動センスアンプ（ＳＡｉ）に接続されてい
   る２つのビット線対（ＢＬｉ、ｂＢＬｉ）と、メモリセル（ＭＣ）と、参照セル
   （ＲＣ、ＲＣ′）とを有している集積メモリの作動方法において、 各対のビット線（ＢＬ０、ＢＬ１）のうちの１つに対し参照セル（ＲＣ、ＲＣ
   ′）のうちの各１つを読み出すステップと、 これらの両ビット線（ＢＬ０、ＢＬ１）を短絡させるステップと、 他の両ビット線（ｂＢＬ０、ｂＢＬ１）に対し各１つのメモリセル（ＭＣ）を
   読み出すステップと、 センスアンプ（ＳＡｉ）により、ビット線に生じる差分信号を増幅するステッ
   プと、 読み出された両参照セル（ＲＣ′）の一方を、そのビット線に接続されたセン
   スアンプ（ＳＡｉ）から切り離し、 この切り離された参照セル（ＲＣ′）を、他の対の、先にこの参照セルに配属
   されたビット線とは短絡しなかったビット線と接続させるステップと、 一方のセンスアンプ（ＳＡｉ）により増幅された差分信号を、読み出されたメ
   モリセル（ＭＣ）の一方と、読み出された両参照セル（ＲＣ）へ、及び、他方の
   センスアンプ（ＳＡｉ）により増幅された差分信号を、他の読み出されたメモリ
   セルへ同時に再書き込みするステップ を有することを特徴とする、集積メモリの作動方法。