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JP2000339973A - 強誘電体メモリおよび半導体メモリ - Google Patents

強誘電体メモリおよび半導体メモリ

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Publication number
JP2000339973A
JP2000339973A JP11155131A JP15513199A JP2000339973A JP 2000339973 A JP2000339973 A JP 2000339973A JP 11155131 A JP11155131 A JP 11155131A JP 15513199 A JP15513199 A JP 15513199A JP 2000339973 A JP2000339973 A JP 2000339973A
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potential
bit line
sense amplifier
cell
data
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JP11155131A
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JP4421009B2 (ja
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Takashi Ogiwara
隆 荻原
Daizaburo Takashima
大三郎 高島
Sumio Tanaka
寿実夫 田中
Yukito Owaki
幸人 大脇
Yoshiaki Takeuchi
義昭 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to EP04019171A priority patent/EP1475804A3/en
Priority to EP00111057A priority patent/EP1058268B1/en
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Priority to US10/372,886 priority patent/US6671200B2/en
Priority to US10/743,906 priority patent/US7057917B2/en
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】チェインＦＲＡＭにおいて読み出し／書き込み
動作を行う時にメモリセルの蓄積分極量の減少、ディス
ターブの発生を抑制する。 【解決手段】強誘電体セルＭ0 〜Ｍ7 を複数個直列に接
続したセルユニットと、セルユニットの一端に接続され
たプレート線ＰＬ<0> と、セルユニットの他端に選択ト
ランジスタＱＢ0 を介して接続されたビット線ＢＬと、
このビット線と相補的なビット線ＢＢＬの電位を比較増
幅するセンスアンプＳＡと、選択トランジスタとセンス
アンプとの間に挿入されたトランジスタＱＳとを具備
し、プレート線電位が上昇した状態でセンス増幅が行わ
れている時のトランジスタＱＳのゲート電位の最小値Ｖ
PP1 は、プレート線電位が下降した状態でセンス増幅が
行われている時のトランジスタＱＳのゲート電位の最大
値ＶPP2 よりも小さい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特に低昇圧電位を有する従来型メモリセルを有する
ＦＲＡＭ、チェインＦＲＡＭ、同じく低昇圧電位を有し
ネガティブワード線方式あるいはブーステッド・センス
・グラウンド方式を採用したＤＲＡＭおよび従来型メモ
リセルを有するＦＲＡＭおよびチェインＦＲＡＭに関す
るものであり、メモリ集積回路、ロジック混載メモリ集
積回路などに適用される。
【０００２】
【従来の技術】強誘電体は、印加電界と電気分極量との
関係がヒステリシス特性を有し、強誘電体膜の両端間の
印加電圧を零に戻しても分極が残る。即ち、強誘電体
は、電界が印加された時に一旦発生した電気分極は上記
電界が印加されなくなっても残留し、上記電界とは反対
方向の向きにある程度以上の強さの電界が印加された時
に分極の向きが反転する特性を有している。
【０００３】このような強誘電体の不揮発性特性に着目
して、強誘電体薄膜の分極の方向として情報を蓄積する
メモリセルのアレイを有するＦＲＡＭが開発されてい
る。
【０００４】ＦＲＡＭセルの構造としては、情報記憶用
キャパシタの電極間絶縁膜に強誘電体膜を用いる構造
と、スイッチ用のＭＯＳトランジスタのゲート絶縁膜に
強誘電体膜を用いる構造との２種類に大別される。
【０００５】前者のＦＲＡＭセルの構造は、ＤＲＡＭセ
ルのキャパシタを強誘電体キャパシタに置き換えた構成
で実現されており、トランスファゲート用のＭＯＳトラ
ンジスタを介して強誘電体キャパシタから分極反転ある
いは非反転の際の電荷が取り出され（データ破壊読み出
し）、データ読み出し後に再書込みが行われる。
【０００６】ここで、前者のＦＲＡＭセルの基本的な構
成、特性、書き込み／読み出し原理について説明してお
く。
【０００７】上記ＦＲＡＭセルには、図２５（ａ）に示
す等価回路のように１Ｔ１Ｃ型のものと、例えば図２７
（ａ）に示す等価回路のように１Ｔ１Ｃ型のセル２組に
より構成される２Ｔ２Ｃ型のものがある。
【０００８】図２５（ａ）に示す１Ｔ１Ｃ型のセルは、
１つのトランスファゲート用の１つのＭＯＳトランジス
タＱと情報記憶用の１つの強誘電体キャパシタＣが直列
に接続されてなり、上記ＭＯＳトランジスタＱのゲート
にワード線ＷＬが接続され、上記ＭＯＳトランジスタＱ
の一端（ドレイン）にビット線ＢＬが接続され、上記キ
ャパシタＣの一端（プレート）にプレート線ＰＬが接続
される。
【０００９】図２５（ｂ）は、図２５（ａ）に示した１
Ｔ１Ｃ型のＦＲＡＭセルの"0" 読み、"1" 読み動作を説
明するために、強誘電体キャパシタの電極対間に挟まれ
た強誘電体薄膜の印加電圧（プレート線電圧ＶＰＬとビ
ット線電圧ＶＢＬとの電位差）と分極量Ｐ（Ｃ／ｍ）と
の関係（ヒステリシス特性）を示す特性図であり、図
中、a 、b 点は残留分極量を示す。
【００１０】図２５（ｂ）に示すヒステリシス特性から
分かるように、セルの強誘電体キャパシタの強誘電体薄
膜に電界を印加しない状態、即ち、キャパシタ電極対間
の印加電圧Ｖ＝０（Ｖ）の状態での強誘電体薄膜の残留
分極Ｐｒがａ点に位置するかｂ点に位置するかによっ
て、セルに二値データを記憶することができる。
【００１１】次に、１Ｔ１Ｃ型のＦＲＡＭセルに対する
読み出し／書き込み動作の原理について、図２５（ｂ）
に示すヒステリシス特性を参照しながら説明する。
【００１２】まず、プリチャージサイクルにおいてビッ
ト線電圧ＶＢＬを接地電位にイコライズする。次に、ビ
ット線のイコライズを解除し、ワード線ＷＬを選択して
トランジスタＱをオンにした後、プレート線電圧ＶＰＬ
を接地電位から電源電圧に上昇させることによりキャパ
シタＣの電荷をビット線に読み出し、これにより生じる
ビット線電位の変化をレファレンス用のセルから発生さ
れる参照電圧とセンスアンプ（図示せず）で比較増幅す
る。
【００１３】この時、"0" 読みの場合には、キャパシタ
Ｃの分極は反転しないので、ビット線に読み出される電
荷量は少なく、センスアンプによる比較増幅の結果、ビ
ット線（キャパシタＣのストレージノード側）は接地電
位になる。これにより、キャパシタＣの分極点はヒステ
リシス曲線のa 点からc 点へ移動する。
【００１４】これに対して、"1" 読みの場合には、キャ
パシタＣの分極反転を伴い、前記プレート線電圧ＶＰＬ
として電源電圧を印加した時にビット線に読み出される
電荷量が"0" 読みの場合に比べて多く、センスアンプに
よる比較増幅の結果、ビット線（キャパシタＣのストレ
ージノード側）が電源電圧と同電位になる。これによ
り、キャパシタＣの分極点はヒステリシス曲線のb 点か
らc 点に移った後、a 点に移動する。
【００１５】次に、センスアンプにラッチされているデ
ータをデータ線（図示せず）に送り出した後、プレート
線電圧ＶＰＬを接地電位へ落とすことにより、"0" 読み
の場合の分極点はa 点に戻り、"1" 読みの場合の分極点
はd 点に移る。
【００１６】この後、トランジスタＱをオフにした
時、"1" 読みの場合の分極点はd 点からb 点へ移り、セ
ルキャパシタＣへの再書き込みが終了する。
【００１７】以上は、読み出しおよび再書き込みを説明
したが、データの書き換えを行いたい時は、上記プレー
ト電圧ＶＰＬとして電源電圧が加えられている時に、"
1" を書き込みたい時はビット線に電源電圧と同電位、"
0" を書き込みたい時はビット線に接地電位を入出力線
（図示せず）を通じて加えればよい。
【００１８】図２６（ａ）に示す２Ｔ２Ｃ型のセルは、
第１のセルのトランジスタＱ１の一端に第１のビット線
ＢＬが接続され、第２のセルのトランジスタＱ２の一端
に前記ビット線ＢＬと対をなす第２のビット線／ＢＬが
接続される。そし、各トランジスタＱ１、Ｑ２のゲート
に共通にワード線ＷＬが接続され、各キャパシタＣ１、
Ｃ２のプレート電極に共通にプレート線ＰＬが接続され
る。上記２本のビット線ＢＬ、／ＢＬには、ビット線電
位センス増幅用のセンスアンプ（図示せず）、イコライ
ズ回路（図示せず）などが接続されている。
【００１９】次に、２Ｔ２Ｃ構成の強誘電体メモリセル
のデータ書き込み動作の原理およびデータ読み出し動作
の原理について説明する。
【００２０】図２６（ａ）乃至（ｄ）は書き込み動作時
における強誘電体キャパシタの印加電圧、電気分極の状
態を示しており、図２７（ａ）乃至（ｃ）は読み出し動
作時における強誘電体キャパシタの印加電圧、電気分極
の状態を示している。
【００２１】また、図２８は上記データの書き込み動作
時および読み出し動作時におけるプレート線の印加電圧
を示している。上記強誘電体メモリセルに対するデータ
の読み出し、書き込みに際して、選択されたメモリセル
のプレート線ＰＬの電位を例えば０Ｖ→３Ｖ→０Ｖと変
化させることにより、分極の向きを制御する。
【００２２】（Ａ）データの書き込み動作に際しては、
初期状態では、プレート線ＰＬを０Ｖに設定し、ビット
線対ＢＬ、／ＢＬをそれぞれ０Ｖにイコライズしてお
く。ここで、２個のキャパシタＣ１、Ｃ２には例えば図
２６（ａ）に示すように互いに逆向きの分極データが書
き込まれている場合を想定する。
【００２３】まず、動作の開始に当たりビット線のイコ
ライズを解除する。続いて図２６（ｂ）に示すように、
ワード線ＷＬに例えば４．５Ｖを印加して２個のトラン
ジスタＱ１、Ｑ２をオン状態にし、次に、プレート線Ｐ
Ｌに例えば３Ｖを印加して、２個のキャパシタＣ１、Ｃ
２からビット線対ＢＬ、／ＢＬに電荷を読み出す。この
時、第１のキャパシタＣ１の両端間に電位差が生じてそ
の分極の向きが反転するが、第２のキャパシタＣ２の分
極の向きは反転しない。
【００２４】次に、図２６（ｃ）に示すように、ビット
線対ＢＬ、／ＢＬのうちの一方（例えば／ＢＬ）に例え
ば３Ｖ、他方（例えばＢＬ）に０Ｖを印加し、続いて図
２６（ｄ）に示すように、プレート線ＰＬを０Ｖに戻
す。すると、第２のキャパシタＣ２の両端間に電位差が
生じてその分極の向きが反転するが、第１のキャパシタ
Ｃ１の分極の向きは反転せず、初期状態とは逆向きの分
極データが書き込まれたことになる。この後、ワード線
ＷＬを０Ｖに戻し、２個のトランジスタＱ１、Ｑ２をオ
フ状態に戻す。
【００２５】（Ｂ）データの読み出し動作に際しては、
初期状態では、プレート線ＰＬを０Ｖに設定し、ビット
線対ＢＬ、／ＢＬをそれぞれ０Ｖにイコライズしてお
く。ここで、２個のキャパシタＣ１、Ｃ２には例えば図
２７（ａ）に示すように互いに逆向きの分極データが書
き込まれている場合を想定する。
【００２６】まず、動作の開始に当たりビット線のイコ
ライズを解除する。続いて図２７（ｂ）に示すように、
ワード線ＷＬに例えば４．５Ｖを印加して２個のトラン
ジスタＱ１、Ｑ２をオン状態にし、次に、プレート線Ｐ
Ｌに例えば３Ｖを印加して、２個のキャパシタＣ１、Ｃ
２からビット線対ＢＬ、／ＢＬに電荷を読み出す。この
時、第２のキャパシタＣ２の両端間に電位差が生じてそ
の分極の向きが反転するが、第１のキャパシタＣ１の分
極の向きは反転しない。その結果、ビット線ＢＬの電位
Ｖ(BL)はビット線／ＢＬの電位Ｖ(/BL) より低くなる。
この２個のキャパシタＣ１、Ｃ２からの読み出し電位は
センスアンプによりセンス増幅され、このセンスアンプ
の出力によりビット線対ＢＬ、／ＢＬはそれぞれ０Ｖ、
３Ｖになる。
【００２７】続いて、図２７（ｃ）に示すように、プレ
ート線ＰＬを０Ｖに設定戻すと、第２のキャパシタＣ２
の両端間に電位差が生じてその分極の向きが再び反転
し、第１のキャパシタＣ１の分極の向きは反転せず、初
期状態に戻る。この後、ワード線ＷＬを０Ｖに戻し、２
個のトランジスタＱ１、Ｑ２をオフ状態に戻す。
【００２８】上記したようなＦＲＡＭは、他の不揮発性
メモリであるフラッシュメモリと比較すると、書き換え
回数が多い、書き込み時間が小さい、低電圧／低消費電
力動作が可能であるといった特徴があり、近年、開発が
急ピッチで行われている。
【００２９】このような特徴を持つＦＲＡＭは、既存の
ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換え、
ロジックデバイスとの混載等、その期待は大変大きい。
また、ＦＲＡＭは、バッテリーレスで高速動作が可能で
あるので、非接触カード（ＲＦ−ＩＤ：Radio Frequenc
y-Identification）への展開が始まりつつある。
【００３０】一方、ＦＲＡＭのビット線構成を折り返し
構成（Folded構成）とすると、８Ｆ 2 （Ｆはデザインル
ールの最小線幅）以下にはできないことや、容量の重い
プレート線を駆動することから動作速度はＤＲＡＭより
は遅いという問題がある。
【００３１】これらの問題を解決するために、以下の文
献；VLSI Circuit Sympo. 1997 p83-84 "High-Density
Chain Ferroelectric Random Access Memory(CFRAM)"お
よびISSCC Tech. Dig. Papers, pp.102-103, Feb. 1999
"A Sub-40ns Random-AccessChain FRAM Architecture
with 7ns Cell-Plate-Line Drive"により、Chain FRAM
（チェインＦＲＡＭ）が提案されている。
【００３２】このチェインＦＲＡＭは、ＭＯＳトランジ
スタのソースとドレインに強誘電体キャパシタの両電極
を接続してなる強誘電体メモリセルを複数個直列に接続
してなるメモリセルユニットのアレイを有し、メモリセ
ルユニットの複数個のメモリセルのうちの非選択セルの
トランジスタをオン状態、選択セルのトランジスタをオ
フ状態に制御することにより、メモリセルをランダムに
アクセスし得るように構成されたものである。
【００３３】前記文献によれば、チェインＦＲＡＭは、
従来のＦＲＡＭと比べて、セルサイズは１／２、ビット
線容量は１／４となるので、高速化と高集積化が図れる
と記載されている。ここで、従来のチェインＦＲＡＭに
ついて簡単に説明する。
【００３４】図２９は、従来のチェインＦＲＡＭの一部
の構成を概略的に示しており、特にメモリセルアレイお
よび周辺回路の一部の回路接続を示している。
【００３５】即ち、図２９において、メモリセル領域に
は、メモリセルユニットが行列状に配列されている。こ
のメモリセルユニットは、強誘電体キャパシタの両電極
をそれぞれエンハンスメント型（Ｅタイプ）のＮＭＯＳ
トランジスタのソースおよびドレインに接続してなるメ
モリセルを複数個直列に接続してなる。
【００３６】本例では、例えば８個のメモリセルＭ0 〜
Ｍ7 、ＢＭ0 〜ＢＭ7 が直列に接続されたメモリセルユ
ニットを代表的に示しており、前記セルＭ0 〜Ｍ7 のト
ランジスタをTr0 〜Tr7 、キャパシタをC0〜C7、セルＢ
Ｍ0 〜ＢＭ7 のトランジスタをBTr0〜BTr7、キャパシタ
をBC0 〜BC7 で示している。
【００３７】前記各トランジスタをTr0 〜Tr7 、BTr0〜
BTr7のゲートには対応してワード線ＷＬr<0>〜ＷＬr<7>
に接続されており、上記メモリセルユニットの一端はプ
レート線ＰＬ<0> あるいはＰＬ<1> に接続されており、
他端はブロック選択用のＭＯＳトランジスタＱＢ0 ある
いはＱＢ1 を介してビット線ＢＬあるいはこれに相補的
なＢＢＬに接続されている。
【００３８】さらに、前記ビット線対ＢＬ、ＢＢＬに
は、イコライズ回路ＥＱ、フリップフロップタイプのセ
ンスアンプＳＡ、カラム選択ゲートＣＧが接続されてい
る。
【００３９】なお、前記ブロック選択用のＭＯＳトラン
ジスタＱＢ0 、ＱＢ1 は、対応してブロック選択信号Ｖ
(BSr<0>)、Ｖ(BSr<1>)により制御され、前記イコライズ
回路ＥＱはイコライズ制御信号Ｖ(BEQL)により制御さ
れ、前記センスアンプＳＡはセンスアンプ活性化制御信
号Ｖ(SEN) 、Ｖ(BSEP)により制御され、前記カラム選択
ゲートＣＧはカラム選択信号Ｖ(CSL) により制御され
る。
【００４０】しかし、図２９に示された構成において、
以下に代表的に例示する様な従来の読み出し／再書き込
み動作あるいは従来の書き込み動作を行う時、セルの蓄
積分極量が減少し、ディスターブが発生するという問題
があり、これについて詳細に説明する。
【００４１】＜従来の書き込みの第１の動作例＞図３０
は、図２９に示された２Ｔ２Ｃ型のセルに対して例えば
ワード線ＷＬr<0>を選択してセルＭ0 、ＢＭ0 を選択
し、シングルプレートパルス（Single Plate Pulse）駆
動方式により、セルＭ0 からデータ"0" を読んだ後、デ
ータ"1" をチップ外部から書き込む動作の一例を示すタ
イミングチャートおよび図２９中のノードBL1RからBL7R
までの電位の推移を示す電位波形図である。
【００４２】以下、図３０を参照しながら具体的に第１
の動作例を説明する。
【００４３】まず、イコライズ制御信号Ｖ(BEQL)を下げ
てビット線対のイコライズを解除する。次に、ワード線
駆動電位Ｖ(WLr<0>)を下げてワード線ＷＬr<0>を選択す
る。次に、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を
上げてメモリセルＭ0 、ＢＭ0 をビット線対ＢＬ、ＢＢ
Ｌに接続する。続いて、プレート線電位Ｖ(PL<0>) 、Ｖ
(PL<1>) を上げてプレート線を上昇させ、メモリセルＭ
0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬ
に読み出す。
【００４４】次に、センスアンプ活性化信号Ｖ(SEN) を
上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げ
てセンスアンプＳＡを活性化し、比較増幅する。この
時、メモリセルＭ0 にストアされている分極データはプ
レート線からセンスアンプの向き（即ち、"0" テータ）
であるので、センスアンプによる比較増幅の結果、図２
９に示す様に、BL1RからBL7Rまでの各ノードはプレート
線の上昇した電位であるが、ノードBL0Rは０Ｖとなる。
【００４５】この後、センスアンプＳＡが活性化された
ままの状態でカラム選択信号Ｖ(CSL) が選択され、チッ
プ外部からカラム選択ゲートＣＧを通じて"1" テータが
書き込まれる。すると、ワード線の昇圧電位が低い場
合、BL1RからBL7Rまでの各ノードは大きくブート（boo
t）され、 ノードBL7Rの電位 -ノードBL6Rの電位 ノードBL6Rの電位 -ノードBL5Rの電位 ノードBL5Rの電位 -ノードBL4Rの電位 ノードBL4Rの電位 -ノードBL3Rの電位 ノードBL3Rの電位 -ノードBL2Rの電位 ノードBL2Rの電位 -ノードBL1Rの電位 の間には電位差が発生する。この理由を以下に説明す
る。
【００４６】前記したようにプレート線の上昇電位から
更にセンスアンプＳＡによってブートされると、各セル
トランスファゲートTr0 〜Tr7 のソース電位が上昇し、
各セルトランスファゲートTr0 〜Tr7 のゲート・ソース
間電位差が深くなり、基板バイアス効果による閾値の上
昇によってセルトランスファゲートTr0 からTr7 がオフ
する。Tr0 からTr7 が一旦オフになった状態で更にセン
スアンプＳＡによって増幅されるので、オフした後にセ
ンスアンプＳＡによって上昇した分は、センスアンプＳ
ＡとセルトランスファゲートTr0 〜Tr7 の間に連なる容
量成分で容量分割される。
【００４７】結果として、各セルトランスファゲートTr
0 〜Tr7 の両端に電位差が発生し、分極量が減少するこ
とになり、特にセルトランスファゲートTr1 の両端ノー
ドBL2R、BL1R間には大きな電位差がかかる。この時、非
選択メモリセルＭ1 にストアされている分極の向きがプ
レート線からセンスアンプへの向き（即ち、データ"0"
）である場合は、この蓄積分極を減らす電場がかかる
ことになり、ディスターブとなる。
【００４８】＜従来の書き込みの第２の動作例＞図３１
は、図２９に示された２Ｔ２Ｃ型のセルに対して例えば
ワード線ＷＬr<0>を選択してセルＭ0 とＢＭ0 を選択
し、ダブルプレートパルス（Double PlatePulse、二重
プレート線パルス）駆動方式により、セルＭ0 からデー
タ"0" を読んだ後、データ"1" をチップ外部から書き込
む動作の一例を示すタイミングチャートおよび図２９中
のノードBL1RからBL7Rまでの電位の推移を示す電位波形
図である。
【００４９】以下、図３１を参照しながら第２の動作例
を具体的に説明する。
【００５０】まず、イコライズ制御信号Ｖ(BEQL)を下げ
てビット線対のイコライズを解除する。次に、ワード線
駆動電位Ｖ(WLr<0>)を下げてワード線ＷＬr<0>を選択す
る。次に、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を
上げてメモリセルＭ0 、ＢＭ0 をビット線対ＢＬ、ＢＢ
Ｌに接続する。
【００５１】続いて、プレート線電圧Ｖ(PL<0>) および
Ｖ(PL<1>) をそれぞれ上げた後に下げるパルス駆動を行
い、メモリセルＭ0 、ＢＭ0 の分極を電荷の形でビット
線対ＢＬ、ＢＢＬに読み出す。
【００５２】次に、センスアンプ活性化信号Ｖ(SEN) を
上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げ
てセンスアンプＳＡを活性化し、比較増幅する。この
時、メモリセルＭ0 にストアされている分極データはプ
レート線からセンスアンプの向き（即ち、"0" データ）
であるので、センスアンプＳＡによる比較増幅の結果、
図３１に示す様に、BL1RからBL7Rまでの各ノードはプレ
ート線の上昇電位であるが、ノードBL0Rは０Ｖとなる。
【００５３】この後、センスアンプＳＡが活性化された
ままの状態でカラム選択信号Ｖ(CSL) が選択され、チッ
プ外部からカラム選択ゲートＣＧを通じてデータ"1" が
書き込まれる。すると、ワード線の昇圧電位が低い場
合、BL1RからBL7Rまでの各ノードは大きくブートされ、 ノードBL7Rの電位 -ノードBL6Rの電位 ノードBL6Rの電位 -ノードBL5Rの電位 ノードBL5Rの電位 -ノードBL4Rの電位 ノードBL4Rの電位 -ノードBL3Rの電位 ノードBL3Rの電位 -ノードBL2Rの電位 ノードBL2Rの電位 -ノードBL1Rの電位 の間には電位差が発生する。この理由を以下に説明す
る。
【００５４】前記したようにプレート線の上昇電位から
更にセンスアンプＳＡによってブートされるので、各セ
ルトランジスタのソース電位が上昇し、各セルトランス
ファゲートのゲート・ソース間電位差が深くなり、基板
バイアス効果によるセルトランスファゲートTr0 〜Tr7
の閾値の上昇によって、セルトランスファゲートTr0か
らTr7 がオフする。Tr0 〜Tr7 が一旦オフになった状態
で更にセンスアンプＳＡによって上昇するので、Tr0 〜
Tr7 がオフした後に上昇した分はセンスアンプＳＡと前
記セルトランスファゲートTr0 〜Tr7 の間に連なる容量
成分で容量分割される。
【００５５】結果として、各セルトランスファゲートTr
0 〜Tr7 の両端に電位差が発生し、分極量が減少するこ
とになり、特にノードBL2R、BL1R間には大きな電位差が
かかる。この時、非選択メモリセルＭ1 にストアされて
いる分極の向きがプレート線からセンスアンプへの向き
（即ち、データ"0" ）である場合は、この蓄積分極を減
らす電場がかかることになり、ディスターブとなる。
【００５６】＜従来の読み出しの第３の動作例＞図３２
は、図２９に示された２Ｔ２Ｃ型のセルに対して例えば
ワード線ＷＬr<7>を選択してセルＢＭ7 とＭ7 を選択
し、ダブルプレートパルス駆動方式により、セルＢＭ7
からデータ"1" を読み出す動作を示すタイミングチャー
トおよび図２９中のノードBL1RからBL7Rまでの電位の推
移を示す電位波形図である。
【００５７】以下、図３２を参照しながら第３の動作例
を具体的に説明する。
【００５８】まず、イコライズ制御信号Ｖ(BEQL)を下げ
てビット線対ＢＬ、ＢＢＬのイコライズを解除する。次
に、ワード線駆動電位Ｖ(WLr<7>)を下げてワード線ＷＬ
r<7>を選択する。次に、ブロック選択信号Ｖ(BSr<0>)、
Ｖ(BSr<1>)を上げてメモリセルＢＭ7 、Ｍ7 をビット線
対ＢＢＬ、ＢＬに接続する。
【００５９】続いて、プレート線電圧Ｖ(PL<0>) および
Ｖ(PL<1>) をそれぞれパルス駆動してメモリセルＢＭ7
、Ｍ7 の分極を電荷の形でビット線対ＢＢＬ、ＢＬに
読み出す。
【００６０】次に、センスアンプ活性化信号Ｖ(SEN) を
上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げ
てセンスアンプＳＡを活性化し、比較増幅させる。この
時、メモリセルＢＭ7 にストアされている分極データは
センスアンプからプレート線への向き（即ち、"1" デー
タ）であるので、センスアンプＳＡによる比較増幅の
後、データを再書き込みするためにプレート線電圧Ｖ(P
L<0>) とＶ(PL<1>) を“Ｌ”→“Ｈ”とする時、ワード
線の昇圧電位が低い場合、BBL0R からBBL7R までの各ノ
ードが大きくブートされ、 ノードBBL7R の電位 -ノードBBL6R の電位 ノードBBL6R の電位 -ノードBBL5R の電位 ノードBBL5R の電位 -ノードBBL4R の電位 ノードBBL4R の電位 -ノードBBL3R の電位 ノードBBL3R の電位 -ノードBBL2R の電位 ノードBBL2R の電位 -ノードBBL1R の電位 の間には電位差が発生する。この理由を以下に説明す
る。
【００６１】ワード線の昇圧電位が低く、セルトランス
ファゲートBTr0〜BTr7の閾値が高いと、センスアンプＳ
Ａの電源電位から更にプレート線によってブートされた
時、各セルトランジスタのソース電位が上昇し、各セル
トランスファゲートのゲート・ソース間電位差が深くな
り、基板バイアス効果によるセルトランスファゲートBT
r0〜BTr7の閾値の上昇によってセルトランスファゲート
BTr0からBTr7がオフする。BTr0からBTr7が一旦オフにな
った状態で更にプレート線が上昇するので、BTr0〜BTr7
がオフした後に上昇した分はプレート線と前記セルトラ
ンスファゲートBTr0〜BTr7の間に連なる容量成分で容量
分割される。
【００６２】結果として、特にノードBBL7R 、BBL6R 間
には大きな電位差がかかる。この時、非選択メモリセル
ＢＭ6 にストアされている分極の向きがセンスアンプか
らプレート線への向き（即ち、"1" データ）である場合
は、この蓄積分極を減らす電場がかかることになり、デ
ィスターブとなる。
【００６３】以上の説明は、データ読み出し時にビット
線を０Ｖにプリチャージする場合について述べたが、前
記第１の動作例と第２の動作例の場合は、データ読み出
し時にビット線をハイレベルにプリチャージする場合に
も問題となる。
【００６４】しかし、上記のような従来のチェインＦＲ
ＡＭにおけるディスターブの問題に対して、現在までそ
の存在自体および解決方法は指摘されてこなかった。
【００６５】また、従来のメモリセル構成を持つＦＲＡ
Ｍにおいて、シングルプレートパルス駆動方式により読
み出し動作を行う時、プレート線電位が大きくブートさ
れ、セルキャパシタの信頼性に悪影響を与える可能性が
あるという問題があり、この点について、以下に説明す
る。
【００６６】図３３は、従来のメモリセル構成を持つＦ
ＲＡＭの一部の構成を概略的に示しており、特にメモリ
セルアレイおよび周辺回路の一部の回路接続を示してい
る。
【００６７】即ち、図３３において、メモリセル領域に
は、メモリセルが行列状に配列されている。本例では、
例えば２個のメモリセルＭ0 、ＢＭ0 を代表的に示して
おり、この２個のメモリセルＭ0 、ＢＭ0 のトランジス
タをTr0 、BTr0、キャパシタをC0、BC0 で示している。
前記キャパシタC0、BC0 の一端は対応してプレート線Ｐ
Ｌ<0> 、ＰＬ<B0>に接続されており、トランジスタTr0
、BTr0のゲートは対応してワード線ＷＬ<0> 、ＷＬ<B0
>に接続されており、トランジスタTr0 、BTr0の一端は
ビット線ＢＬおよびこれに相補的なＢＢＬに接続されて
いる。
【００６８】さらに、前記ビット線対ＢＬ、ＢＢＬに
は、イコライズ回路ＥＱ、フリップフロップタイプのセ
ンスアンプＳＡ、カラム選択ゲートＣＧが接続されてい
る。
【００６９】なお、前記イコライズ回路ＥＱはイコライ
ズ制御信号Ｖ(BEQL)により制御され、前記センスアンプ
ＳＡはセンスアンプ活性化制御信号Ｖ(SEN) 、Ｖ(BSEP)
により制御され、前記カラム選択ゲートＣＧはカラム選
択信号Ｖ(CSL) により制御される。
【００７０】図３４は、図３３のＦＲＡＭにおいて、２
Ｔ２Ｃ型のセルに対してワード線ＷＬ<0> 、ＷＬ<B0>を
選択してセルＭ0 、ＢＭ0 を選択し、シングルプレート
パルス駆動方式により、セルＭ0 からデータ"1" を読み
出す動作を示すタイミングチャートである。
【００７１】次に、図３４を参照しながら動作例を具体
的に説明する。ここでは、セルＭ0にはビット線からプ
レート線の向きの分極（データ"1" ）が書き込まれてお
り、セルＢＭ0 にはプレート線からビット線の向きの分
極（データ"0" ）が書き込まれているものとする。
【００７２】まず、イコライズ制御信号Ｖ(BEQL)を下げ
てビット線対ＢＬ、ＢＢＬのイコライズを解除し、ビッ
ト線対ＢＬ、ＢＢＬにデータを読み出す準備をする。次
に、ワード線電位Ｖ(WL<0>) 、Ｖ(WL<B0>)を０ＶからＶ
PPに昇圧してワード線ＷＬ<0> 、ＷＬ<B0>を選択する。
続いて、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれ
ぞれ０ＶからＶ(PLPW)に上げることによりメモリセルＭ
0 、ＢＭ0 の分極を電荷の形でビット線対ＢＬ、ＢＢＬ
に読み出す。
【００７３】次に、センスアンプ活性化信号Ｖ(SEN) を
上げるとともにセンスアンプ活性化信号Ｖ(BSEP)を下げ
てセンスアンプＳＡを活性化し、センス増幅させる。そ
して、カラム選択信号Ｖ(CSL) を上げてカラム選択ゲー
トＣＧをオンにし、データをチップ外部へ読み出す。
【００７４】上記センス増幅はプレート線電圧Ｖ(PL<0
>) 、Ｖ(PL<B0>)の電位がＶ(PLPW)に上昇した状態で行
われるので、セルＭ0 にストアされている"1" データが
読み出される時には、ビット線ＢＬとプレート線ＰＬ<0
> のカップリングによって、プレート線電圧Ｖ(PL<0>)
の電位が前記Ｖ(PLPW)よりもさらに高い電位にブートさ
れる。
【００７５】この後、プレート線電圧Ｖ(PL<0>) 、Ｖ(P
L<B0>)をそれぞれ０Ｖに下げ、ワード線電位Ｖ(WL<0>)
、Ｖ(WL<B0>)をＶPPから０Ｖに下降させてワード線Ｗ
Ｌ<0>、ＷＬ<B0>を非選択状態にし、センスアンプ活性
化信号Ｖ(SEN) を下げるとともにセンスアンプ活性化信
号Ｖ(BSEP)を上げてセンスアンプＳＡを非活性化して動
作を終了する。
【００７６】上記したようにビット線ＢＬとプレート線
ＰＬ<0> のカップリングによってプレート線電圧Ｖ(PL<
0>) の電位がさらに高い電位にブートされると、セルキ
ャパシタの信頼性に悪影響を与える可能性があるという
問題があった。
【００７７】一方、半導体メモリの電源の低電圧化に伴
い、ＭＯＳトランジスタの閾値も比例して下げないと動
作速度が劣化してしまうが、ＤＲＡＭでは、情報をメモ
リセルのキャパシタに電荷の形で蓄積するので、セルト
ランスファゲートの閾値を下げることができず、閾値は
大体０．７Ｖ前後が下限となる。
【００７８】この様にＭＯＳトランジスタの閾値を低く
できないことによって引き起こされる問題点は以下の二
つである。
【００７９】（１）ＭＯＳトランジスタが微細化しても
高い閾値を得るために、基板濃度が極めて高くなり、接
合電界強度が増し、接合リーク電流が増し、リフレッシ
ュ特性を悪化させる。
【００８０】（２）セルトランスファゲートを十分にオ
ンさせるために必要なワード線電圧ＶWLとビット線電圧
ＶBLの差をスケーリングできないので、高い昇圧率ＶWL
／ＶBLが必要となり、昇圧回路の設計が困難となる。
【００８１】そこで、ＤＲＡＭでは、以下の二つの方式
を提案することにより、ＭＯＳトランジスタの閾値を下
げることを可能にしている。これらの技術は、低い閾値
でもトランスファゲートのリークを抑えることを目的と
する。
【００８２】（１）ネガティブワード線（Negative Wor
d Line；ＮＷＬ）方式。 図３５（ａ）、（ｂ）は、ＮＷＬ方式を採用したＤＲＡ
Ｍにおける概略構成およびワード線ＷＬとビット線Ｂ
Ｌ、／ＢＬのハイレベルの電位ＶBL(H) 、ロウレベルの
電位ＶBL(L) の関係を示している。
【００８３】図３５（ａ）において、Ｑはセルトランス
ファゲート、Ｃはセルキャパシタ、ＷＬはワード線、Ｗ
ＬＤはワード線ドライバ、ＢＬ、／ＢＬはビット線対、
ＳＡはセンスアンプ、ＳＡＤはセンスアンプドライバで
ある。
【００８４】この方式は、センスアンプＳＡの増幅出力
のロウレベル“Ｌ”、つまりビット線電位のＶBL(L) を
接地電位ＶSSとし、ワード線ＷＬの電位の“Ｌ”を負電
位ＶBBにすることによって、セルトランスファゲートＱ
のゲート・ソース間に負のバイアス電位ＶBBをかけ、セ
ルトランスファゲートＱのカットオフ特性を良くするも
のである。
【００８５】なお、ワード線ＷＬのハイレベル“Ｈ”
は、センスアンプＳＡの増幅出力のハイレベル“Ｈ”、
つまりビット線電位のＶBL(H) よりも、セルトランスフ
ァゲートＱの閾値Ｖth3 ＋α（つまり、Ｖth3 以上高
く）昇圧されている。
【００８６】（２）ブーステッドセンスグラウンド（Bo
osted Sense Ground；ＢＳＧ）方式。 図３６（ａ）、（ｂ）はＢＳＧ方式を採用したＤＲＡＭ
における概略構成およびワード線ＷＬとビット線ＢＬ、
／ＢＬのハイレベルの電位ＶBL(H) 、ロウレベルの電位
ＶBL(L) の関係を示している。
【００８７】図３６（ａ）において、Ｑはセルトランス
ファゲート、Ｃはセルキャパシタ、ＷＬはワード線、Ｂ
Ｌ、／ＢＬはビット線対、ＳＡはセンスアンプ、ＳＡＤ
はセンスアンプドライバ、ＶOFF はオフセット電圧であ
る。
【００８８】この方式は、センスアンプＳＡの増幅出力
の“Ｌ”レベル、つまりビット線電位のＶBL(L) をワー
ド線ＷＬの“Ｌ”である接地電位ＶSSよりもＶOFF だけ
浮かし、実効的にセルトランスファゲートＱのゲート・
ソース間に負のバイアス電位ＶOFF をかけ、セルトラン
スファゲートＱのカットオフ特性を良くするものであ
る。
【００８９】なお、ワード線ＷＬのハイレベル“Ｈ”
は、センスアンプＳＡの増幅出力の“Ｈ”、つまりビッ
ト線電位のＶBL(H) よりも、セルトランスファゲートＱ
の閾値Ｖth2 ＋α（つまり、Ｖth2 以上高く）昇圧され
ている。
【００９０】以上説明したように、ＤＲＡＭに関して、
低消費電力化、低電圧化の要求に対しては上記の方法が
提案されているが、セルトランスファゲートの閾値とし
て正の値を用いる以上、ワード線の昇圧電位としては電
源電圧ＶCC＋Ｖth（セルトランスファゲートの閾値）以
上のＶPPが必要である。上記の事情は、従来のＦＲＡＭ
に関しても同様である。
【００９１】
【発明が解決しようとする課題】上述したように従来の
チェインＦＲＡＭは、読み出し／書き込み動作を行う時
にディスターブが発生し、メモリセルの蓄積分極量が減
少するという問題があった。
【００９２】また、従来型のメモリセル構成を持つＦＲ
ＡＭは、シングルプレートパルス駆動方式により読み出
し動作を行う時、プレート線電位がブートされ、セルキ
ャパシタの信頼性に悪影響を与える可能性があるという
問題があった。
【００９３】また、ＤＲＡＭまたは従来型のメモリセル
構成を持つＦＲＡＭは、ＮＷＬ方式あるいはＢＳＧ方式
を採用した場合でも、セルトランスファゲートの閾値と
して正の値を用いるので、ワード線の昇圧電位としては
電源電圧＋セルトランスファゲートの閾値以上が必要で
あり、昇圧回路が必要であるという問題があった。
【００９４】本発明は上記の事情に鑑みてなされたもの
で、チェインＦＲＡＭにおいて読み出し／書き込み動作
を行う時にディスターブの発生を抑制し、メモリセルの
蓄積分極量の減少を低減ないしはなくし得る強誘電体メ
モリを提供することを目的とする。
【００９５】また、本発明の他の目的は、従来型のメモ
リセル構成を持つＦＲＡＭにおいてシングルプレートパ
ルス駆動方式により読み出し動作を行う時、プレート線
のブートを抑制し、セルキャパシタの信頼性に悪影響を
及ぼさない強誘電体メモリを提供することにある。
【００９６】さらに、本発明の他の目的は、低電圧化、
低消費電力化が可能になり、信頼性が高いＤＲＡＭまた
はＦＲＡＭ等の半導体メモリを提供することにある。
【００９７】
【課題を解決するための手段】本発明の第１の強誘電体
メモリは、強誘電体キャパシタの両電極をそれぞれ第１
のＭＯＳトランジスタのソースおよびドレインに接続し
てなるメモリセルを複数個直列に接続したメモリセルユ
ニットと、前記メモリセルユニットの各第１のＭＯＳト
ランジスタのゲートにそれぞれ対応して接続された複数
本のワード線と、前記メモリセルユニットの一端に接続
されたプレート線と、前記メモリセルユニットの他端に
ブロック選択用スイッチ素子を介して接続された第１の
ビット線と、前記第１のビット線およびこれと相補的な
第２のビット線からなるビット線対の電位を比較増幅す
るセンスアンプと、前記ブロック選択用スイッチ素子と
センスアンプとの間に挿入された第２のＭＯＳトランジ
スタとを具備し、前記プレート線電位が上昇した状態
で、且つ、前記センスアンプにより比較増幅が行われて
いる時の前記第２のＭＯＳトランジスタのゲート電位の
最小値をＶPP1 、前記プレート線電位が下降した状態
で、且つ、前記センスアンプにより比較増幅が行われて
いる時の前記第２のＭＯＳトランジスタのゲート電位の
最大値をＶPP2 とすると、ＶPP1 ＜ＶPP2 であることを
特徴とする。
【００９８】本発明の第２の強誘電体メモリは、少なく
とも１個の強誘電体キャパシタの一端に第１のＭＯＳト
ランジスタの一端が接続されてなるメモリセルが複数個
配列されたメモリセルアレイと、前記第１のＭＯＳトラ
ンジスタのゲートに接続されたワード線と、前記第１の
ＭＯＳトランジスタの前記強誘電体キャパシタ接続側と
は反対側のノードに接続された第１のビット線と、前記
強誘電体キャパシタの前記第１のＭＯＳトランジスタ接
続側とは反対側のノードに接続されたプレート線と、前
記第１のビット線およびこれと相補的な第２のビット線
からなるビット線対の電位を比較増幅するセンスアンプ
と、前記第１のビット線とセンスアンプとの間に挿入さ
れた第２のＭＯＳトランジスタとを具備し、前記プレー
ト線電位が上昇した状態で、且つ、前記センスアンプに
より比較増幅が行われている時の前記第２のＭＯＳトラ
ンジスタのゲート電位の最小値をＶPP1 、前記プレート
線電位が下降した状態で、且つ、前記センスアンプによ
り比較増幅が行われている時の前記第２のＭＯＳトラン
ジスタのゲート電位の最大値をＶPP2 とすると、ＶPP1
＜ＶPP2 であることを特徴とする。
【００９９】なお、本発明の第１または第２の強誘電体
メモリにおいて、前記プレート線電位が上昇した状態
で、且つ、前記センスアンプにより比較増幅が行われて
いない時の前記第２のＭＯＳトランジスタのゲート電位
の最大値をＶPP3 とすると、ＶPP1 ＜ＶPP3 にすること
が望ましい。この場合、ＶPP3 は、例えば前記第１のビ
ット線の最大振幅電圧と前記第２のＭＯＳトランジスタ
の閾値電圧との和以上である。
【０１００】また、本発明の第１または第２の強誘電体
メモリにおいて、前記ＶPP2 は、前記第１のビット線の
最大振幅電圧と前記第２のＭＯＳトランジスタの閾値電
圧との和以上（前記ワード線の昇圧電位ＶPPと同電位）
にすることが望ましい。
【０１０１】また、本発明の第１または第２の強誘電体
メモリにおいて、前記ＶPP1 は、前記第１のビット線の
最大振幅電圧と前記第２のＭＯＳトランジスタの閾値電
圧との和未満にすることが望ましい。
【０１０２】また、本発明の第１または第２の強誘電体
メモリにおいて、前記ＶPP1 は、前記第１のビット線の
最大振幅電圧あるいは外部から供給される外部電源電圧
ＶCCと同電位にしたり、０Ｖにすることができる。
【０１０３】本発明の第３の強誘電体メモリは、本発明
の第１の強誘電体メモリにおいて、前記ブロック選択用
スイッチ素子と前記第２のＭＯＳトランジスタとの間で
前記ビット線対間に接続され、所定のタイミングで前記
ビット線対を０Ｖにイコライズするイコライズ回路をさ
らに具備することを特徴とする。
【０１０４】この場合、前記第２のＭＯＳトランジスタ
のゲート電位が０Ｖになっている状態で、前記イコライ
ズ回路がオン状態に制御されることにより前記メモリセ
ルに前記プレート線から前記センスアンプへの向きの分
極を再書き込みする動作や、前記イコライズ回路を、前
記センスアンプが非活性になった状態でのみオン状態に
制御する動作を行わせることができる。
【０１０５】これらの動作は、前記メモリセルユニット
の選択セルからデータを読み出した後にメモリチップ外
部からデータを書き込む時や前記メモリセルユニットの
選択セルからデータを読み出して再書き込みする時に応
じて選択することができる。
【０１０６】また、前記メモリセルユニットの選択セル
からデータを読み出して再書き込みする時および前記メ
モリセルユニットの選択セルからデータを読み出した後
にメモリチップ外部からデータを書き込む時に、前記第
２のＭＯＳトランジスタのゲート電位が０Ｖになってい
る状態で、前記イコライズ回路がオン状態に制御される
ことにより前記メモリセルに前記プレート線から前記セ
ンスアンプへの向きの分極を再書き込みする動作を行わ
せることができる。
【０１０７】本発明の第４の強誘電体メモリは、本発明
の第１の強誘電体メモリにおいて、前記ビット線対の電
位をそれぞれの制御電極で受け、それぞれの一端間に前
記センスアンプの一対の入出力ノードが接続される一対
の第３のトランジスタと、前記センスアンプの一対の入
出力ノードと前記ビット線対との間に挿入され、前記セ
ンスアンプによる比較増幅が行われた出力データを前記
プレート線の電位が０Ｖに落とされた後にオン状態に制
御されることによって前記ビット線対に伝達する一対の
第４のトランジスタとをさらに具備することを特徴とす
る。
【０１０８】本発明の第１の半導体メモリは、０Ｖまた
は０Ｖ近辺の閾値を有する少なくとも１個の第１のＭＯ
Ｓトランジスタおよびその一端に接続された少なくとも
１個の情報記憶用キャパシタが接続されてなるメモリセ
ルと、前記第１のＭＯＳトランジスタのゲートに接続さ
れたワード線と、前記第１のＭＯＳトランジスタの前記
情報記憶用キャパシタ接続側とは反対側のノードに接続
されたビット線と、前記ビット線の電位を参照電位と比
較増幅するセンスアンプとを具備することを特徴とす
る。
【０１０９】本発明の第２の半導体メモリは、本発明の
第１の半導体メモリにおいて、前記情報記憶用キャパシ
タは、電極間絶縁膜として強誘電体薄膜が用いられてい
ることを特徴とする。
【０１１０】本発明の第３の半導体メモリは、本発明の
第１の半導体メモリにおいて、前記情報記憶用キャパシ
タは、電極間絶縁膜としてゲート酸化膜が用いられてい
ることを特徴とする。
【０１１１】本発明の第４の半導体メモリは、強誘電体
キャパシタの両電極をそれぞれ第１のＭＯＳトランジス
タのソースおよびドレインに接続してなるメモリセルを
複数個直列に接続したメモリセルユニットと、前記メモ
リセルユニットの各第１のＭＯＳトランジスタのゲート
にそれぞれ対応して接続された複数本のワード線と、前
記メモリセルユニットの一端に接続されたプレート線
と、前記メモリセルユニットの他端に一端が接続された
ブロック選択用の第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタの他端に接続された第１のビッ
ト線と、第１のビット線およびこれと相補的な第２のビ
ット線からなるビット線対の電位を比較増幅するセンス
アンプとを具備し、前記第１のＭＯＳトランジスタは、
０Ｖまたは０Ｖ近辺の閾値を有することを特徴とする。
【０１１２】本発明の第５の半導体メモリは、本発明の
第１乃至第４の半導体メモリのいずれかにおいて、前記
ワード線の昇圧電位は電源電圧であることを特徴とす
る。
【０１１３】本発明の第６の半導体メモリは、本発明の
第１乃至第５の半導体メモリのいずれかにおいて、前記
ワード線の非選択時は負電位であることを特徴とする。
【０１１４】本発明の第７の半導体メモリは、本発明の
第１乃至第５の半導体メモリのいずれかにおいて、前記
センスアンプの増幅出力の低電位側電位は正の値である
ことを特徴とする。
【０１１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【０１１６】＜第１の実施の形態＞図１は、第１の実施
の形態に係るチェインＦＲＡＭの一部の構成を概略的に
示しており、特にメモリセルアレイおよび周辺回路の一
部の回路接続を示している。
【０１１７】図１において、メモリセル領域にはメモリ
セルユニットが行列状に配列されている。このメモリセ
ルユニットは、強誘電体キャパシタの両電極をそれぞれ
ＥタイプのＮＭＯＳトランジスタのソースおよびドレイ
ンに接続してなるメモリセルを複数個直列に接続してな
る。
【０１１８】ここでは、例えば８個のセルＭ0 〜Ｍ7 あ
るいはＢＭ0 〜ＢＭ7 からなる２個のセルユニットを代
表的に示しており、セルＭ0 〜Ｍ7 のトランジスタおよ
びキャパシタをTr0 〜Tr7 およびC0〜C7、セルＢＭ0 〜
ＢＭ7 のトランジスタおよびキャパシタをBTr0〜BTr7お
よびBC0 〜BC7 で示している。
【０１１９】前記各トランジスタTr0 〜Tr7 、BTr0〜BT
r7のゲートはワード線ＷＬr<0>〜ＷＬr<7>に接続されて
おり、上記セルユニットの一端はプレート線ＰＬ<0> 、
ＰＬ<1> のうちの１本に接続されており、他端はブロッ
ク選択用のＭＯＳトランジスタＱＢ0 あるいはＱＢ1 を
介して相補的な一対のビット線ＢＬ、ＢＢＬのうちの１
本に接続されている。
【０１２０】なお、前記ワード線ＷＬr<0>〜ＷＬr<7>
は、アドレス信号に基づいてワード線選択回路（図示せ
ず）により１本のワード線が選択されてワード線駆動電
位Ｖ(WLr<0>)〜Ｖ(WLr<7>)が供給される。
【０１２１】また、前記プレート線ＰＬ<0> 、ＰＬ<1>
は、アドレス信号に基づいてプレート線選択回路（図示
せず）により選択され、対応してプレート線電圧Ｖ(PL<
0>)、Ｖ(PL<1>) が供給される。
【０１２２】また、前記ブロック選択用のＭＯＳトラン
ジスタＱＢ0 、ＱＢ1 は、対応してブロック選択信号Ｖ
(BSr<0>)、Ｖ(BSr<1>)により制御される。
【０１２３】さらに、前記ビット線対ＢＬ、ＢＢＬに
は、センスアンプ領域１０が接続されている。このセン
スアンプ領域１０には、ビット線対ＢＬ、ＢＢＬをイコ
ライズするためのイコライズ回路ＥＱと、ビット線対Ｂ
Ｌ、ＢＢＬの電位を比較増幅するセンスアンプＳＡと、
カラム選択ゲートＣＧが含まれている。
【０１２４】この場合、前記イコライズ回路ＥＱとセン
スアンプＳＡとの間には、前記ビット線対ＢＬ、ＢＢＬ
にそれぞれ直列に挿入されたＮＭＯＳトランジスタＱＳ
が挿入され、このトランジスタＱＳのゲートに印加され
る分離制御信号φｔによってイコライズ回路ＥＱとセン
スアンプＳＡとは選択的に接続／切り離しが行われる。
【０１２５】前記イコライズ回路部ＥＱは、ビット線プ
リチャージ電位ＶSSが与えられる接地電位線とビット線
対ＢＬ、ＢＢＬとの間にそれぞれ接続されたＮＭＯＳト
ランジスタＱＮと、上記ビット線対ＢＬ、ＢＢＬ間に接
続されたＮＭＯＳトランジスタＱＥとを有し、イコライ
ズ制御信号Ｖ(BEQL)により制御される。
【０１２６】前記センスアンプＳＡは、ビット線対Ｂ
Ｌ、ＢＢＬに一対のセンスノードが接続され、センスア
ンプ活性化信号Ｖ(SEN) により活性／非活性状態が制御
されるＮＭＯＳ部と、ビット線対ＢＬ、ＢＢＬに一対の
センスノードが接続され、センスアンプ活性化信号Ｖ(B
SEP)により活性／非活性状態が制御されるＰＭＯＳ部か
らなる。
【０１２７】上記ＮＭＯＳ部は、従来と同様に、ビット
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビ
ット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された
２個のＮＭＯＳトランジスタと、この２個のＮＭＯＳト
ランジスタの各ソースとセンスアンプの低電位
（“Ｌ”）側電位ＶSSとの間に共通に接続され、ゲート
にセンスアンプ活性化信号Ｖ(SEN) が印加される１個の
ＮＭＯＳトランジスタとからなる。
【０１２８】前記ＰＭＯＳ部は、従来と同様に、ビット
線対ＢＬ、ＢＢＬに対応して各ドレインが接続され、ビ
ット線対ＢＢＬ、ＢＬに対応して各ゲートが接続された
２個のＰＭＯＳトランジスタと、この２個のＰＭＯＳト
ランジスタの各ソースとセンスアンプの高電位
（“Ｈ”）側電位ＶCCとの間に共通に接続され、ゲート
にセンスアンプ活性化信号Ｖ(BSEP)が印加される１個の
ＰＭＯＳトランジスタとからなる。
【０１２９】前記カラム選択ゲートＣＧは、従来と同様
に、複数のカラム（即ち、複数のビット線対ＢＬ、ＢＢ
Ｌ）に対して共通に設けられたデータ線対ＤＱ、ＢＤＱ
との間にそれぞれ接続されたＮＭＯＳトランジスタＱＧ
からなり、所望のカラムのビット線対ＢＬ、／ＢＬを選
択するためのカラム選択線ＣＳＬによりスイッチ制御さ
れ、対応するカラムのセンスアンプＳＡにより比較増幅
した後のビット線対ＢＬ、ＢＢＬのデータをデータ線対
ＤＱ、ＢＤＱに転送する、または、チップ外部より入力
されたデータを所望のビット線対ＢＬ、／ＢＬに書き込
むためのものである。
【０１３０】＜第１実施例＞図２は、図１のチェインＦ
ＲＡＭにおいて、２Ｔ２Ｃ方式のメモリセルに対するシ
ングルプレートパルス駆動方式による読み出し／チップ
外部からの書き込みを行う場合の一連の動作を示すタイ
ミングチャートおよび図１中のセルトランジスタTr0 〜
Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜
BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を
示している。
【０１３１】ここでは、例えばワード線ＷＬr<0>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0"）、ＢＢＬ側のセルＢＭ0 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1"）が書き込まれているものとし、
メモリセルＭ0 、ＢＭ0 からそれぞれデータ"0"、デー
タ"1"を読み出し、続いてチップ外部よりそれぞれデー
タ"1"、データ"0"を書き込む場合を想定する。
【０１３２】以下、図２を参照しながら具体的に動作を
説明する。
【０１３３】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬをフローティング状態
にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備
をする。
【０１３４】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０Ｖから“Ｈ”に上げてブロック選択トラン
ジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(P
L<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビッ
ト線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に
述べれば、プレート線電位を上昇させることによってセ
ルトランジスタTr0 の一端ノードBL0Rおよびセルトラン
ジスタBTr0の一端ノードBBL0r に読み出された電荷はセ
ンスアンプＳＡの一対のセンスノードに読み出される。
【０１３５】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げ
てセンスアンプＳＡによりセンス増幅させる。また、前
記切り離しが行われているうちにカラム選択信号Ｖ(CS
L) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチ
ップ外への読み出し／チップ外からのデータのセンスア
ンプＳＡへの書き込みを行う。
【０１３６】一方、前記したように分離用トランジスタ
ＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイ
コライズする。これにより、セルＭ0 、ＢＭ0 の両方
に"0" データ（即ち、プレート線からビット線への向き
の分極）を書き込む。
【０１３７】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬを再びフローティング
状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇さ
せて分離用トランジスタＱＳをオンすることにより、セ
ンスアンプＳＡによりラッチされているデータをビット
線対ＢＬ、ＢＢＬに書き込む。
【０１３８】この時、ＢＬ側のセルＭ0 には、センスア
ンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ビッ
ト線からプレート線への向きの分極が改めて書き込まれ
ることになるが、センスアンプ領域１０中のＢＬ側の電
位が“Ｌ”であれば、分離用トランジスタＱＳがオフの
期間に最初に書き込まれたプレート線からビット線への
向きのデータがそのまま書かれ続けられることになる。
【０１３９】本実施例では、セルＭ0 はビット線ＢＬか
らプレート線ＰＬ<0> への向きの分極（データ"1" ）に
書き換えられ、セルＢＭ0 にはプレート線ＰＬ<1> から
ビット線への向きの分極（データ"0" ）がそのまま書か
れ続けられることになる。
【０１４０】この後、ワード線ＷＬr<0>をＶPPに上昇さ
せ、センスアンプ活性化信号(SEN)、Ｖ(BSEP)を非活性
状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇
させる。
【０１４１】以上の説明は、読み出し後にチップ外部か
らメモリセルへ書き込みするライト（Write ）サイクル
の動作について説明したが、読み出し／再書き込みを行
うリード（Read）サイクルの動作も図２に示したような
タイミングで以下に説明するように行われる。
【０１４２】即ち、まず、イコライズ制御信号Ｖ(BEQL)
を“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズ
を解除してビット線対ＢＬ、ＢＢＬをフローティング状
態にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準
備をする。
【０１４３】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット
線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に述
べれば、プレート線電位を上昇させることによってセル
トランジスタTr0 の一端ノードBL0Rおよびセルトランジ
スタBTr0の一端ノードBBL0r に読み出された電荷はセン
スアンプＳＡの一対のセンスノードに読み出される。
【０１４４】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げ
てセンスアンプＳＡによりセンス増幅させる。また、前
記切り離しが行われているうちにカラム選択信号Ｖ(CS
L) を“Ｈ”に上げ、センスアンプＳＡ側のデータをチ
ップ外へ読み出す。
【０１４５】一方、前記したように分離用トランジスタ
ＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイ
コライズする。これにより、セルＭ0 、ＢＭ0 の両方
に"0" データ（即ち、プレート線からビット線への向き
の分極）を書き込む。
【０１４６】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬを再びフローティング
状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇さ
せて分離用トランジスタＱＳをオンすることにより、セ
ンスアンプＳＡによりラッチされている読み出しデータ
をビット線対ＢＬ、ＢＢＬに書き込む。
【０１４７】この時、ＢＬ側のセルＭ0 には、センスア
ンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ビッ
ト線からプレート線への向きの分極が改めて書き込まれ
ることになるが、センスアンプ領域１０中のＢＬ側の電
位が“Ｌ”であれば、分離用トランジスタＱＳがオフの
期間に最初に書き込まれたプレート線からビット線への
向きのデータがそのまま書かれ続けられることになる。
【０１４８】本実施例では、セルＭ0 はプレート線ＰＬ
<0> からビット線への向きの分極（データ"0" ）がその
まま書かれ続けられ、セルＢＭ0 にはビット線からプレ
ート線ＰＬ<1> への向きの分極（データ"1" ）に書き換
えられることになる。
【０１４９】この後、ワード線ＷＬr<0>をＶPPに上昇さ
せ、センスアンプ活性化信号(SEN)、Ｖ(BSEP)を非活性
状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上昇
させる。
【０１５０】上記したリードサイクルの動作と前述した
ライトサイクルの動作は、イコライズ制御信号Ｖ(BEQL)
の駆動方式が同じであり、リードサイクルタイムＴ(R)
とライトサイクルタイムＴ(R/W) は等しい。
【０１５１】上記第１実施例のチェインＦＲＡＭによれ
ば、セルアレイとセンスアンプＳＡとの間に分離用トラ
ンジスタＱＳと、この分離用トランジスタＱＳよりもセ
ルアレイ側にビット線対ＢＬ、ＢＢＬを所定のタイミン
グで接地電位へイコライズするためのイコライズ回路Ｅ
Ｑを設けており、これらを制御して前記ディスターブを
抑制することが可能になっている。
【０１５２】具体的には、分離用トランジスタＱＳをオ
フしてセンスアンプＳＡによりラッチされているデータ
を保護しつつ、イコライズ回路ＥＱをオンの状態にして
まず"0" データをセルに書き込む。続いて、プレート線
を０Ｖに下げてイコライズ回路ＥＱをオフした後に分離
用トランジスタＱＳをオンすることにより、センスアン
プＳＡにラッチされている読み出しデータあるいはチッ
プ外部より入力したデータをセルに書き込む。このよう
にプレート線を０Ｖに下げた状態でデータをセルに書き
込むので、この時、プレート線電位およびビット線電位
の両方が同時に“Ｈ”になることはない。
【０１５３】したがって、図１中のセルトランジスタTr
0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBT
r0〜BTr7の一端ノードBBL0r 〜BBL7r の電位がブートさ
れることはなく、セルトランジスタTr0 〜Tr7 、BTr0〜
BTr7のソース電位の上昇はなく、基板バイアス効果によ
ってセルトランジスタがオフすることはなく、セルトラ
ンスファゲートの両端に電位差が発生してセルキャパシ
タの蓄積分極量が減少するというディスターブの問題は
生じない。
【０１５４】また、上記第１実施例のチェインＦＲＡＭ
によれば、分離用トランジスタＱＳをオフにした後にセ
ンス増幅するので、セルキャパシタの容量のアンバラン
スがセンスアンプＳＡから見えなくなるという副次的な
効果がある。また、重いビット線の寄生容量ＣB もセン
スアンプＳＡから見えなくなり、センス動作が高速に行
われるという副次的な効果もある。
【０１５５】なお、上記第１実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０１５６】＜第２実施例＞本実施例は、第１実施例と
比べて、リードサイクルとライトサイクルとでイコライ
ズ制御信号Ｖ(BEQL)の駆動方式が異なっており、それぞ
れのサイクルを各々独立に最適化することが可能になっ
ている。
【０１５７】本実施例において、ライトサイクルの動作
は、図２を参照して前述した通りであるが、リードサイ
クルの動作は、以下に説明するように行われる。
【０１５８】図３は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対する本実施例におけるシン
グルプレートパルス駆動方式による読み出し／再書き込
みを行うリードサイクルとしての一連の動作を示すタイ
ミングチャートおよび図１中のセルトランジスタTr0 〜
Tr7 の一端ノードBL0R〜BL7R、セルトランジスタBTr0〜
BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な推移を
示している。
【０１５９】ここでは、前述した第１実施例と同様に、
例えばワード線ＷＬr<0>を選択する場合において、選択
されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ
<0>からビット線ＢＬへの向きの分極（即ち、データ"0"
）、ＢＢＬ側のセルＢＭ0にはビット線ＢＢＬからプレ
ート線ＰＬ<1> への向きの分極（即ち、データ"1"）が
書き込まれているものとし、メモリセルＭ0 、ＢＭ0 か
らそれぞれデータ"0" 、データ"1" を読み出し、続いて
再書き込みを行う場合を想定する。
【０１６０】以下、図３を参照しながら具体的に動作を
説明する。
【０１６１】まず、イコライズ制御信号電位Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬをフローティング状態
にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備
をする。
【０１６２】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット
線対ＢＬ、ＢＢＬにデータを読み出す。この際、セルト
ランジスタTr0 の一端ノードBL0Rに読み出された電荷量
およびセルトランジスタBTr0の一端ノードBBL0r に読み
出された電荷量はセンスアンプＳＡの一対のセンスノー
ドに読み出される。
【０１６３】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SE
N) を上げてセンスアンプＳＡによりセンス増幅させ
る。また、前記切り離しが行われているうちにカラム選
択信号Ｖ(CSL) を上げ、センスアンプＳＡ側のデータを
チップ外へ読み出す。
【０１６４】ここで、注意すべきは、第１実施例におい
ては、分離用トランジスタＱＳをオフした後にビット線
対ＢＬ、ＢＢＬを０Ｖにイコライズすることにより、セ
ルＭ0 、ＢＭ0 の両方に"0" データ（即ち、プレート線
からビット線への向きの分極）を書き込んだが、本実施
例では、動作の高速化のためにビット線対ＢＬ、ＢＢＬ
を０Ｖにイコライズしない。
【０１６５】このようにビット線対ＢＬ、ＢＢＬを０Ｖ
にイコライズしない場合、“Ｌ”側のデータが読み出さ
れたビット線電位は０Ｖに近い状態であるが、完全には
０Ｖにはならない。この段階では"0" データをしっかり
とは書き込めないが、電源オフ時には、セルキャパシタ
のヒステリシス特性曲線上の元の位置（ｙ切片上の分極
位置）に戻るので問題はない。
【０１６６】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖにした後、分離制御信号φt を０Ｖ→ＶPP
と上昇させて分離用トランジスタＱＳをオンすることに
より、センスアンプＳＡによりラッチされているデータ
をビット線対ＢＬ、ＢＢＬに書き込む。
【０１６７】この時、センスアンプ領域１０中のＢＬ側
の電位が“Ｈ”であれば、ＢＬ側のセルＭ0 にはビット
線からプレート線への向きの分極が改めて書き込まれる
ことになるが、センスアンプ領域１０中のＢＬ側の電位
が“Ｌ”であれば、ＢＬ側のセルＭ0 には最初に書き込
まれたプレート線からビット線への向きのデータがその
まま書かれ続けられることになる。
【０１６８】即ち、本実施例では、ビット線対ＢＬ、Ｂ
ＢＬの電位が０Ｖに近い状態で、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させてセルＭ0 、ＢＭ
0 に"0" データを書き込み、その後、プレート線電位Ｖ
(PL<0>) 、Ｖ(PL<1>) を０Ｖに下げてからセンスアンプ
ＳＡからセルＢＭ0 に"1" データを書き込む。
【０１６９】この後、ワード線電位Ｖ(WLr<0>)をＶPPに
昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を
非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”
に上昇させる。
【０１７０】従って、第２実施例によれば、前述した第
１実施例と同様にプレート線電位とビット線電位の両方
が“Ｈ”になることはなく、従来の第１の動作例で述べ
た様なディスターブの問題は生じない。また、分離用ト
ランジスタＱＳをオフにした後にセンス増幅するので、
セルキャパシタのアンバランスがセンスアンプＳＡから
見えなくなり、また、重いビット線の寄生容量ＣB もセ
ンスアンプＳＡから見えなくなり、高速同が可能になる
という副次的な効果がある。
【０１７１】また、第２実施例におけるリードサイクル
の動作は、第１実施例におけるリードサイクルの動作と
比べて、ビット線対ＢＬ、ＢＢＬのイコライズ動作が異
なっている。即ち、第１実施例におけるリードサイクル
（およびライトサイクル）では、分離用トランジスタＱ
Ｓをオフにしている間にイコライズ制御信号Ｖ(BEQL)を
上げ下げしなければいけなかったが、第２実施例におけ
るリードサイクルでは分離用トランジスタＱＳをオフに
している間にイコライズ制御信号Ｖ(BEQL)を下げ放しで
よい。そのために、第２実施例では、リードサイクルと
ライトサイクルとでおのおの独立に動作タイミングを最
適化し、リードサイクルタイムＴ(R) をライトサイクル
タイムＴ(R/W) より短く設定することが可能になる。
【０１７２】なお、上記第２実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０１７３】＜第３実施例＞本実施例は、シングルプレ
ートパルス駆動方式を採用した第１実施例および第２実
施例と比べて、ダブルプレートパルス駆動方式を採用し
た点が異なる。
【０１７４】図４は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス
駆動方式による読み出しおよびチップ外部からの書き込
みを行う場合の一連の動作を示すタイミングチャートお
よび図１中のセルトランジスタTr0 〜Tr7 の一端ノード
BL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノード
BBL0r 〜BBL7r の電位の詳細な推移を示している。
【０１７５】ここでは、前述した第１実施例と同様に、
例えばワード線ＷＬr<0>を選択する場合において、選択
されるセルの内、ＢＬ側のセルＭ0 にはプレート線ＰＬ
<0>からビット線ＢＬへの向きの分極（即ち、データ"0"
）、ＢＢＬ側のセルＢＭ0にはビット線ＢＢＬからプレ
ート線ＰＬ<1> への向きの分極（即ち、データ"1"）が
書き込まれているものとし、セルＭ0 、ＢＭ0 からそれ
ぞれデータ"0" 、データ"1" を読み出し、続いてチップ
外部からそれぞれデータ"1" 、データ"0" を書き込む場
合を想定する。
【０１７６】以下、図４を参照しながら具体的に動作を
説明する。
【０１７７】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してフローティング状態にし、データを読み出す準
備をする。
【０１７８】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆
動することによって分極量の差のみをデータとしてビッ
ト線対ＢＬ、ＢＢＬに読み出す。この際、セルトランジ
スタTr0 の一端ノードBL0Rに読み出された電荷量および
セルトランジスタBTr0の一端ノードBBL0r に読み出され
た電荷量はセンスアンプＳＡの一対のセンスノードに読
み出される。
【０１７９】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SE
N) を上げてセンスアンプＳＡによりセンス増幅させ
る。また、前記切り離しが行われているうちにカラム選
択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側の
データのチップ外への読み出し／チップ外からのデータ
のセンスアンプＳＡへの書き込みを行う。
【０１８０】一方、前記したように分離用トランジスタ
ＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイ
コライズし、その状態でプレート線電位Ｖ(PL<0>) 、Ｖ
(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動するこ
とによって、セルＭ0 、ＢＭ0 の両方に"0" データ（即
ち、プレート線からビット線への向きの分極）を書き込
む。
【０１８１】続いて、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除して再びフローティング状態にした後、分離制御信
号φtを０Ｖ→ＶPPと上昇させて分離用トランジスタＱ
Ｓをオンすることにより、センスアンプＳＡによりラッ
チされているデータをビット線対ＢＬ、ＢＢＬに書き込
む。
【０１８２】この時、ＢＢＬ側のセルＢＭ0 には、セン
スアンプ領域１０中のＢＢＬ側の電位が“Ｈ”であれ
ば、ビット線からプレート線への向きの分極が改めて書
き込まれることになるが、チップ外部からの書き込みに
よってセンスアンプ領域１０中のＢＢＬ側の電位が
“Ｌ”となっているので、分離用トランジスタＱＳがオ
フの期間に最初に書き込まれたプレート線からビット線
への向きのデータがそのまま書かれ続けられることにな
る。一方、ＢＬ側のセルＭ0 には、チップ外部からの書
き込みによってセンスアンプ領域１０中のＢＬ側の電位
は“Ｈ”となっているので、ビット線からプレート線の
向きの分極が書かれることになる。
【０１８３】即ち、本実施例では、ビット線対ＢＬ、Ｂ
ＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を上昇させてセルＭ0 、ＢＭ0 に"0"
データを書き込み、その後、プレート線電位Ｖ(PL<0>)
、Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡ
からセルＭ0 、ＢＭ0 にそれぞれデータ"1" 、"0" を書
き込む。
【０１８４】この後、ワード線電位Ｖ(WLr<0>)をＶPPに
昇圧し、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を
非活性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”
に上昇させる。
【０１８５】従って、第３実施例によれば、前述した第
１実施例と同様にプレート線電位とビット線電位の両方
が“Ｈ”になることはなく、従来の第２の動作例で述べ
た様なディスターブの問題は生じない。また、分離用ト
ランジスタＱＳをオフにした後にセンス増幅するので、
セルキャパシタの容量のアンバランスが存在してもセン
スアンプＳＡから見えなくなり、重いビット線の寄生容
量ＣB もセンスアンプＳＡから見えなくなるという副次
的な効果がある。
【０１８６】なお、上記第３実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０１８７】＜第４実施例＞本実施例は、ライトサイク
ルにおいてワード線ＷＬr<0>を選択してセルＭ0 、ＢＭ
0 を選択し、ダブルプレートパルス駆動方式を採用した
場合の動作を示した第３実施例に対し、リードサイクル
においてワード線ＷＬr<7>を選択してセルＭ7 、ＢＭ7
を選択し、ダブルプレートパルス駆動方式を採用した場
合の動作である。
【０１８８】図５は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス
駆動方式による読み出しおよび再書き込みを行う場合の
一連の動作を示すタイミングチャートおよび図１中のセ
ルトランジスタTr0 〜Tr7 の一端ノードBL0R〜BL7R、セ
ルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BBL7r
の電位の詳細な推移を示している。
【０１８９】ここでは、例えばワード線ＷＬr<7>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＭ7 、ＢＭ7 からそれぞれデータ"0" 、デー
タ"1" を読み出し、続いて再書き込みを行う場合を想定
する。
【０１９０】以下、図５を参照しながら具体的に動作を
説明する。
【０１９１】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬをフローティング状態
にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備
をする。
【０１９２】次に、ワード線電位Ｖ(WLr<7>)をＶPPから
０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆
動することによって分極量の差のみをデータとしてビッ
ト線対ＢＬ、ＢＢＬに読み出す。
【０１９３】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げるとともにセンスアンプ活性化信号Ｖ(SE
N) を上げてセンスアンプＳＡによりセンス増幅させ
る。また、前記切り離しが行われているうちにカラム選
択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側の
データのチップ外への読み出し／チップ外からのデータ
のセンスアンプＳＡへの書き込みを行う。
【０１９４】一方、前記したように分離用トランジスタ
ＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイ
コライズし、その状態でプレート線電位Ｖ(PL<0>) 、Ｖ
(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動するこ
とによって、セルＭ7 、ＢＭ7 の両方に"0" データ（即
ち、プレート線からビット線への向きの分極）を書き込
む。
【０１９５】続いて、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬを再びフローティング
状態にした後、分離制御信号φt を０Ｖ→ＶPPと上昇さ
せて分離用トランジスタＱＳをオンすることにより、セ
ンスアンプＳＡによりラッチされているデータをビット
線対ＢＬ、ＢＢＬに書き込む。
【０１９６】この時、センスアンプ領域１０中のＢＬ側
の電位が“Ｈ”であれば、ＢＬ側のセルＭ7 にはビット
線からプレート線への向きの分極が改めて書き込まれる
ことになるが、センスアンプ領域１０中のＢＬ側の電位
が“Ｌ”であれば、ＢＬ側のセルＭ7 には分離用トラン
ジスタＱＳがオフの期間に最初に書き込まれたプレート
線からビット線への向きのデータがそのまま書かれ続け
られることになる。
【０１９７】即ち、本実施例では、ビット線対ＢＬ、Ｂ
ＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を昇圧してセルＭ7 、ＢＭ7 に"0" デ
ータを書き込み、その後、プレート線電位Ｖ(PL<0>) 、
Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡから
セルＢＭ7 に"1" データを書き込む。
【０１９８】この後、ワード線電位Ｖ(WLr<7>)をＶPPに
上昇させ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)
を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させる。
【０１９９】従って、第４実施例によれば、前述した第
１実施例と同様にプレート線電位とビット線電位の両方
が“Ｈ”になることはなく、従来の第３の動作例で述べ
た様なディスターブの問題は生じない。また、分離用ト
ランジスタＱＳをオフにした後にセンス増幅するので、
セルキャパシタの容量のアンバランスがセンスアンプＳ
Ａから見えなくなる。また、重いビット線の寄生容量Ｃ
B もセンスアンプＳＡから見えなくなり、センス動作の
高速化が図れるという副次的な効果がある。
【０２００】なお、上記第４実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／再書き込みを行う場合の一連
の動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出
し／再書き込みを行う場合は、１個のセルを選択し、こ
のセルからビット線に読み出された電位と別途生成され
た参照電位（例えば前記ビット線と相補なるビット線に
リファレンスセルから読み出した電位）とを比較増幅す
ることにより容易に実現することができる。
【０２０１】＜第５実施例＞本実施例は、プレート線電
位を０Ｖに下げ、続いてイコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げた後にデータをビット線対ＢＬ、ＢＢＬに
書き始める第１実施例と比べて、プレート線電位を０Ｖ
にまで下げきる途中の段階でデータをビット線対ＢＬ、
ＢＢＬに書き始めることにより、第１実施例よりも高速
化を図ることが可能になる点が異なる。
【０２０２】図６は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のメモリセルに対するシングルプレー
トパルス駆動方式による読み出し／チップ外部からの書
き込みを行う場合の一連の動作を示すタイミングチャー
トおよび図１中のセルトランジスタTr0 〜Tr7 の一端ノ
ードBL0R〜BL7R、セルトランジスタBTr0〜BTr7の一端ノ
ードBBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２０３】ここでは、例えばワード線ＷＬr<0>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ0 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ0 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＭ0 からデータ"0" を読み出し、続いてチッ
プ外部よりデータ"1"を書き込む場合を想定する。
【０２０４】以下、図６を参照しながら具体的に動作を
説明する。
【０２０５】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬをフローティング状態
にし、ビット線対ＢＬ、ＢＢＬにデータを読み出す準備
をする。
【０２０６】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット
線対ＢＬ、ＢＢＬにデータを読み出す。より具体的に述
べれば、プレート線電位を上昇させることによってセル
トランジスタTr0 の一端ノードBL0Rおよびセルトランジ
スタBTr0の一端ノードBBL0r に読み出された電荷はセン
スアンプＳＡの一対のセンスノードに読み出される。
【０２０７】次に、分離制御信号φt をＶPPから０Ｖに
下げて分離用トランジスタＱＳをオフにし、イコライズ
回路ＥＱとセンスアンプＳＡとの間でビット線対ＢＬ、
ＢＢＬを切り離す。そして、センスアンプ活性化信号Ｖ
(BSEP)を下げ、センスアンプ活性化信号Ｖ(SEN) を上げ
てセンスアンプＳＡによりセンス増幅させる。また、前
記切り離しが行われているうちにカラム選択信号Ｖ(CS
L) を“Ｈ”に上げ、センスアンプＳＡ側のデータのチ
ップ外への読み出し／チップ外からのデータのセンスア
ンプＳＡへの書き込みを行う。
【０２０８】一方、前記したように分離用トランジスタ
ＱＳをオフした後、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させてビット線対ＢＬ、ＢＢＬを０Ｖにイ
コライズする。これにより、セルＭ0 、ＢＭ0 の両方
に"0" データ（即ち、プレート線からビット線への向き
の分極）を書き込む。
【０２０９】続いて、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ、ＢＢＬを再びフローティング
状態にする。次に、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<
1>) を０Ｖに下げていく動作と同時に、分離制御信号φ
t を０Ｖ→ＶPPと上昇させて分離用トランジスタＱＳを
オンすることにより、センスアンプＳＡによりラッチさ
れているデータをビット線対ＢＬ、ＢＢＬに書き込む。
【０２１０】この時、ＢＬ側のセルＭ0 には、センスア
ンプ領域１０中のＢＬ側の電位が“Ｈ”であれば、ビッ
ト線からプレート線への向きの分極が改めて書き込まれ
ることになるが、センスアンプ領域１０中のＢＬ側の電
位が“Ｌ”であれば、分離用トランジスタＱＳがオフの
期間に最初に書き込まれたプレート線からビット線への
向きのデータがそのまま書かれ続けられることになる。
【０２１１】本実施例では、セルＭ0 はビット線ＢＬか
らプレート線ＰＬ<0> への向きの分極（データ"1" ）に
書き換えられ、セルＢＭ0 にはプレート線ＰＬ<1> から
ビット線への向きの分極（データ"0" ）がそのまま書か
れ続けられることになる。
【０２１２】この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を“Ｈ”から“Ｌ”に下げてブロック選択トラ
ンジスタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線
ＷＬr<0>をＶPPに上昇させ、センスアンプ活性化信号(S
EN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制御信号
Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２１３】従って、第５実施例によれば、前述した第
１実施例と同様に、ディスターブの低減効果、セルキャ
パシタの容量のアンバランスがセンスアンプＳＡから見
えなくなるという副次的な効果、ビット線の寄生容量Ｃ
B もセンスアンプＳＡから見えなくなり、センス動作が
高速に行われるという副次的な効果が得られる。
【０２１４】しかも、第５実施例において、特徴的なこ
とは、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を０Ｖに
まで下げきる途中で、センスアンプＳＡによりラッチさ
れているデータをビット線対ＢＬ、ＢＢＬに書き始める
ので、前記第１実施例よりも高速化を図ることが可能に
なることである。
【０２１５】なお、上記第５実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０２１６】＜第６実施例＞本実施例では、前述した第
１実施例のリードサイクルの動作およびライトサイクル
の動作と比べて、分離制御信号φt の“Ｌ”レベルが異
なる場合の例を説明する。
【０２１７】図７は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対する本実施例におけるシン
グルプレートパルス駆動方式による読み出し／再書き込
みを行う場合のリードサイクルとしての一連の動作を示
すタイミングチャートおよび図１中のセルトランジスタ
Tr0 〜Tr7 の一端ノードBL0R〜BL7R、セルトランジスタ
BTr0〜BTr7の一端ノードBBL0r 〜BBL7r の電位の詳細な
推移を示している。
【０２１８】図８は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対する本実施例におけるシン
グルプレートパルス駆動方式による読み出し後にチップ
外部からメモリセルへ書き込みする場合のライトサイク
ルとしての一連の動作を示すタイミングチャートおよび
図１中のセルトランジスタTr0 〜Tr7 の一端ノードBL0R
〜BL7R、セルトランジスタBTr0〜BTr7の一端ノードBBL0
r 〜BBL7r の電位の詳細な推移を示している。
【０２１９】まず、リードサイクルの動作について、図
７を参照しながら、具体的に動作を説明する。ここで
は、例えばワード線ＷＬr<0>を選択する場合において、
選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線
ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、デー
タ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬか
らプレート線ＰＬ<1> への向きの分極（即ち、データ"
1" ）が書き込まれているものとし、メモリセルＭ0 か
らデータ"0" を読み出し、続いて再書き込みを行う場合
を想定する。
【０２２０】まず、出力イネーブル制御信号／ＯＥが活
性状態（“Ｌ”）になって出力可能状態になった後、イ
コライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビット線対
ＢＬ、ＢＢＬのイコライズを解除してビット線対ＢＬ、
ＢＢＬをフローティング状態にし、ビット線対ＢＬ、Ｂ
ＢＬにデータを読み出す準備をする。
【０２２１】次に、ワード線電位Ｖ(WLr<0>)をＶPPから
０Ｖに下げてセルＭ0 、ＢＭ0 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させてビット
線対ＢＬ、ＢＢＬにデータを読み出す。この際、セルト
ランジスタTr0 の一端ノードBL0Rに読み出された電荷量
およびセルトランジスタBTr0の一端ノードBBL0r に読み
出された電荷量はセンスアンプＳＡの一対のセンスノー
ドに読み出される。
【０２２２】次に、分離制御信号φt をＶPPからＶPP未
満の一定の電位（本例ではＶCC）に下げる。そして、セ
ンスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンス
アンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡに
よりセンス増幅させる。また、分離制御信号φt をＶCC
に下げているうちにカラム選択信号Ｖ(CSL) を上げ、セ
ンスアンプＳＡ側のデータをチップ外へ読み出す。
【０２２３】ここで、注意すべきは、前記第６実施例に
おいては、前記分離制御信号φt をＶPPから０Ｖまで下
げて分離用トランジスタＱＳを完全にオフにしていた
が、本例では分離制御信号φt をＶPPからＶCCまでしか
下げない。
【０２２４】このように分離制御信号φt をＶPPからＶ
CCに下げておくと、図１中のセルトランジスタBTr1〜BT
r7の一端ノードBBL1r 〜BBL7r の電位は、前記したよう
にプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上昇させる
ことによって“Ｈ”に持ち上がっている状態にあり、セ
ンス増幅によりセルトランジスタBTr0の一端ノードBBL0
r の電位は持ち上がるが、上記ノードBBL0r の電位はＶ
CC−Ｖthまでしか持ち上がらない。したがって、セルト
ランジスタBTr1〜BTr7の一端ノードBBL1r 〜BBL7r のブ
ートは、前記ノードBBL0r の電位がＶCCまで持ち上がっ
た時に比べて低減し、結果的にディスターブを低減させ
ることが可能になる。
【０２２５】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖにした後、分離制御信号φt をＶPPに戻し
て分離用トランジスタＱＳをオンすることにより、セン
スアンプＳＡによりラッチされているデータをビット線
対ＢＬ、ＢＢＬに書き込む。この時、センスアンプ領域
１０中のＢＬ側の電位が“Ｈ”であれば、ＢＬ側のセル
Ｍ0 にはビット線からプレート線への向きの分極が改め
て書き込まれることになるが、センスアンプ領域１０中
のＢＬ側の電位が“Ｌ”であれば、ＢＬ側のセルＭ0 に
は最初に書き込まれたプレート線からビット線への向き
のデータがそのまま書かれ続けられることになる。
【０２２６】即ち、本実施例では、プレート線電位Ｖ(P
L<0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させた時にセンスア
ンプ領域１０中のＢＬ側の電位（データ"0" ）をセルＭ
0 に書き込む。また、センスアンプ領域１０中のＢＢＬ
側の電位（データ"1" ）をセルＢＭ0 に再書き込みする
時は、前記分離制御信号φt をＶPPに戻す時点でノード
BBL0r の電位がＶCC−Ｖthにまで達しているので、ノー
ドBBL0r の電位をＶCCまで回復させる時間が短く、高速
化が達成される。
【０２２７】この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)をＶPPから０Ｖに下げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線駆動
電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信
号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制
御信号Ｖ(BEQL)を“Ｈ”に上昇させる。
【０２２８】即ち、第６実施例のリードサイクルの動作
では、ノードBBL0r の電位がＶCC−Ｖthまでしか持ち上
がらないようにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<
1>)を０Ｖにした後に分離制御信号φt をＶPPに戻して
ノードBBL0r の電位をＶCCまで上げるという工夫によ
り、セルトランジスタB Tr1 〜BTr7の一端ノードBBL1r
〜BBL7r のブートを低減させ、ディスターブを低減させ
ることと高速化を両立させることが可能になる。
【０２２９】次に、ライトサイクルの動作について、図
８を参照しながら、具体的に動作を説明する。ここで
は、例えばワード線ＷＬr<0>を選択する場合において、
選択されるセルの内、ＢＬ側のセルＭ0 にはプレート線
ＰＬ<0> からビット線ＢＬへの向きの分極（即ち、デー
タ"0" ）、ＢＢＬ側のセルＢＭ0 にはビット線ＢＢＬか
らプレート線ＰＬ<1> への向きの分極（即ち、データ"
1" ）が書き込まれているものとし、セルＭ0 、ＢＭ0
からそれぞれデータ"0" 、データ"1" を読み出し、続い
てチップ外部からセルデータ"1" 、データ"0" を書き込
む場合を想定する。
【０２３０】このライトサイクルの動作は、前述したリ
ードサイクルの動作と同様にデータを読み出した後、再
書き込みのタイミングでチップ外部からメモリセルへデ
ータを書き込むものである。
【０２３１】まず、ライトイネーブル制御信号／ＷＥが
活性状態（“Ｌ”）になって書き込み可能状態になった
後、イコライズ制御信号Ｖ(BEQL)を“Ｌ”に下げてビッ
ト線対ＢＬ、ＢＢＬのイコライズを解除してビット線対
ＢＬ、ＢＢＬをフローティング状態にし、データを読み
出す準備をする。
【０２３２】次に、ワード線電位Ｖ(WLr<0>)を“Ｈ”か
ら“Ｌ”に下げてセルＭ0 、ＢＭ0の両端に電位差がか
かる準備をする。続いて、ブロック選択信号Ｖ(BSr<0
>)、Ｖ(BSr<1>)を“Ｌ”から“Ｈ”に上げてブロック選
択トランジスタＱＢ0 、ＱＢ1をオンにし、プレート線
電位Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇さ
せてビット線対ＢＬ、ＢＢＬにデータを読み出す。この
際、セルトランジスタTr0 の一端ノードBL0Rに読み出さ
れた電荷量およびセルトランジスタBTr0の一端ノードBB
L0r に読み出された電荷量はセンスアンプＳＡの一対の
センスノードに読み出される。
【０２３３】次に、分離制御信号φt をＶPPからＶPP未
満の一定の電位（本例ではＶCC）に下げる。そして、セ
ンスアンプ活性化信号Ｖ(BSEP)を下げるとともにセンス
アンプ活性化信号Ｖ(SEN) を上げてセンスアンプＳＡに
よりセンス増幅させる。また、分離制御信号φt をＶCC
に下げているうちにカラム選択信号Ｖ(CSL) を上げ、チ
ップ外部からセンスアンプＳＡにデータを書き込む。
【０２３４】前記したように分離制御信号φt をＶPPか
らＶCCに下げておくと、図１中のセルトランジスタBTr1
〜BTr7の一端ノードBBL1r 〜BBL7r の電位は、前記した
ようにプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) を上昇さ
せることによって“Ｈ”に持ち上がっている状態にあ
り、センス増幅によりセルトランジスタBTr0の一端ノー
ドBBL0r の電位は持ち上がるが、上記ノードBBL0r の電
位はＶCC−Ｖthまでしか持ち上がらない。
【０２３５】したがって、セルトランジスタBTr1〜BTr7
の一端ノードBBL1r 〜BBL7r のブートは、前記ノードBB
L0r の電位がＶCCまで持ち上がった時に比べて低減し、
結果的にディスターブを低減させることが可能になる。
【０２３６】また、セルトランジスタTr1〜Tr7に対する
ディスターブの低減効果はBTr1〜BTr7に比べて一層顕著
になると同時に高速化も達成できる。
【０２３７】セルデータのリード時は、セルトランジス
タTr1〜Tr7の一端ノードBL1r 〜BL7r の電位は、前記し
たように“Ｈ”に持ち上がっている状態にあり、センス
動作によってBL0r は一度０Ｖになった後に外部からの
書き込みによって“Ｈ”に持ち上がるのだが、このとき
ＶCC−Ｖthまでしか持ち上がらない。このため、ＶCCま
で持ち上がった場合に比べると、ブートは低下し、ディ
スターブも低減される。また、分離制御信号φt をＶPP
に戻す時点でBL0r の電位はＶCC−Ｖthにまで回復して
いるので、ＶCCまで戻す時間が少なくてすみ、高速化を
達成できる。
【０２３８】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖにした後、分離制御信号φt をＶPPに戻し
て分離用トランジスタＱＳをオンすることにより、セン
スアンプＳＡによりラッチされているデータをビット線
対ＢＬ、ＢＢＬを介してセルＭ0 、ＢＭ0 に書き込む。
【０２３９】即ち、本実施例では、プレート線電位Ｖ(P
L<0>) 、Ｖ(PL<1>) を“Ｈ”に上昇させた時にセンスア
ンプ領域１０中のＢＢＬ側の電位（データ"0" ）をセル
ＢＭ0 に書き込む。
【０２４０】この後、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)をＶPPから０Ｖに下げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオフにし、続いて、ワード線駆動
電位Ｖ(WLr<0>)をＶPPに昇圧し、センスアンプ活性化信
号Ｖ(SEN) 、Ｖ(BSEP)を非活性状態にし、イコライズ制
御信号Ｖ(BE QL) を“Ｈ”に上昇させる。
【０２４１】即ち、第６実施例のライトサイクルの動作
では、ノードBBL0r の電位がＶCC−Ｖthまでしか持ち上
がらないようにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<
1>)を０Ｖにした後に分離制御信号φt をＶPPに戻して
ノードBBL0r の電位をＶCCまで上げるという工夫によ
り、セルトランジスタB Tr1 〜BTr7の一端ノードBBL1r
〜BBL7rとセルトランジスタTr1 〜Tr7の一端ノードBL1r
〜BL7rのブートを低減させ、結果的にディスターブを低
減させることが可能になる。特に、セルトランジスタTr
1 〜Tr7のディスターブ低減効果が顕著となる。
【０２４２】従って、第６実施例によれば、第１実施
例、第２実施例と同様に、ディスターブの低減効果など
が得られるほか、分離制御信号φt をＶPPに戻す時点で
ノードBL0rあるいはBBL0r の電位をＶCCまで回復させる
時間が短くなり、前記第１実施例、第２実施例よりも高
速化を図ることが可能になる。
【０２４３】なお、上記第６実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現できる。
【０２４４】＜第７実施例＞前述した第６実施例では、
センス増幅が行われている状態でプレート線の電位が下
降する前後での分離制御信号φt の電位を一通りに規定
していたが、本実施例では、ディスターブを低減させる
ために最低限必要な動作とそれ以外の動作とを明確化し
ている。
【０２４５】図９は、図７を参照して前述した第６実施
例のリードサイクルの動作とほぼ同様に行うリードサイ
クルの動作を示しており、第６実施例のリードサイクル
の動作と比べて、基本的には同じであるが、分離制御信
号φt の電位の不定（don'tcare）期間を斜線で示して
いる。
【０２４６】即ち、メモリセルからセンスアンプに信号
が伝われば、分離制御信号φt の電位はＶPPでもそれ未
満の電位（本例ではＶCC）でもよく、センス増幅の前後
でＶCCを一定にした場合にはアクセスタイムの高速化を
図ることも可能である。
【０２４７】また、メモリセルへの再書き込みが行われ
た後、分離制御信号φt の電位はＶPPからＶCCに下げら
れることになる。
【０２４８】図１０は、図８を参照して前述した第６実
施例のライトサイクルの動作とほぼ同様に行うリードサ
イクルの動作を示しており、第６実施例のライトサイク
ルの動作と比べて、基本的には同じであるが、分離制御
信号φt の電位の不定（don't care）期間を斜線で示し
ている。
【０２４９】即ち、メモリセルからセンスアンプに信号
が伝われば、分離制御信号φt の電位はＶPPでもそれ未
満の電位（本例ではＶCC）でもよく、センス増幅の前後
でＶCCを一定にした場合にはアクセスタイムの高速化を
図ることも可能である。
【０２５０】また、メモリセルへの書き込みが行われた
後、分離制御信号φt の電位はＶPPからＶCCに下げられ
ることになる。
【０２５１】従って、第７実施例によれば、第６実施例
と同様のディスターブの低減効果などが得られるほか、
アクセスタイムのさらなる高速化を図ることが可能にな
る。
【０２５２】なお、上記第７実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０２５３】＜第８実施例＞前述した第１〜第７実施例
では、分離制御信号φt の電位を変化させたが、本実施
例では、分離制御信号φt の電位をＶPP等の一定電位に
固定するか、分離制御用トランジスタＱＳを取り去る。
【０２５４】図１１は、図１のチェインＦＲＡＭにおい
て、２Ｔ２Ｃ方式のセルに対するダブルプレートパルス
駆動方式による読み出しおよびチップ外部からの書き込
みを行う場合の一連の動作を示すタイミングチャートお
よび図１中のセルトランジスタBTr0〜BTr7の一端ノード
BBL0r 〜BBL7r の電位の詳細な推移を示している。
【０２５５】ここでは、例えばワード線ＷＬr<7>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＭ7 からデータ"0" を読み出し、続いてチッ
プ外からの書き込みを行う場合を想定する。
【０２５６】以下、図１１を参照しながら具体的に動作
を説明する。
【０２５７】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してフローティング状態にし、ブロック選択信号Ｖ
(BSr<0>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてトランジ
スタＱB0、ＱB1をオンにし、データを読み出す準備をす
る。また、分離制御信号φt の電位をＶPP等の一定電位
に固定しておく。
【０２５８】次に、ワード線電位Ｖ(WLr<7>)をＶPPから
０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を０ＶからＶPPに上げてブロック選択トランジ
スタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆
動することによって分極量の差のみをデータとしてビッ
ト線対ＢＬ、ＢＢＬに読み出す。
【０２５９】次に、センスアンプ活性化信号Ｖ(BSEP)を
下げるとともにセンスアンプ活性化信号Ｖ(SEN) を上げ
てセンスアンプＳＡによりセンス増幅させる。ここで注
意すべき点は、この時点ではセンスアンプＳＡの電源電
位はＶCC未満であるということである。また、カラム選
択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプＳＡ側の
データのチップ外への読み出し／チップ外からのデータ
のセンスアンプＳＡへの書き込みを行う。
【０２６０】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動すること
によって、セルＭ7 、ＢＭ7 に再書き込みを行う。そし
て、上記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が
“Ｌ”（０Ｖ）になった後にセンスアンプＳＡの電源電
位Ｖ(SAP) をＶCC未満の電位からＶCCに引き上げる。
【０２６１】この後、ワード線電位Ｖ(WLr<7>)をＶPPに
上昇させ、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を
０Ｖに下げ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSE
P)を非活性状態にし、イコライズ制御信号Ｖ(BEQL)を
“Ｈ”に上昇させる。
【０２６２】即ち、第８実施例によれば、プレート線電
位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｈ”の状態にある時のセ
ンスアンプＳＡの電源電位Ｖ(SAP) をＶCCより引き下げ
ておき、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が０Ｖ
に下降した後にセンスアンプＳＡの電源電位Ｖ(SAP) を
ＶCCに上昇させる。
【０２６３】このようにセンス増幅中にセンスアンプＳ
Ａの電源電位Ｖ(SAP) を調節することにより、ディスタ
ーブを低減させることができる。
【０２６４】なお、上記第８実施例では、２Ｔ２Ｃ方式
のセルに対する読み出し／書き込みを行う場合の一連の
動作を示したが、１Ｔ１Ｃ方式のセルに対する読み出し
／書き込みを行う場合は、１個のセルを選択し、このセ
ルからビット線に読み出された電位と別途生成された参
照電位（例えば前記ビット線と相補なるビット線にリフ
ァレンスセルから読み出した電位）とを比較増幅するこ
とにより容易に実現することができる。
【０２６５】ここで、上述した第１の実施の形態を要約
して説明する。
【０２６６】チェインＦＲＡＭにおいて、例えばダブル
プレートパルス駆動方式において、センスアンプを起動
した後に再書き込みのためのプレート線の駆動を行う場
合を想定する。
【０２６７】この場合、従来のチェインＦＲＡＭで
は、"1" 読みの場合、ビット線がセンスアンプの電源レ
ベルまで増幅された上に更にプレート線により駆動され
るので、メモリセルユニット内部のノードがブートされ
ることになり、基板バイアス効果によってトランスファ
ゲートがオフする。
【０２６８】その状態で更にプレート線電位が上昇する
ので、セルトランスファゲートがオフした後に上昇した
分は、プレート線とセルトランスファゲートの間に連な
る容量成分により容量分割され、結果として、各セルト
ランスファゲートの両端に電位差が発生し、これによっ
て各セルキャパシタの蓄積分極量が減少し、ディスター
ブが発生する。
【０２６９】そこで、第１の実施の形態に係るチェイン
ＦＲＡＭでは、セルアレイとセンスアンプＳＡとの間に
分離用トランジスタＱＳと、この分離用トランジスタＱ
Ｓよりもセルアレイ側にビット線対ＢＬ、ＢＢＬを所定
のタイミングで接地電位へイコライズするためのイコラ
イズ回路ＥＱを設け、これらを制御して前記ディスター
ブを抑制する。
【０２７０】具体的には分離用トランジスタＱＳをオフ
して読み出したデータを保護しつつ、イコライズ回路Ｅ
Ｑをオンの状態にして２発目のプレート線駆動を行うこ
とにより、まず"0" データをセルに書き込む。
【０２７１】続いて、プレート線を０Ｖに下げてイコラ
イズ回路ＥＱをオフした後に分離用トランジスタＱＳを
オンすることにより、センスアンプＳＡにラッチされて
いる読み出しデータ、あるいはチップ外部より入力した
データをセルに書き込む。この時、センスアンプＳＡに
ラッチされているデータが"1" であれば、セルの"0"デ
ータは"1" に書き換わることになる。
【０２７２】以上の動作では、プレート線とセンスアン
プが共に“Ｈ”になることはないので、従来のチェイン
ＦＲＡＭで生じる様なディスターブの問題は生じない。
【０２７３】＜第２の実施の形態＞前述した第１の実施
の形態に係るチェインＦＲＡＭは、イコライズ回路ＥＱ
とセンスアンプＳＡとの間に分離用トランジスタＱＳを
設け、センス増幅の前に分離用トランジスタＱＳをオフ
し、プレート線電位を０Ｖに下降させた後に分離用トラ
ンジスタＱＳをオンし、メモリセルに書き込みあるいは
再書き込みを行うように動作させた。
【０２７４】これに対して、前記イコライズ回路ＥＱと
センスアンプＳＡとの間の電気的な分離手段を変更した
第２の実施の形態に係るチェインＦＲＡＭについて以下
に説明する。
【０２７５】図１２は、第２の実施の形態に係るチェイ
ンＦＲＡＭの一部の構成を概略的に示しており、特にメ
モリセルアレイおよび周辺回路の一部の回路接続を示し
ている。
【０２７６】第２の実施の形態に係るチェインＦＲＡＭ
の構成は、第１の実施の形態に係るチェインＦＲＡＭの
構成と比べて、分離用トランジスタＱＳを省略し、セン
スアンプ領域２０、書き込み回路２１が異なり、その他
は同じであるので図１中と同一符号を付している。
【０２７７】即ち、センスアンプ領域２０においては、
ビット線対ＢＬ、ＢＢＬにイコライズ回路ＥＱが接続さ
れるとともにセンス入力用トランジスタの制御電極（本
例では、ＮＭＯＳトランジスタＱＡのゲート）が接続さ
れている。このトランジスタＱＡは、ソースが接地電位
ＶSSに接続され、ドレインに第２のビット線対ＢＬ2あ
るいはＢＢＬ2 が接続されている。この第２のビット線
対ＢＬ2 、ＢＢＬ2 にセンスアンプＳＡ、カラム選択ゲ
ートＣＧおよびビット線プリチャージ回路ＰＲが接続さ
れている。
【０２７８】そして、上記第２のビット線対ＢＬ2 、Ｂ
ＢＬ2 と前記ビット線対ＢＬ、ＢＢＬとの間に書き込み
回路２１が接続している点が異なる。
【０２７９】前記ビット線プリチャージ回路ＰＲは、ビ
ット線プリチャージ電位ＶPRが与えられるビット線プリ
チャージ線と第２のビット線対ＢＬ2 、ＢＢＬ2 との間
にそれぞれ接続されたプリチャージ用のＮＭＯＳトラン
ジスタＱＰを有し、ビット線プリチャージ制御信号Ｖ(B
LPR)により制御される。
【０２８０】前記書き込み回路２１は、第２のビット線
対ＢＬ2 、ＢＢＬ2 とビット線対ＢＬ、ＢＢＬとの間に
それぞれ接続された書き込み用のＮＭＯＳトランジスタ
ＱＷからなり、書き込み制御信号Ｖ(WRITE) により制御
される。
【０２８１】第２の実施の形態に係るチェインＦＲＡＭ
の動作は、第１の実施の形態に係るチェインＦＲＡＭの
動作と比べて、ビット線プリチャージ回路ＰＲにより第
２のビット線対ＢＬ2 、ＢＢＬ2 を所定電位ＶPRにプリ
チャージし、選択セルからビット線対ＢＬ、ＢＢＬに読
み出された電位をトランジスタＱＡのゲートで直接に受
け、第２のビット線対ＢＬ2 、ＢＢＬ2 に接続されてい
るセンスアンプＳＡで比較増幅が完了した後に、書き込
み回路２１をオンさせてビット線対ＢＬ、ＢＢＬとＢＬ
2 、ＢＢＬ2 をそれぞれ接続し、選択セルに書き戻すよ
うに動作させる点が異なる。
【０２８２】＜第９実施例＞図１３は、図１２に示した
第２の実施の形態に係るチェインＦＲＡＭにおいて、２
Ｔ２Ｃ方式のセルに対するシングルプレートパルス駆動
方式による読み出しおよびチップ外部からの書き込みを
行う場合の一連の動作を示すタイミングチャートおよび
図１２中のセルトランジスタTr0 〜T r7の一端ノードBL
0R〜BL7Rの電位、セルトランジスタBTr0〜BTr7の一端ノ
ードBBL0R 〜BBL7R の電位の詳細な推移を示している。
【０２８３】ここでは、例えばワード線ＷＬr<7>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＭ7 からデータ"0" を読み出す場合を想定す
る。
【０２８４】以下、図１３を参照しながら具体的に動作
を説明する。
【０２８５】まず、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬの０Ｖへのイコ
ライズを解除してビット線対ＢＬ、ＢＢＬをフローティ
ング状態にし、ビット線対ＢＬ、ＢＢＬにデータを読み
出す準備をする。また、ビット線プリチャージ制御信号
Ｖ(BLPR)も“Ｌ”に下げて第２のビット線対ＢＬ2 、Ｂ
ＢＬ2 のプリチャージも解除し、ビット線対ＢＬ、ＢＢ
Ｌに読み出されているデータが自動的にセンスアンプＳ
Ａ側に伝わる準備をする。
【０２８６】次に、ワード線電位Ｖ(WLr<7>)をＶPPから
０Ｖに下げてセルＭ7 、ＢＭ7 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号電位Ｖ(BSr<0
>)、Ｖ(BSr<1>)を０ＶからＶPPに上げてブロック選択ト
ランジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位
Ｖ(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”と上昇させる
ことによってデータをビット線対ＢＬ、ＢＢＬに読み出
す。
【０２８７】この状態では書き込み制御信号Ｗ(WRITE)
は０Ｖであり、センスアンプＳＡはセルアレイ領域とは
切り離されたままであり、この状態の時にセンスアンプ
活性化信号Ｖ(BSEP)を下げるとともにセンスアンプ活性
化信号Ｖ(SEN) を上げてセンスアンプＳＡによりセンス
増幅させる。
【０２８８】また、前記切り離しが行われているうちに
カラム選択信号Ｖ(CSL) を“Ｈ”に上げ、センスアンプ
ＳＡ側のデータのチップ外への読み出しを行う。
【０２８９】一方、前記センス増幅とほぼ同時にイコラ
イズ制御信号Ｖ(BEQL)を“Ｈ”に上昇させてビット線対
ＢＬ2 、ＢＢＬ2 を０Ｖにイコライズする。これによ
り、ビット線対ＢＬ、ＢＢＬが０Ｖになり、その状態で
プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) が“Ｈ”になっ
ていることによって、セルＭ7 、ＢＭ7 の両方に"0" デ
ータ（即ち、プレート線からビット線への向きの分極）
が書き込まれる。
【０２９０】続いて、プレート線電位Ｖ(PL<0>) 、Ｖ(P
L<1>) を０Ｖに下げ、イコライズ制御信号Ｖ(BEQL)を
“Ｌ”に下げてビット線対ＢＬ、ＢＢＬのイコライズを
解除してビット線対ＢＬ2 、ＢＢＬ2 を再びフローティ
ング状態にした後、書き込み制御信号Ｖ(WRITE) を
“Ｈ”にすることにより、センスアンプＳＡによりラッ
チされているデータをビット線対ＢＬ、ＢＢＬに書き込
む。
【０２９１】この時、センスアンプ領域２０中のＢＬ2
側の電位が“Ｈ”であれば、ＢＬ側のセルＭ7 にはビッ
ト線からプレート線への向きの分極が改めて書き込まれ
ることになるが、センスアンプ領域２０中のＢＬ2 側の
電位が“Ｌ”であれば、ＢＬ側のセルＭ7 には最初に書
き込まれたプレート線からビット線への向きのデータが
そのまま書かれ続けられることになる。
【０２９２】即ち、本実施例では、ビット線対ＢＬ、Ｂ
ＢＬを０Ｖにイコライズしながらプレート線電位Ｖ(PL<
0>) 、Ｖ(PL<1>) を昇圧してセルＭ7 、ＢＭ7 に"0" デ
ータを書き込み、その後、プレート線電位Ｖ(PL<0>) 、
Ｖ(PL<1>) を０Ｖに下げた状態でセンスアンプＳＡから
セルＢＭ7 に"1" データを書き込む。
【０２９３】この後、ワード線ＷＬr<0>をＶPPに上昇さ
せ、センスアンプ活性化信号Ｖ(SEN) 、Ｖ(BSEP)を非活
性状態にし、イコライズ制御信号Ｖ(BEQL)を“Ｈ”に上
昇させる。
【０２９４】従って、第９実施例によれば、プレート線
とビット線の両方が“Ｈ”になることはなく、従来の第
３の動作例で述べた様なディスターブの問題は生じな
い。
【０２９５】また、ビット線対に読み出されたデータを
トランジスタＱＡのゲートで受けるので、センス増幅す
る際に、セルキャパシタの容量のアンバランスが存在し
てもセンスアンプＳＡから見えなくなり、重いビット線
の寄生容量もセンスアンプＳＡから見えなくなるために
高速なセンス動作ができるという副次的な効果がある。
【０２９６】また、第２の実施の形態に係るチェインＦ
ＲＡＭによれば、第１の実施の形態に係るチェインＦＲ
ＡＭの構成と比べて、センスアンプ領域２０は複雑にな
る（パターン面積が大きくなる）ものの、第１の実施の
形態に係るチェインＦＲＡＭの第４実施例と比べて、プ
レート線のパルス駆動とセンス増幅との間に分離用トラ
ンジスタＱＳを分離制御信号φｔによりオフ状態にクロ
ッキングする動作が不要になるので、その分だけ動作を
高速化することが可能になるという利点がある。
【０２９７】＜第３の実施の形態＞第３の実施の形態に
係るＦＲＡＭは、例えば図１４に示すように構成されて
いるように従来型のメモリセル構成を持ち、従来技術の
ＦＲＡＭと比べて、イコライズ回路ＥＱとセンスアンプ
ＳＡとの間でビット線ＢＬ、ＢＢＬにそれぞれ直列に分
離制御用のＮＭＳＯトランジスタＱＳが挿入されている
点が異なり、その他はほぼ同様である。
【０２９８】＜第１０実施例＞図１４は、第１０実施例
に係るＦＲＡＭの一部の構成を概略的に示しており、特
にメモリセルアレイおよび周辺回路の一部の回路接続を
示している。
【０２９９】即ち、図１４において、メモリセルアレイ
領域には、１個のセルトランジスタと１個の強誘電体キ
ャパシタとが直列に接続されてなるメモリセルが行列状
に配列されている。本例では、例えば２個のメモリセル
Ｍ0 、ＢＭ0 を代表的に示しており、この２個のメモリ
セルＭ0 、ＢＭ0 のトランジスタをTr0 、BTr0、キャパ
シタをC0、BC0 で示している。前記キャパシタC0、BC0
の一端は対応してプレート線ＰＬ<0> 、ＰＬ<B0>に接続
されており、トランジスタTr0 、BTr0のゲートは対応し
てワード線ＷＬr<0>、ＷＬr<B0> に接続されており、ト
ランジスタTr0、BTr0の一端はビット線ＢＬおよびこれ
に相補的なＢＢＬに接続されている。
【０３００】さらに、前記ビット線対ＢＬ、ＢＢＬに
は、イコライズ回路ＥＱ、フリップフロップタイプのセ
ンスアンプＳＡ、カラム選択ゲートＣＧが接続されてい
る。この場合、イコライズ回路ＥＱとセンスアンプＳＡ
との間でビット線ＢＬ、ＢＢＬにそれぞれ直列に分離制
御用トランジスタＱＳが挿入されている。
【０３０１】なお、前記イコライズ回路ＥＱはイコライ
ズ制御信号Ｖ(BEQL)により制御され、前記センスアンプ
ＳＡはセンスアンプ活性化制御信号Ｖ(SEN) 、Ｖ(BSEP)
により制御され、前記カラム選択ゲートＣＧはカラム選
択信号Ｖ(CSL) により制御され、前記分離制御用トラン
ジスタＱＳは分離制御信号φｔにより制御される。
【０３０２】図１５は、図１４のＦＲＡＭにおいて、２
Ｔ２Ｃ型のセルに対してワード線ＷＬr<0>、ＷＬr<B0>
を選択してセルＭ0 、ＢＭ0 を選択し、シングルプレー
トパルス駆動方式により、セルＭ0 、ＢＭ0 からそれぞ
れデータ"1" 、データ"0" を読み出して再書き込みする
動作を示すタイミングチャートである。
【０３０３】以下に、図１５を参照しながら動作例を具
体的に説明する。ここでは、セルＭ0 にはビット線から
プレート線の向きの分極（データ"1" ）が書き込まれて
おり、セルＢＭ0 にはプレート線からビット線の向きの
分極（データ"0" ）が書き込まれているものとする。
【０３０４】まず、イコライズ制御信号Ｖ(BEQL)を下げ
てビット線対ＢＬ、ＢＢＬのイコライズを解除し、デー
タを読み出す準備をする。次に、ワード線電位Ｖ(WLr<0
>)、Ｖ(WLr<B0>) を０ＶからＶPPに昇圧してワード線Ｗ
Ｌr<0>、ＷＬr<B0> を選択する。続いて、プレート線電
圧Ｖ(PL<0>) 、Ｖ(PL<B0>)をそれぞれ０ＶからＶ(PLPW)
に上げることによりメモリセルＭ0 、ＢＭ0 の分極を電
荷の形でビット線対ＢＬ、ＢＢＬに読み出す。
【０３０５】次に、分離制御信号φｔをＶPPから０Ｖに
下げて分離制御用トランジスタＱＳをオフにした後、セ
ンスアンプ活性化信号Ｖ(SEN) を上げるとともにセンス
アンプ活性化信号Ｖ(BSEP)を下げてセンスアンプＳＡを
活性化し、センス増幅させる。そして、カラム選択信号
Ｖ(CSL) を上げてカラム選択ゲートＣＧをオンにし、デ
ータをチップ外部へ読み出す。
【０３０６】また、イコライズ制御信号Ｖ(BEQL)を上げ
てイコライズ回路ＥＱをオンにし、ビット線対ＢＬ、Ｂ
ＢＬを０Ｖにイコライズすることにより、セルＭ0 、Ｂ
Ｍ0にまずデータ"0" を書き込む。
【０３０７】次に、プレート線電圧Ｖ(PL<0>) 、Ｖ(PL<
B0>)をそれぞれ０Ｖに下げ、分離制御信号φｔを“Ｌ”
から“Ｈ”に戻して分離制御用トランジスタＱＳ、ＱＳ
を再びオンにし、センスアンプＳＡにラッチされている
データをセルＭ0 、ＢＭ0 に再書き込みする。
【０３０８】したがって、前記プレート線電圧Ｖ(PL<0
>) 、Ｖ(PL<B0>)の電位がＶ(PLPW)に上昇した状態でセ
ルＭ0 から読み出された"1" データのセンス増幅が行わ
れる時には、分離制御用トランジスタＱＳがオフになっ
てビット線ＢＬとプレート線ＰＬ<0> との容量カップリ
ングが防止されているので、プレート線電圧Ｖ(PL<0>)
の電位が前記Ｖ(PLPW)よりもさらに高い電位にブートさ
れることはない。
【０３０９】この後、ワード線駆動電位Ｖ(WLr<0>)、Ｖ
(WLr<B0>) をＶPPから０Ｖに下降させてワード線ＷＬr<
0>、ＷＬr<B0> を非選択状態にし、センスアンプ活性化
信号Ｖ(SEN) を下げるとともにセンスアンプ活性化信号
Ｖ(BSEP)を上げてセンスアンプＳＡを非活性化して動作
を終了する。
【０３１０】なお、分離制御用のＮＭＳＯトランジスタ
ＱＳのゲート電位は、前述した第１の実施の形態におけ
る第１、第２、第５〜第８実施例に準じて制御すること
が可能である。
【０３１１】＜第４の実施の形態＞図１６は、第４の実
施の形態に係るＦＲＡＭの一部の構成を概略的に示す。
【０３１２】このＦＲＡＭの構成は、従来のＦＲＡＭと
比べて、（１）各メモリセルＭＣは、閾値０Ｖまたは０
Ｖ近辺の値を持つ１個のイントリンシック型（Ｉタイ
プ）のＭＯＳトランジスタと１個の強誘電体キャパシタ
が直列に接続されてなる点、（２）ＮＷＬ方式またはＢ
ＳＧ方式を応用し、ワード線の昇圧電位として電源電圧
ＶCCを用いている点、（３）上記ＢＳＧ方式を採用した
場合にはビット線対のイコライズ電位ＶBLP が０Ｖより
高い電位に制御される点が異なり、その他はほぼ同様で
ある。
【０３１３】即ち、図１６において、メモリセル領域
は、閾値０Ｖまたは０Ｖ近辺の値を持つＩタイプＭＯＳ
トランジスタＱｉの１個と強誘電体キャパシタＣの１個
とが直列に接続されてなるセルＭＣが行列状に配列され
ている。このメモリセル領域における同一列のセルＭＣ
は、トランジスタＱｉの一端側（キャパシタ接続側とは
反対側）のノードがビット線ＢＬまたはそれに相補なビ
ット線ＢＢＬに接続されている。
【０３１４】また、同一行のセルＭＣのトランジスタＱ
ｉのゲートには共通にワード線ＷＬ<i> （代表的にＷＬ
<0> 〜ＷＬ<7> のみ示している）が接続されている。そ
して、同一行のセルＭＣのセルキャパシタＣのプレート
電極（トランジスタ接続側とは反対側の電極）には共通
にプレート線ＰＬ<i> （代表的にＰＬ<0> 〜ＰＬ<7>の
み示している）が接続されている。これらのプレート線
ＰＬ<i> は、前記ワード線ＷＬ<i> にほぼ平行に配置さ
れている。
【０３１５】前記複数本のワード線ＷＬ<i> は、アドレ
ス信号に基づいてワード線選択回路（図示せず）により
１本乃至は２本（一対）が選択されてワード線昇圧電位
が供給される。また、複数本のプレート線ＰＬ<i> も、
アドレス信号に基づいてプレート線選択回路（図示せ
ず）により１本乃至は２本（一対）が選択され、プレー
ト線電圧が供給される。
【０３１６】ＥＱは前記ビット線対ＢＬ、ＢＢＬをイコ
ライズするイコライズ回路、ＳＡはセンスアンプ、ＣＧ
はカラム選択ゲートであり、これらは図１中と同様に構
成されている。
【０３１７】＜第１１実施例＞図１７は、図１６のＦＲ
ＡＭにおいて、ＮＷＬ方式を採用し、２Ｔ２Ｃ方式のセ
ルに対してダブルプレートパルス駆動方式による読み出
しおよびチップ外部から書き込みを行う擬似ＳＲＡＭ方
式による一連の動作を示すタイミングチャートである。
【０３１８】まず、電源を投入すると電源電圧ＶCCが徐
々に上昇していくが、あるところで電源投入検知回路
（図示せず）が働き、検出パルスＶ(Detect)が立つ。そ
れを受けて、ワード線は全て負電位ＶBBにバイアスさ
れ、また、イコライズ制御信号Ｖ(BEQL)が“Ｈ”になっ
てビット線対ＢＬ、ＢＢＬのイコライズが行われる。
【０３１９】イコライズの解除に引き続いて、ロウアド
レスストローブ信号／ＲＡＳを下げ、カラムアドレスス
トローブ信号ＣＡＳを上げてロウとカラムのアドレスを
ラッチする。
【０３２０】ロウアドレスを受けて選択されたワード線
ＷＬ<0> とＷＬ<1> の電位を０ＶからＶCCまで昇圧し、
プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動す
る。センスアンプＳＡによる比較増幅と同時にカラム選
択信号Ｖ(CSL) を活性化してカラム選択ゲートＣＧをオ
ンさせ、チップ外部にデータを出し、再びプレート線電
位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動することによっ
て再書き込みを行う。
【０３２１】この動作の終了後、選択ワード線の電位を
下げて再びビット線対ＢＬ、ＢＢＬのイコライズを行う
ことにより、動作は終了する。
【０３２２】上記したようにＮＷＬ方式とＩタイプのト
ランジスタＱｉを用いることを組み合わせてワード線の
昇圧電位を従来のＶPP（＝ＶCC＋Ｖth以上）からＶCCに
下げることにより、セルトランジスタＱｉのTDDB（Time
Dependent Dielectric Breakdown ）特性を良くするこ
とが可能になる。
【０３２３】＜第１２実施例＞図１８は、図１６のＦＲ
ＡＭにおいて、ＢＳＧ方式を採用し、２Ｔ２Ｃ方式のセ
ルに対してダブルプレートパルス駆動方式による読み出
しおよびチップ外部から書き込みを行う擬似ＳＲＡＭ方
式による一連の動作を示すタイミングチャートである。
【０３２４】まず、電源を投入すると電源電圧ＶCCが徐
々に上昇していくが、あるところで電源投入検知回路
（図示せず）が働き、検出パルスＶ(Detect)が立つ。そ
れを受けて、ビット線対のイコライズ電位ＶBLP がＶOF
F に設定される。こうなった状態でイコライズ制御信号
Ｖ(BEQL)が“Ｈ”になってビット線対ＢＬ、ＢＢＬのＶ
OFF 電位へのイコライズが行われる。イコライズの解除
に引き続いて、／ＲＡＳを下げ、ＣＡＳを上げてロウと
カラムのアドレスをラッチする。
【０３２５】ロウアドレスを受けて選択されたワード線
ＷＬ<0> とＷＬ<1> の電位を０ＶからＶCCまで昇圧し、
プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動す
る。センスアンプＳＡによる比較増幅と同時にカラム選
択線Ｖ(CSL) を選択してチップ外部にデータを出し、再
びプレート線電位Ｖ(PL<0>) 、Ｖ(PL<1>) をパルス駆動
することによって再書き込みを行う。
【０３２６】この動作の終了後、選択ワード線の電位を
下げて再びビット線対ＢＬ、ＢＢＬのイコライズを行う
ことにより、動作は終了する。
【０３２７】この動作において注目すべきは、ワード線
電位を立ち上げる時は０ＶからＶCCまでであり、ＶPP
（＝ＶCC＋Ｖth以上）までは昇圧しないという点であ
る。
【０３２８】上記したようにＢＳＧ方式とＩタイプのセ
ルトランジスタＱｉを用いることを組み合わせてワード
線昇圧電位を従来のＶPPからＶCCに下げることにより、
セルトランジスタＱｉのTDDB特性をよくすることが可能
になる。
【０３２９】＜第５の実施の形態＞第４の実施の形態で
は、１個のセルトランジスタと１個の強誘電体キャパシ
タとが直列に接続されてなるメモリセルのアレイを持つ
ＦＲＡＭにおいて、ＩタイプのセルトランジスタＱｉを
用い、ＮＷＬ方式またはＢＳＧ方式を組み合わせてワー
ド線の昇圧電位を従来のＶPPからＶCCに下げることによ
り、セルトランジスタＱｉのTDDB特性を改善した。
【０３３０】これに対して、第５の実施の形態では、チ
ェインＦＲＡＭにおいて、ＮＷＬ方式またはＢＳＧ方式
を併用し、ワード線の昇圧電位をＶPP（＝ＶCC＋Ｖth以
上）から下げることなく、Ｉタイプのセルトランジスタ
を用いることができる様にし、基板バイアス効果を低減
し、結果としてディスターブ（非選択セルにかかる分極
を弱める方向の電場）を減少させる。
【０３３１】図１９は、第５の実施の形態に係るチェイ
ンＦＲＡＭの一部の構成を概略的に示しており、特に２
Ｔ２Ｃ方式のセルのアレイおよび周辺回路の一部の回路
接続を示している。
【０３３２】即ち、図１９に示すチェインＦＲＡＭは、
図２９に示したチェインＦＲＡＭと比べて、（１）セル
トランジスタTr0 〜Tr7 、BTr0〜BTr7は、Ｉタイプのト
ランジスタが用いられている点、（２）ＮＷＬ方式また
はＢＳＧ方式が採用されている点が異なり、その他の部
分は同様であるので、図２９中と同一符号を付してい
る。
【０３３３】＜第１３実施例＞図２０は、図１９のチェ
インＦＲＡＭにおいて、ＮＷＬ方式を採用し、２Ｔ２Ｃ
方式のセルに対してダブルプレートパルス駆動方式によ
る読み出しおよびチップ外部からの書き込みを行う場合
の一連の動作を示すタイミングチャートである。
【０３３４】ここでは、例えばワード線ＷＬr<7>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＭ7 、ＢＭ7 からそれぞれデータ"0" 、デー
タ"1" を読み出し、再書き込みを行う場合を想定する。
【０３３５】図２１は、図２０の動作に際して図１９中
のセルトランジスタBTr0〜BTr7の一端のノードBBL0r 〜
BBL7r の電位の詳細な推移を示している。
【０３３６】以下、図２０および図２１を参照しながら
具体的に動作を説明する。
【０３３７】まず、電源を投入すると電源電圧ＶCCが徐
々に上昇していくが、あるところで電源投入検知回路
（図示せず）が働き、検出パルスＶ(Detect)が立つ。そ
れを受けて、ワード線は全てＶPP電位に昇圧され、ま
た、イコライズ制御信号Ｖ(BEQL)が“Ｈ”になってビッ
ト線対ＢＬ、ＢＢＬのイコライズも行われる。イコライ
ズの解除に引き続いて、／ＲＡＳを下げ、ＣＡＳを上げ
てロウとカラムのアドレスをラッチする。
【０３３８】次に、選択ワード線の電位Ｖ(WLr<7>)を負
の電位ＶBBとしてワード線ＷＬr<7>を選択し、セルＭ7
、ＢＭ7 の両端に電位差がかかる準備をする。続い
て、ブロック選択信号Ｖ(BSr<0>)、Ｖ(BSr<1>)を“Ｌ”
から“Ｈ”に上げてブロック選択トランジスタＱＢ0 、
ＱＢ1 をオンにし、プレート線電位Ｖ(PL<0>) 、Ｖ(PL<
1>) を“Ｌ”→“Ｈ”→“Ｌ”とパルス駆動することに
よってセルＭ7 、ＢＭ7 の分極量の差のみを電荷として
ビット線対ＢＬ、ＢＢＬに読み出す。
【０３３９】前記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1
>) が“Ｌ”に一旦下がった時に、センスアンプ活性化
信号Ｖ(SEN) を上げるとともにセンスアンプ活性化信号
Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、センス
アンプＳＡにより比較増幅させる。ここで、カラム選択
線Ｖ(CSL) を“Ｈ”にすることによってカラムゲートＣ
Ｇをオンにし、チップ外部にデータを出力する。
【０３４０】この後、再びプレート線電位を“Ｌ”→
“Ｈ”→“Ｌ”とパルス駆動することによって、センス
アンプＳＡによりラッチされているデータをビット線対
ＢＬ、ＢＢＬに再書き込みを行う。このプレート線電位
が“Ｈ”になった時、セルＢＭ7 にストアされている分
極データはセンスアンプからプレート線への向き（即
ち、データ"1" ）であるので、センスアンプＳＡによる
比較増幅とプレート線電位の上昇の結果、図２１に示す
様にBBL0R からBBL7R までの各ノードの電位がブートさ
れ、 ノードBBL7R の電位 -ノードBBL6R の電位 ノードBBL6R の電位 -ノードBBL5R の電位 ノードBBL5R の電位 -ノードBBL4R の電位 ノードBBL4R の電位 -ノードBBL3R の電位 ノードBBL3R の電位 -ノードBBL2R の電位 ノードBBL2R の電位 -ノードBBL1R の電位 との間には電位差が発生する。
【０３４１】この電位差は、BBL1R からBBL7R までの各
ノードがセンスアンプＳＡの電源電位から更にブートさ
れるので、基板バイアス効果による閾値の上昇によって
セルトランジスタBTr0〜BTr7がオフすることによって発
生する。
【０３４２】この時、非選択セルＢＭ6 にストアされて
いる分極の向きがセンスアンプからプレート線への向き
（即ち、データ"1" ）の場合は、この分極を弱める電場
がかかることになる。
【０３４３】しかし、図３２を参照して前述した従来の
第３の動作例と比較して分かる様に、Ｉタイプのセルト
ランジスタBTr0〜BTr7を用いて閾値の基板バイアス効果
による上昇を抑えたので、結果としてオフしずらくな
り、ディスターブの大きさが減少する。
【０３４４】＜第１４実施例＞図２２は、図１９のチェ
インＦＲＡＭにおいて、ＢＳＧ方式を採用し、２Ｔ２Ｃ
方式のセルに対してダブルプレートパルス駆動方式によ
る読み出しおよび再書き込みを行う場合の一連の動作を
示すタイミングチャートである。
【０３４５】ここでは、例えばワード線ＷＬr<7>を選択
する場合において、選択されるセルの内、ＢＬ側のセル
Ｍ7 にはプレート線ＰＬ<0> からビット線ＢＬへの向き
の分極（即ち、データ"0" ）、ＢＢＬ側のセルＢＭ7 に
はビット線ＢＢＬからプレート線ＰＬ<1> への向きの分
極（即ち、データ"1" ）が書き込まれているものとし、
メモリセルＢＭ7 、Ｍ7 からそれぞれデータ"1" 、デー
タ"0" を読み出し、続いてチップ外からそれぞれデー
タ"0" 、データ"1" の書き込みを行う場合を想定する。
【０３４６】図２３は、図２２の動作に際して図１９中
のセルトランジスタBTr0〜BTr7の一端ノードBBL0r 〜BB
L7r の電位の詳細な推移を示している。
【０３４７】以下、図２２および図２３を参照しながら
具体的に動作を説明する。
【０３４８】まず、電源を投入すると電源電圧ＶCCが徐
々に上昇していくが、あるところで電源投入検知回路
（図示せず）が働き、検出パルスＶ(Detect)が立つ。そ
れを受けて、ワード線は全てＶPP電位に昇圧され、ま
た、ビット線対のイコライズ電位ＶBLP がＶOFF に設定
され、フローティング状態になる。こうなった状態でイ
コライズ制御信号Ｖ(BEQL)が“Ｈ”になってビット線対
ＢＬ、ＢＢＬのＶOFF へのイコライズが行われる。イコ
ライズの解除に引き続いて、／ＲＡＳを下げ、ＣＡＳを
上げてロウとカラムのアドレスをラッチする。
【０３４９】続いて、選択ワード線の電位Ｖ(WLr<7>)を
０Ｖに下げ、セルＭ7 、ＢＭ7 の両端に電位差がかかる
準備をする。続いて、ブロック選択信号Ｖ(BSr<0>)、Ｖ
(BSr<1>)を“Ｌ”から“Ｈ”に上げてブロック選択トラ
ンジスタＱＢ0 、ＱＢ1 をオンにし、プレート線電位Ｖ
(PL<0>) 、Ｖ(PL<1>) を“Ｌ”→“Ｈ”→“Ｌ”とパル
ス駆動することによってセルＭ7 、ＢＭ7 の分極量の差
のみを電荷としてビット線対ＢＬ、ＢＢＬに読み出す。
【０３５０】前記プレート線電位Ｖ(PL<0>) 、Ｖ(PL<1
>) が“Ｌ”に一旦下がった状態の時に、センスアンプ
活性化信号Ｖ(SEN) を上げるとともにセンスアンプ活性
化信号Ｖ(BSEP)を下げてセンスアンプＳＡを活性化し、
センスアンプＳＡにより比較増幅させる。
【０３５１】この後、再びプレート線電位を“Ｌ”→
“Ｈ”→“Ｌ”とパルス駆動することによって、センス
アンプＳＡによりラッチされているデータをビット線対
ＢＬ、ＢＢＬに再書き込みを行う。このプレート線電位
が“Ｈ”になった時、セルＢＭ7 にストアされている分
極データはセンスアンプからプレート線への向き（即
ち、データ"1" ）であるので、センスアンプＳＡによる
比較増幅とプレート線電位の上昇の結果、図２３に示す
様にBBL0R からBBL7R までの各ノードの電位がブートさ
れ、 ノードBBL7R の電位 -ノードBBL6R の電位 ノードBBL6R の電位 -ノードBBL5R の電位 ノードBBL5R の電位 -ノードBBL4R の電位 ノードBBL4R の電位 -ノードBBL3R の電位 ノードBBL3R の電位 -ノードBBL2R の電位 ノードBBL2R の電位 -ノードBBL1R の電位 との間に電位差が発生する。
【０３５２】この電位差は、BBL1R からBBL7R までの各
ノードがセンスアンプＳＡの電源電位から更にブートさ
れるので、基板バイアス効果による閾値の上昇によって
セルトランジスタTr0 〜Tr7 がオフすることによって発
生する。
【０３５３】この時、非選択セルＢＭ6 にストアされて
いる分極の向きがセンスアンプからプレート線への向き
（即ち、データ"1" ）の場合は、この分極を弱める電場
がかかることになる。
【０３５４】しかし、図３２を参照して前述した従来の
第３の動作例と比較して分かる様に、Ｉタイプのセルト
ランジスタを用いて閾値の基板バイアス効果による上昇
を抑えたので、結果としてオフしずらくなり、ディスタ
ーブの大きさが減少する。
【０３５５】この後、センスアンプＳＡが活性化された
ままの状態でカラム選択信号Ｖ(CSL) が“Ｈ”になり、
チップ外部からカラム選択ゲートＣＧを通じてセンスア
ンプＳＡにデータが書き込まれる。
【０３５６】ここで、上記第５の実施の形態を要約して
説明する。
【０３５７】従来のチェインＦＲＡＭにおいて、例えば
ダブルプレートパルス駆動方式によりセンスアンプを起
動した後に再書き込みのためのパルス駆動を行うと、"
1" 読みの場合はセンスアンプの電源レベルまで増幅さ
れた上に更にプレート線駆動によってブートされること
になり、基板バイアス効果によって各セルトランスファ
ゲートがオフし、結果としてメモリセルの両端に電位差
が発生し、これによってメモリセルの分極量が減少し、
ディスターブが発生するという問題がある。
【０３５８】そこで、第５の実施の形態に係るチェイン
ＦＲＡＭにおいては、セルトランスファゲートとして０
Ｖまたは０Ｖ近辺の値を持つＩタイプのトランジスタを
採用し、ＮＷＬ方式またはＢＳＧ方式を併用し、ワード
線電位としてはＶPP電位（ＶCC以上）を与える。このよ
うにＩタイプのセルトランジスタを使った結果として、
閾値の基板バイアス効果による上昇を低減を図り、結果
として基板バイアス効果によってオフしずらくさせてデ
ィスターブを減少させることができた。
【０３５９】＜第６の実施の形態＞次に、上記第６の実
施の形態に係るＤＲＡＭについて説明する。
【０３６０】図２４は、第６の実施の形態に係るＤＲＡ
Ｍの一部の構成を概略的に示しており、特にセルアレイ
および周辺回路の一部の回路接続を示している。
【０３６１】このＤＲＡＭの構成は、従来のＤＲＡＭと
比べて、（１）メモリセル１１は、閾値０Ｖまたは０Ｖ
近辺の値を持つ１個のＩタイプのＭＯＳトランジスタＱ
ｉおよびキャパシタ絶縁膜としてゲート酸化膜を持つ１
個の情報記憶用キャパシタＣが直列に接続されてなる
点、（２）ＮＷＬ方式またはＢＳＧ方式を応用し、ワー
ド線昇圧電位として電源電圧ＶCCを用いている点が異な
り、その他はほぼ同様である。
【０３６２】即ち、図２４において、メモリセル領域に
は、閾値０Ｖまたは０Ｖ近辺の値を持つＩタイプの１個
のＭＯＳトランジスタＱｉと情報記憶用の１個のキャパ
シタＣとが直列に接続されてなるメモリセル１１が行列
状に配列されている（代表的に１個のみ示す）。
【０３６３】そして、上記メモリセル領域のメモリセル
１１を選択するための複数のワード線ワード線ＷＬ（代
表的に１本のみ示す）と、メモリセル１１との間でデー
タの授受を行うビット線対ＢＬ、ＢＢＬ（代表的に１対
のみ示す）とが互いに交差する様に設けられている。
【０３６４】さらに、ビット線対ＢＬ、ＢＢＬ間には、
ビット線プリチャージ回路３１、センスアンプ１６、カ
ラム選択ゲート１７が接続されており、カラム選択ゲー
ト１７には一対のデータ線ＤＱ、ＢＤＱが接続されてい
る。
【０３６５】なお、前記ビット線プリチャージ回路３１
はイコライズ制御信号ＥＱＬにより制御され、プリチャ
ージ電源線４１から供給される電位Ｖref にビット線対
ＢＬ、ＢＢＬをプリチャージする。
【０３６６】前記センスアンプ１６は、センスアンプ制
御信号SEN により制御されるＮＭＯＳセンスアンプ部お
よびセンスアンプ制御信号bSEPにより制御されるＰＭＯ
Ｓセンスアンプ部からなる。また、前記カラム選択ゲー
ト１７は、カラムゲート制御信号CSL により制御され
る。
【０３６７】＜第１５実施例＞第１５実施例として、図
２４のＤＲＡＭにおいてＮＷＬ方式を採用し、ワード線
昇圧電位として電源電圧ＶCCを用いて読み出しおよび再
書き込みを行う場合の一連の動作を説明する。
【０３６８】このＤＲＡＭの動作は、ＮＷＬ方式を採用
した従来のＤＲＡＭの動作と比べて、ワード線の昇圧電
位として電源電圧ＶCCが用いられている点が異なり、そ
の他は同じである。
【０３６９】即ち、まず、電源を投入すると電源電圧Ｖ
CCが徐々に上昇していくが、あるところで電源投入検知
回路（図示せず）が働き、検出パルス（図示せず）が立
つ。それを受けて、ワード線は全て負電位ＶBBにバイア
スされ、また、イコライズ制御信号ＥＱＬが“Ｈ”にな
ってビット線対ＢＬ、ＢＢＬのイコライズが行われる。
【０３７０】メモリセルからデータを読み出す時、イコ
ライズ制御信号ＥＱＬが“Ｈ”から“Ｌ”になってイコ
ライズが解除され、ビット線対ＢＬ、ＢＢＬはフローテ
ィング状態になる。
【０３７１】引き続いて、ロウアドレスストローブ信号
（図示せず）を活性化し、カラムアドレスストローブ信
号（図示せず）を活性化してロウとカラムのアドレスを
ラッチする。ロウアドレスにより選択されたワード線Ｗ
Ｌが負電位ＶBBからＶCCに昇圧し、メモリセルのデータ
がビット線ＢＬに読み出される。
【０３７２】続いて、センスアンプ制御信号SEN が
“Ｌ”から“Ｈ”、センスアンプ制御信号bSEPが“Ｈ”
から“Ｌ”になることによりセンスアンプ１６が活性化
し、ビット線対ＢＬ、ＢＢＬの電位がセンス増幅され
る。
【０３７３】このセンスアンプ１６の増幅出力（読み出
しデータ）は、セルへ再書き込みされるとともに、デー
タ線対ＤＱ、ＢＤＱを介してバッファ回路（図示せず）
へ出力される。
【０３７４】この後、選択ワード線ＷＬを“Ｈ”から
“Ｌ”にしてセルへのアクセスを止め、引き続いて、セ
ンスアンプ制御信号bSEPを“Ｌ”から“Ｈ”、センスア
ンプ制御信号SEN を“Ｈ”から“Ｌ”へ切り替えること
によりセンスアンプ１６を非活性状態にする。
【０３７５】さらに、イコライズ制御信号ＥＱＬを”Ｈ
“にしてビット線対ＢＬ、ＢＢＬをプリチャージ電圧Ｖ
ref に設定し、待機状態となる。
【０３７６】上記第１５実施例のＤＲＡＭは、ＮＷＬ方
式（メモリセルの非選択の時はワード線を負バイアスし
ておく方式）を採用しているので、実効的にセルトラン
ジスタのゲート・ソース間を考えた場合、ゲート電位−
ソース電位として負電位をかける効果を持つ。これによ
り、非選択時にはセルトランジスタを十分にカットオフ
させることができる。
【０３７７】また、ＮＷＬ方式を採用したＤＲＡＭにお
いて、従来のように閾値として正の値を持つＮＭＯＳト
ランジスタをセルトランジスタとして用いると、ワード
線の昇圧電位としては電源電圧ＶCC＋Ｖth以上の電位Ｖ
PPにする必要がある。しかし、本実施例では、０Ｖまた
は０Ｖ近辺の値を持つＩタイプのセルトランジスタを採
用してセルトランジスタの閾値を低減させることによ
り、ワード線の昇圧電位を電源電圧ＶCCのままにするこ
とが可能になっており、セルトランジスタのTDDB特性が
向上する。
【０３７８】＜第１６実施例＞第１６実施例として、図
２４のＤＲＡＭにおいてＢＳＧ方式を採用し、ワード線
昇圧電位として電源電圧ＶCCを用いて読み出しおよび再
書き込みを行う場合の一連の動作を説明する。
【０３７９】このＤＲＡＭの動作は、ＢＳＧ方式を採用
した従来のＤＲＡＭの動作と比べて、ワード線の昇圧電
位として電源電圧ＶCCが用いられている点が異なり、そ
の他は同じである。
【０３８０】即ち、まず、電源を投入すると電源電圧Ｖ
CCが徐々に上昇していくが、あるところで電源投入検知
回路（図示せず）が働き、検出パルス（図示せず）が立
つ。それを受けて、ビット線対のイコライズ電位（プリ
チャージ電源線４１から供給される電位Ｖref ）がワー
ド線の“Ｌ”レベルよりもＶOFF だけ浮いたオフセット
電圧に設定される。こうなった状態でイコライズ制御信
号ＥＱＬが“Ｈ”になってビット線対ＢＬ、ＢＢＬのＶ
OFF 電位へのイコライズが行われる。
【０３８１】メモリセルからデータを読み出す時、イコ
ライズ制御信号ＥＱＬが“Ｈ”から“Ｌ”になってイコ
ライズが解除され、ビット線対ＢＬ、ＢＢＬはフローテ
ィング状態になる。
【０３８２】引き続いて、ロウアドレスストローブ信号
（図示せず）を活性化し、カラムアドレスストローブ信
号（図示せず）を活性化してロウとカラムのアドレスを
ラッチする。ロウアドレスにより選択されたワード線Ｗ
Ｌが０ＶからＶCCに昇圧し、メモリセルのデータがビッ
ト線ＢＬに読み出される。
【０３８３】続いて、センスアンプ制御信号SEN が
“Ｌ”から“Ｈ”、センスアンプ制御信号bSEPが“Ｈ”
から“Ｌ”になることによりセンスアンプ１６が活性化
し、ビット線対ＢＬ、ＢＢＬの電位がセンス増幅され
る。
【０３８４】このセンスアンプ１６の増幅出力（読み出
しデータ）は、セルへ再書き込みされるとともに、デー
タ線対ＤＱ、ＢＤＱを介してバッファ回路（図示せず）
へ出力される。
【０３８５】この後、選択ワード線ＷＬを“Ｈ”から
“Ｌ”にしてセルへのアクセスを止め、引き続いて、セ
ンスアンプ制御信号bSEPを“Ｌ”から“Ｈ”、センスア
ンプ制御信号SEN を“Ｈ”から“Ｌ”へ切り替えること
によりセンスアンプ１６を非活性状態にする。
【０３８６】さらに、イコライズ制御信号ＥＱＬを”Ｈ
“にしてビット線対ＢＬ、ＢＢＬをプリチャージ電圧Ｖ
ref （オフセット電圧ＶOFF ）に設定し、待機状態とな
る。
【０３８７】上記第１６実施例のＤＲＡＭは、ＢＳＧ方
式（センスアンプの増幅出力の“Ｌ”レベル、つまり、
ビット線の“Ｌ”レベルをワード線の“Ｌ”レベルより
もＶOFF だけ浮かす方式）を採用しているので、実効的
にセルトランジスタのゲート・ソース間を考えた場合、
ゲート電位−ソース電位として負電位をかける効果を持
つ。これにより、非選択時にはセルトランジスタを十分
にカットオフさせることができる。
【０３８８】また、ＢＳＧ方式を採用したＤＲＡＭにお
いて、従来のように閾値として正の値を持つＮＭＯＳト
ランジスタをセルトランジスタとして用いると、ワード
線の昇圧電位としては電源電圧ＶCC＋Ｖth以上の電位Ｖ
PPにする必要がある。しかし、本実施例では、０Ｖまた
は０Ｖ近辺の値を持つＩタイプのセルトランジスタを採
用してセルトランジスタの閾値を低減させることによ
り、ワード線の昇圧電位を電源電圧ＶCCのままにするこ
とが可能になっており、セルトランジスタのTDDB特性が
向上する。
【０３８９】
【発明の効果】上述したように本発明の強誘電体メモリ
によれば、チェインＦＲＡＭにおいて特にワード線昇圧
電位を低電圧化していった場合に問題となる読み出し／
書き込み動作時におけるメモリセルの蓄積分極量の減少
をもたらすディスターブの発生を抑制することができ
る。
【０３９０】また、本発明の強誘電体メモリによれば、
従来型メモリセルを有するＦＲＡＭにおいてシングルパ
ルス駆動方式により読み出し動作を行う時、プレート線
のブートを抑制し、セルキャパシタの信頼性に悪影響を
及ぼさないようにすることができる。
【０３９１】また、本発明によれば、低電圧化、ひいて
は低消費電力化が可能になり、信頼性が高い半導体メモ
リを提供することができる。
【０３９２】即ち、本発明の請求項１およびそれに従属
する請求項の強誘電体メモリによれば、チェインＦＲＡ
Ｍにおいて、"1" データの再書き込みおよび"1" データ
のチップ外部からの書き込みの際に、プレート線とセン
スアンプが共に“Ｈ”レベルとならなくなるので、非選
択セルの分極を弱める電場の発生、即ちディスターブの
発生を防ぐことができる。
【０３９３】また、本発明の請求項２およびそれに従属
する請求項の強誘電体メモリによれば、１個の強誘電体
キャパシタと１個のトランジスタとが直列接続されてな
るメモリセルが行列状に配列されたアレイを有するＦＲ
ＡＭにおいて、"1" データの再書き込みおよび"1" デー
タのチップ外部からの書き込みの際に、プレート線とセ
ンスアンプが共に“Ｈ”レベルとならなくなるので、非
選択セルの分極を弱める電場によるディスターブの発生
を防ぐことができる。
【０３９４】本発明の請求項１５およびそれに従属する
請求項の半導体メモリによれば、通常の１トランジスタ
・１キャパシタ型のメモリセルのアレイを用いる半導体
メモリにおいて、ワード線の昇圧電位を低くすることが
可能になる。
【０３９５】また、請求項１９によれば、チェインＦＲ
ＡＭにおいてメモリセルのトランジスタのTDDB特性を改
善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るチェインＦＲ
ＡＭの一部の構成を概略的に示す回路図。
【図２】図１のチェインＦＲＡＭにおける第１実施例の
一連の動作を示すタイミングチャートおよび図１中のノ
ードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を
示す電位波形図。
【図３】図１のチェインＦＲＡＭにおける第２実施例の
一連の動作を示すタイミングチャートおよび図１中のノ
ードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を
示す電位波形図。
【図４】図１のチェインＦＲＡＭにおける第３実施例の
一連の動作を示すタイミングチャートおよび図１中のノ
ードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を
示す電位波形図。
【図５】図１のチェインＦＲＡＭにおける第４実施例の
一連の動作を示すタイミングチャートおよび図１中のノ
ードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を
示す電位波形図。
【図６】図１のチェインＦＲＡＭにおける第５実施例の
一連の動作を示すタイミングチャートおよび図１中のノ
ードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移を
示す電位波形図。
【図７】図１のチェインＦＲＡＭにおける第６実施例の
リードサイクルとしての一連の動作を示すタイミングチ
ャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7
r の電位の詳細な推移を示す電位波形図。
【図８】図１のチェインＦＲＡＭにおける第６実施例の
ライトサイクルとしての一連の動作を示すタイミングチ
ャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7
r の電位の詳細な推移を示す電位波形図。
【図９】図１のチェインＦＲＡＭにおける第７実施例の
リードサイクルとしての一連の動作を示すタイミングチ
ャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BBL7
r の電位の詳細な推移を示す電位波形図。
【図１０】図１のチェインＦＲＡＭにおける第７実施例
のライトサイクルとしての一連の動作を示すタイミング
チャートおよび図１中のノードBL0r〜BL7r、BBL0r 〜BB
L7r の電位の詳細な推移を示す電位波形図。
【図１１】図１のチェインＦＲＡＭにおける第８実施例
の一連の動作を示すタイミングチャートおよび図１中の
ノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推移
を示す電位波形図。
【図１２】本発明の第２の実施の形態に係るチェインＦ
ＲＡＭの一部の構成を概略的に示す回路図。
【図１３】図１２のチェインＦＲＡＭにおける第９実施
例の一連の動作を示すタイミングチャートおよび図１中
のノードBL0r〜BL7r、BBL0r 〜BBL7r の電位の詳細な推
移を示す電位波形図。
【図１４】本発明の第３の実施の形態に係るＦＲＡＭの
一部の構成を概略的に示す回路図。
【図１５】図１４のＦＲＡＭにおける第１０実施例の一
連の動作を示すタイミングチャート。
【図１６】本発明の第４の実施の形態に係るＦＲＡＭの
一部の構成を概略的に示す回路図。
【図１７】図１６のＦＲＡＭにおける第１０実施例の一
連の動作を示すタイミングチャート。
【図１８】図１７の動作に際して図１６中のノードBBL0
r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図１９】本発明の第５の実施の形態に係るチェインＦ
ＲＡＭの一部の構成を概略的に示す回路図。
【図２０】図１９のＦＲＡＭにおける第１１実施例の一
連の動作を示すタイミングチャート。
【図２１】図２０の動作に際して図１９中のノードBBL0
r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図２２】図１９のＦＲＡＭにおける第１２実施例の一
連の動作を示すタイミングチャート。
【図２３】図２２の動作に際して図１９中のノードBBL0
r 〜BBL7r の電位の詳細な推移を示す電位波形図。
【図２４】本発明の第６の実施の形態に係るＤＲＡＭの
一部の構成を概略的に示す回路図。
【図２５】１Ｔ１Ｃ型のＦＲＡＭセルを示す等価回路図
および"0" 読み、"1" 読み動作を説明するために示すセ
ルキャパシタのヒステリシス特性図。
【図２６】２Ｔ２Ｃ型のＦＲＡＭセルに対する書き込み
動作を説明するために示す等価回路図および強誘電体キ
ャパシタの分極の向きを示す図。
【図２７】２Ｔ２Ｃ型のＦＲＡＭセルに対する読み出し
動作を説明するために示す等価回路図および強誘電体キ
ャパシタの分極の向きを示す図。
【図２８】２Ｔ２Ｃ型のＦＲＡＭセルに対するデータ書
き込み時／データ読み出し時におけるプレート線印加電
位の変化を示す電位波形図。
【図２９】従来のチェインＦＲＡＭの一部の構成を概略
的に示す回路図。
【図３０】図２９のチェインＦＲＡＭにおける第１の動
作例を示すタイミングチャートおよび図２９中のノード
BL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３１】図２９のチェインＦＲＡＭにおける第２の動
作例を示すタイミングチャートおよび図２９中のノード
BL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３２】図２９のチェインＦＲＡＭにおける第３の動
作例を示すタイミングチャートおよび図２９中のノード
BL0r〜BL7rの電位の詳細な推移を示す電位波形図。
【図３３】従来のＦＲＡＭの一部の構成を概略的に示す
回路図。
【図３４】図３３のＦＲＡＭにおける動作例を示すタイ
ミングチャート。
【図３５】ネガティブワード線（ＮＷＬ）方式を採用し
たＤＲＡＭの構成の特徴部分を示す回路図およびワード
線電位とビット線対の電位の関係を示す電位波形図。
【図３６】ブーステッドセンスグラウンド（ＢＳＧ）方
式を採用したＤＲＡＭの構成の特徴部分を示す回路図お
よびワード線電位とビット線対の電位の関係を示す電位
波形図。
【符号の説明】
Ｍ0 〜Ｍ7 、ＢＭ0 〜ＢＭ7 …ＦＲＡＭセル、 Tr0 〜Tr7 、BTr0〜BTr7…セルトランジスタ、 C0〜C7…セルキャパシタ、 BL0R〜BL7R、BBL0R 〜BBL7R …ノード、 ＷＬr<0>〜ＷＬr<7>…ワード線、 ＢＬ、ＢＢＬ…ビット線、 ＰＬ<0> 、ＰＬ<1> …プレート線、 ＱＢ0 、ＱＢ1 …ブロック選択用トランジスタ、 １０…センスアンプ領域、 ＥＱ…イコライズ・プリチャージ回路、 ＳＡ…センスアンプ、 ＣＧ…カラム選択ゲート、 ＱＳ…分離用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 寿実夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 竹内 義昭 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA15 BA02 BA03 BA05 BA21 CA27

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 強誘電体キャパシタの両電極をそれぞれ
    第１のＭＯＳトランジスタのソースおよびドレインに接
    続してなるメモリセルを複数個直列に接続したメモリセ
    ルユニットと、 前記メモリセルユニットの各第１のＭＯＳトランジスタ
    のゲートにそれぞれ対応して接続された複数本のワード
    線と、 前記メモリセルユニットの一端に接続されたプレート線
    と、 前記メモリセルユニットの他端にブロック選択用スイッ
    チ素子を介して接続された第１のビット線と、 前記第１のビット線およびこれと相補的な第２のビット
    線からなるビット線対の電位を比較増幅するセンスアン
    プと、 前記ブロック選択用スイッチ素子とセンスアンプとの間
    に挿入された第２のＭＯＳトランジスタとを具備し、 前記プレート線電位が上昇した状態で、且つ、前記セン
    スアンプにより比較増幅が行われている時の前記第２の
    ＭＯＳトランジスタのゲート電位の最小値をＶPP1 、前
    記プレート線電位が下降した状態で、且つ、前記センス
    アンプにより比較増幅が行われている時の前記第２のＭ
    ＯＳトランジスタのゲート電位の最大値をＶPP2 とする
    と、ＶPP1 ＜ＶPP2 であることを特徴とする強誘電体メ
    モリ。
  2. 【請求項２】 少なくとも１個の強誘電体キャパシタの
    一端に第１のＭＯＳトランジスタの一端が接続されてな
    るメモリセルが複数個配列されたメモリセルアレイと、 前記第１のＭＯＳトランジスタのゲートに接続されたワ
    ード線と、 前記第１のＭＯＳトランジスタの前記強誘電体キャパシ
    タ接続側とは反対側のノードに接続された第１のビット
    線と、 前記強誘電体キャパシタの前記第１のＭＯＳトランジス
    タ接続側とは反対側のノードに接続されたプレート線
    と、 前記第１のビット線およびこれと相補的な第２のビット
    線からなるビット線対の電位を比較増幅するセンスアン
    プと、 前記第１のビット線とセンスアンプとの間に挿入された
    第２のＭＯＳトランジスタとを具備し、 前記プレート線電位が上昇した状態で、且つ、前記セン
    スアンプにより比較増幅が行われている時の前記第２の
    ＭＯＳトランジスタのゲート電位の最小値をＶPP1 、前
    記プレート線電位が下降した状態で、且つ、前記センス
    アンプにより比較増幅が行われている時の前記第２のＭ
    ＯＳトランジスタのゲート電位の最大値をＶPP2 とする
    と、ＶPP1 ＜ＶPP2 であることを特徴とする強誘電体メ
    モリ。
  3. 【請求項３】 前記プレート線電位が上昇した状態で、
    且つ、前記センスアンプにより比較増幅が行われていな
    い時の前記第２のＭＯＳトランジスタのゲート電位の最
    大値をＶPP3 とすると、ＶPP1 ＜ＶPP3 であることを特
    徴とする請求項１または２記載の強誘電体メモリ。
  4. 【請求項４】 前記ＶPP2 は、前記第１のビット線の最
    大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧
    との和以上であることを特徴とする請求項１または２記
    載の強誘電体メモリ。
  5. 【請求項５】 前記ＶPP2 は、前記ワード線の昇圧電位
    ＶPPと同電位であることを特徴とする請求項４記載の強
    誘電体メモリ。
  6. 【請求項６】 前記ＶPP1 は、前記第１のビット線の最
    大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧
    との和未満であることを特徴とする請求項１または２記
    載の強誘電体メモリ。
  7. 【請求項７】 前記ＶPP1 は、前記第１のビット線の最
    大振幅電圧あるいは外部から供給される外部電源電圧Ｖ
    CCと同電位であることを特徴とする請求項１または２記
    載の強誘電体メモリ。
  8. 【請求項８】 前記ＶPP1 は０Ｖであることを特徴とす
    る請求項１または２記載の強誘電体メモリ。
  9. 【請求項９】 前記ＶPP3 は、前記第１のビット線の最
    大振幅電圧と前記第２のＭＯＳトランジスタの閾値電圧
    との和以上であることを特徴とする請求項３記載の強誘
    電体メモリ。
  10. 【請求項１０】 前記第２のＭＯＳトランジスタのメモ
    リセル側の一端に接続されている前記ビット線対間に接
    続され、所定のタイミングで前記ビット線対を０Ｖにイ
    コライズするイコライズ回路をさらに具備することを特
    徴とする請求項１乃至３のいずれか１項記載の強誘電体
    メモリ。
  11. 【請求項１１】 前記第２のＭＯＳトランジスタのゲー
    ト電位が０Ｖになっている状態で、前記イコライズ回路
    がオン状態に制御されることにより前記メモリセルに前
    記プレート線から前記センスアンプへの向きの分極が再
    書き込みされることを特徴とする請求項１０記載の強誘
    電体メモリ。
  12. 【請求項１２】 前記イコライズ回路は、前記センスア
    ンプが非活性になった状態でのみオン状態に制御される
    ことを特徴とする請求項１０記載の強誘電体メモリ。
  13. 【請求項１３】 前記メモリセルユニットの選択セルか
    らデータを読み出した後にメモリチップ外部からデータ
    を書き込む時には請求項１１記載の動作が行われ、前記
    メモリセルユニットの選択セルからデータを読み出して
    再書き込みする時には請求項１２記載の動作が行われる
    ことを特徴とする強誘電体メモリ。
  14. 【請求項１４】 請求項１１記載の動作が行われるライ
    トサイクルのサイクルタイムよりも、請求項１２記載の
    動作が行われるリードサイクルのサイクルタイムの方が
    短いことを特徴とする請求項１３記載の強誘電体メモ
    リ。
  15. 【請求項１５】 前記メモリセルユニットの選択セルか
    らデータを読み出したて再書き込みする時、および前記
    メモリセルユニットの選択セルからデータを読み出した
    後にメモリチップ外部からデータを書き込む時に、それ
    ぞれ請求項１１記載の動作が行われることを特徴とする
    強誘電体メモリ。
  16. 【請求項１６】 前記ビット線対の電位をそれぞれの制
    御電極で受け、それぞれの一端間に前記センスアンプの
    一対の入出力ノードが接続される一対の第３のトランジ
    スタと、 前記センスアンプの一対の入出力ノードと前記ビット線
    対との間に挿入され、前記センスアンプによる比較増幅
    が行われた出力データを前記プレート線の電位が０Ｖに
    落とされた後にオン状態に制御されることによって前記
    ビット線対に伝達する一対の第４のトランジスタとをさ
    らに具備することを特徴とする請求項１記載の強誘電体
    メモリ。
  17. 【請求項１７】 ０Ｖまたは０Ｖ近辺の閾値を有する少
    なくとも１個の第１のＭＯＳトランジスタおよびその一
    端に接続された少なくとも１個の情報記憶用キャパシタ
    が接続されてなるメモリセルと、 前記第１のＭＯＳトランジスタのゲートに接続されたワ
    ード線と、 前記第１のＭＯＳトランジスタの前記情報記憶用キャパ
    シタ接続側とは反対側のノードに接続されたビット線
    と、 前記ビット線の電位を参照電位と比較増幅するセンスア
    ンプとを具備することを特徴とする半導体メモリ。
  18. 【請求項１８】 前記情報記憶用キャパシタは、電極間
    絶縁膜として強誘電体薄膜が用いられていることを特徴
    とする請求項１７記載の半導体メモリ。
  19. 【請求項１９】 前記情報記憶用キャパシタは、電極間
    絶縁膜としてゲート酸化膜が用いられていることを特徴
    とする請求項１７記載の半導体メモリ。
  20. 【請求項２０】 強誘電体キャパシタの両電極をそれぞ
    れ第１のＭＯＳトランジスタのソースおよびドレインに
    接続してなるメモリセルを複数個直列に接続したメモリ
    セルユニットと、 前記メモリセルユニットの各第１のＭＯＳトランジスタ
    のゲートにそれぞれ対応して接続された複数本のワード
    線と、 前記メモリセルユニットの一端に接続されたプレート線
    と、 前記メモリセルユニットの他端に一端が接続されたブロ
    ック選択用の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタの他端に接続された第１
    のビット線と、 第１のビット線およびこれと相補的な第２のビット線か
    らなるビット線対の電位を比較増幅するセンスアンプと
    を具備し、 前記第１のＭＯＳトランジスタは、０Ｖまたは０Ｖ近辺
    の閾値を有することを特徴とする半導体メモリ。
  21. 【請求項２１】 前記ワード線の昇圧電位は電源電圧で
    あることを特徴とする請求項１７乃至２０のいずれか１
    項記載の半導体メモリ。
  22. 【請求項２２】 前記ワード線の非選択時は負電位であ
    ることを特徴とする請求項１７乃至２１のいずれか１項
    記載の半導体メモリ。
  23. 【請求項２３】 前記センスアンプの低電位側電位は正
    の値であることを特徴とする請求項１７乃至２１のいず
    れか１項記載の半導体メモリ。
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