JP2002368114A - スキャンパス内蔵の半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンテスト設計は最低限ＳＭ，ＳＩおよ
びＳＯピンの具備が必要だが、スキャンパスの分割によ
りテスト時間を短縮するにはスキャンパス数分のＳＩ、
ＳＯピンが必要でありテストピンの増加を招くといった
課題があった。 【解決手段】 組み合わせ回路ブロックに接続し、各々
が複数個のＳＦＦを含むスキャンパスと、制御信号の入
力モードによりスキャンパスに対してテストパターンを
入力し組み合わせ回路ブロックにこのテストパターンを
印加する一方、出力モードにより組み合わせ回路ブロッ
クのテスト結果を出力する双方向ピンとを備えて回路構
成し、双方向ピンの方向制御には、外部ピンより制御信
号をチップ入力またはカウンタを含む内部回路を用い
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキャンパス内蔵
の半導体集積回路に関するもので、テスト容易化設計、
特にスキャンテスト方法に関するものである。

【０００２】

【従来の技術】先ず、一般的な半導体集積回路のスキャ
ンテスト動作について説明する。なお、スキャンによる
テスト容易化設計では、スキャンフリップフロップ（Ｓ
ＦＦ）またはスキャンラッチ（ＳＬｔ）が用いられる。 （１）テストパターン入力の際、まずスキャンモード
（Ｓｃａｎ Ｍｏｄｅ）信号またはＳＭ信号をイネーブ
ル状態とし、動作上シフトレジスタが構成されるように
する。 （２）この状態でスキャンイン（Ｓｃａｎ Ｉｎ）端子
またはＳＩ端子からクロックに同期させて組合せ回路部
に対するテストパターンを入力する。 （３）次に、ＳＭ信号をディゼーブルとし、その次のク
ロックによって組合せ回路部の反応をＳＦＦ（またはＳ
Ｌｔ）に取り込む。次に、再びＳＭ信号をイネーブルに
し、シフト動作によってチップ外部にテスト結果を出力
する。なお、このシフト動作の際、次の入力パターンを
同時に入力するのが普通である。 （４）以上の一連の動作（１）〜（３）の繰り返しでス
キャンテストが実現される。

【０００３】従来例１．また、図５（ａ）は従来例１に
よるスキャンパス内蔵の半導体集積回路を示すブロック
図、図５（ｂ）はスキャンパスの部分詳細ブロック図で
あり、図において、１０１はスキャンパスと接続する組
み合わせ回路ブロック、１１〜１９はスキャンフリップ
フロップ（ＳＦＦ）であり、ＳＦＦ１１〜１９によりス
キャンパスが構成される。なお、図５（ｂ）のＡ〜Ｄ
は、スキャンテスト以外の動作時の組み合わせ回路ブロ
ックとのインタフェースを表す。

【０００４】次に動作について説明する。 （１）テストパターン入力をＳＩピンからＳＦＦ１１〜
１９の個数分すなわち９個をシフトインして行う。 （２）最後のＳＦＦ１９へのデータ入力動作は、同時に
ＳＦＦ１１〜１９以外の回路素子すなわち組み合わせ回
路ブロック１０１へのテストパターン印加でもある。 （３）次のテストクロック入力で、（２）の組み合わせ
回路ブロック１０１のテスト結果をＳＦＦ１１〜１９に
取り込む。なお、組み合わせ回路ブロック１０１の応答
は、次段のＳＦＦの入力に現れる。 （４）テスト結果をＳＯピンからＳＦＦの個数分９個を
シフトアウトする。このとき、同時に（１）の動作も行
う。

【０００５】この場合、スキャンパスはＳＦＦ１１〜１
９の９個で構成されているので、ＳＩピンからの最初の
テストパターン入力（シフトイン）に９クロックサイク
ル、テスト結果のスキャンフリップフロップへの取り込
みに１クロックサイクル、ＳＯピンからのテスト結果出
力（シフトアウト）と次のテストパターン入力（シフト
イン）に９クロックサイクルを要する。

【０００６】したがって、従来例１で示す回路が対象と
する被テスト回路は、スキャンパスに対する３回のテス
トパターン入力でテストし尽くせるとすると、都合３９
（９＋１＋９＋１＋９＋１＋９）クロックサイクルを要
することになる。

【０００７】以上のようなスキャンパス構成では、スキ
ャンテスト専用の信号ピンは、ＳＭピン、ＳＩピン、Ｓ
Ｏピンの３ピンであり、それ以下に抑えるのは一般に困
難である。

【０００８】従来例２．一方、テスト時間を短縮するた
めに考え出されたスキャンパス内蔵の半導体集積回路と
して、図６の従来例２のブロック図を示す。図におい
て、１０１は組み合わせ回路ブロック、１１〜１９はス
キャンフリップフロップ（ＳＦＦ）、１３ａ，１３ｂは
それぞれ第１および第２のスキャンパス部であり、合わ
せて全体のスキャンパスを構成する。すなわち、スキャ
ンパス全体をＳＦＦ１１〜１５の５個で構成された第１
のスキャンパス部１３ａとＳＦＦ１６〜１９の４個で構
成された第２のスキャンパス部１３ｂとに分割してテス
ト回路を構成している。

【０００９】このように、従来例２ではスキャンパスが
適宜に２分割され、第１および第２のスキャンパス部１
３ａ，１３ｂとされ、それぞれＳＩ１ピンとＳＩ２ピン
よりテストパターンを入力しＳＯ１ピンとＳＯ２ピンよ
りテスト結果を出力するように構成している点において
従来例１とは異なる。

【００１０】次に動作について説明する。従来例２にお
けるテストパターン入力、テスト結果出力等のスキャン
テスト動作は、上述した従来例１と同じである。このよ
うに、シフト動作に要する時間を従来例１よりも短く
し、それらを同時に動作させることによって、スキャン
テスト時間の短縮を実現している。

【００１１】このような場合、テスト時間は最長のスキ
ャンパスに依存する。すなわち、第１のスキャンパス部
１３ａに対するテストパターン入力（シフトイン）に５
クロックサイクル、テスト結果のＳＦＦ１１〜１５への
取り込みに１クロックサイクル、テスト結果出力（シフ
トアウト）と次のテストパターン入力（シフトイン）に
５クロックサイクルを要する。一方、以上の第１のスキ
ャンパス部１３ａの動作間に、４個のＳＦＦ１６〜１９
で構成された第２のスキャンパス部１３ｂのテスト動作
が同時になされる。従って、この従来例２におけるスキ
ャンパス内蔵の半導体集積回路は、都合２３（５＋１＋
５＋１＋５＋１＋５）クロックサイクルでテストできる
ことになり、従来例１よりもテスト時間は短縮される。

【００１２】同様に考えると、スキャンパスを構成する
ＳＦＦはその数が少なければ少ないほどテスト時間短縮
の効果が上がることになる。ただし、従来例２やその発
展形では、複数のスキャンパス部の設定毎に専用のＳ
Ｉ、ＳＯピンが必要となり、テスト用に許容されたピン
数制約とのトレードオフが存在することに注意しなくて
はならない。

【００１３】

【発明が解決しようとする課題】従来のスキャンパス内
蔵の半導体集積回路は以上のように構成されているの
で、スキャンテスト専用の信号ピンは、一般に、ＳＭピ
ン、ＳＩピンおよびＳＯピンの３ピンからなり、これを
削減するのは困難であるといった課題があった。

【００１４】また、テスト時間を短縮するために、スキ
ャンパスを分割した場合でも複数のスキャンパス専用の
ＳＩピンおよびＳＯピンが必要となり、テスト用に許容
されたピン数制約とのトレードオフが存在するといった
課題があった。

【００１５】この発明は上記のような課題を解決するた
めになされたもので、上述した従来例１および２の中間
の性能を有し、所望のテスト時間の短縮とテストピン数
を必要最小限度に抑制したスキャンテストを実現するス
キャンパス内蔵の半導体集積回路を得ることを目的とす
る。

【００１６】

【課題を解決するための手段】この発明に係るスキャン
パス内蔵の半導体集積回路は、組み合わせ回路ブロック
に接続し各々が複数個のスキャンフリップフロップから
構成される第１および第２のスキャンパス部を有するス
キャンパスと、制御信号の入力モードにより第１のスキ
ャンパス部に対してテストパターンを入力し組み合わせ
回路ブロックにこのテストパターンを印加する一方、そ
の出力モードにより組み合わせ回路ブロックのテスト結
果を出力する第１の双方向ピンと、制御信号の入力モー
ドにより第２のスキャンパス部に対してテストパターン
を入力し組み合わせ回路ブロックにこのテストパターン
を印加する一方、その出力モードにより組み合わせ回路
ブロックのテスト結果を出力する第２の双方向ピンとを
備えたものである。

【００１７】この発明に係るスキャンパス内蔵の半導体
集積回路は、第１および第２の双方向ピンの各々には、
制御信号の入力／出力モードにより双方向ピンの入力お
よび出力の方向を切り換える方向制御手段が含まれるも
のである。

【００１８】この発明に係るスキャンパス内蔵の半導体
集積回路は、方向制御手段に入力される制御信号はチッ
プ外部より供給されるものである。

【００１９】この発明に係るスキャンパス内蔵の半導体
集積回路は、方向制御手段にはトライステートバッファ
が含まれるものである。

【００２０】この発明に係るスキャンパス内蔵の半導体
集積回路は、組み合わせ回路ブロックに接続し、各々が
複数個のスキャンフリップフロップから構成されるスキ
ャンパスと、制御信号の入力モードによりスキャンパス
に対してテストパターンを入力し組み合わせ回路ブロッ
クにこのテストパターンを印加する一方、その出力モー
ドにより組み合わせ回路ブロックのテスト結果を出力す
る双方向ピンとを備えたものである。

【００２１】この発明に係るスキャンパス内蔵の半導体
集積回路は、双方向ピンの方向制御には、外部ピンより
制御信号をチップ入力するものである。

【００２２】この発明に係るスキャンパス内蔵の半導体
集積回路は、双方向ピンの方向制御には、カウンタを含
む内部回路を用いるものである。

【００２３】この発明に係るスキャンパス内蔵の半導体
集積回路は、双方向ピンには、制御信号の入力および出
力モードにより双方向ピンの入力／出力の方向を切り換
える方向制御手段が含まれるものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１（ａ）はこの発明の実施の形態１に
よるスキャンパス内蔵の半導体集積回路のブロック図で
あり、図１（ｂ）は双方向ピンの回路構成図である。図
において、１ａ，１ｂは双方向ピン（第１、第２の双方
向ピン）、１１〜１９はスキャンフリップフロップ（Ｓ
ＦＦ）、１３ａは第１のスキャンパス部、１３ｂは第２
のスキャンパス部、５１，５２はトライステートバッフ
ァ、１０１は組み合わせ回路ブロックである。

【００２５】この実施の形態１による回路構成では、従
来例１，２で示したようにＳＩピン、ＳＯピンを各々入
力専用、出力専用とするのではなく、双方向ピン１ａ，
１ｂとして構成する点に特徴がある（図１（ａ），
（ｂ）の円Ａ参照）。このため、入力／出力切り換えの
制御信号（以降、ｉｏｃ信号という）が最低１つ必要と
なる。例えば、図１（ｂ）に示されるように、双方向ピ
ン１ａにはトライステートバッファ５１，５２を組み合
わせて構成する方向制御回路（方向制御手段）が含ま
れ、例えば、ｉｏｃ信号＝０のとき入力モード（シフト
イン可能）となり、一方、ｉｏｃ信号＝１のとき出力モ
ード（シフトアウト可能）となるものである。

【００２６】次に動作について説明する。先ず、スキャ
ンモード信号（ＳＭ信号）をイネーブルにし、かつｉｏ
ｃ信号を入力モード（ｉｏｃ信号＝０）に設定し、テス
トパターンをシフトインする。全てのＳＦＦ１１〜１９
にテストパターンを入力し終わったら、ＳＭ信号をディ
ゼーブルにし、組み合わせ回路ブロック１０１のテスト
を行うためクロック信号を入力する。次に再びＳＭ信号
をイネーブルにし、今度はｉｏｃ信号を出力モード（ｉ
ｏｃ信号＝１）に設定してテスト結果をシフトアウトし
ていく。

【００２７】この実施の形態１の回路構成では、従来例
１や従来例２のようにスキャンイン動作とスキャンアウ
ト動作を同時に実行はできないが、スキャンパスを構成
するＳＦＦの個数を減らした結果、所定の条件下におい
ては、従来例１の場合よりもテスト時間は短くなり、し
かも従来例２よりもテストピンの数は少なくてすむとい
うメリットがある。

【００２８】以上のように、この実施の形態１によれ
ば、スキャンパスを分割して第１のスキャンパス部１３
ａと第２のスキャンパス部１３ｂとし、それぞれに専用
の双方向ピン１ａ，１ｂを与えて構成したので、入力、
出力専用のＳＩピン、ＳＯピンなどのスキャンテスト用
ピンの増加を防止でき、システムＬＳＩのような超大規
模回路に適用した場合に設計・製造面で大きなメリット
となり、テスト時間も妥当なレベルに短くできるという
効果が得られる。

【００２９】実施の形態２．図２はこの発明の実施の形
態２によるスキャンパス内蔵の半導体集積回路のブロッ
ク図、図３はＳＦＦにより構成されたスキャンパスの詳
細ブロック図であり、スキャンパスはＳＦＦの３ｂｉｔ
による構成となっている。また、図４（ａ）はカウンタ
を応用した制御回路の詳細ブロック図、図４（ｂ）は制
御回路のタイムチャートである。

【００３０】図において、１ｃ，１ｄは双方向ピン、１
０１ａ〜１０１ｃは組み合わせ回路ブロック、２１，２
２はフリップフロップ（ＦＦ）、８１は外部クロック信
号を入力するためのクロックピンまたはＣＬＫピン、１
０２はカウンタ、１０４はフリップフロップ（ＦＦ）、
１１１，１１２はＡＮＤゲート、１１３はＯＲゲート、
５３，５４はトライステートバッファ、Ｐ１〜Ｐ６は入
力／出力ピンである。

【００３１】次に、双方向ピンを用いたスキャンイン／
スキャンアウト動作について説明する（図２の動作１領
域および図３参照）。 （１）例えば、双方向ピン１ｃ側において、ＳＭ＝
“Ｈ”およびＣＴＬ＝“Ｌ”とし、ＳＦＦ１１〜１３に
よって構成されるスキャンパスを活性化（イネーブル）
にする。図３では、ＳＩ／ＳＯ→ｓｉ１→ｓｏ１→ｓｉ
２→ｓｏ２→ｓｉ３→ｓｏ３なるパスが形成される。な
お、ＳＩ／ＳＯは双方向ピン１ｃと接続する。 （２）ＣＬＫピン８１より入力するクロック信号に同期
させて、双方向ピン１ｃからテストパターンを入力す
る。このとき、ｓｏ３から出力されたデータは、トライ
ステートバッファ５３がＣＴＬ＝“Ｌ”によりディゼー
ブルとなっているため、トライステートバッファ５３か
ら出力されることはなく、したがって、入力中のテスト
パターンに影響を与える（値を変える）ことはない。

【００３２】（３）図２および図３に示すように、ＳＦ
Ｆによるシフトレジスタは３ｂｉｔで構成されているの
で、３クロック後に全てのＳＦＦ１１〜１３にテストパ
ターンが設定される。さらに、ＳＦＦ１１〜１３の出力
ｑより、組み合わせ回路ブロック１０１ｂにテストパタ
ーンが印加される。そして、組み合わせ回路ブロック１
０１ｂの応答は、次段のＳＦＦの入力ｄに現れる（ＳＦ
Ｆ１３なら次のＳＦＦ１２というように）。 （４）ＳＭ＝“Ｈ”およびＣＴＬ＝“Ｌ”または“Ｈ”
とし、ステップ（３）終了後の次のクロック信号によ
り、入力ｄが当該ＳＦＦに取り込まれる。 （５）ＳＭ＝“Ｈ”およびＣＴＬ＝“Ｈ”とし、ＳＦＦ
１１〜１３によって構成されるスキャンパスを活性化
（イネーブル）にする。図３では、ｓｏ１→ｓｉ２→ｓ
ｏ２→ｓｉ３→ｓｏ３→ＳＩ／ＳＯなるパスが形成され
る。 （６）ＳＩ／ＳＯから、ＣＬＫピン８１から入力するク
ロック信号に同期させて、テスト結果（（４）で得た
値）を出力する。 （７）そのとき同時に、出力結果がシフトレジスタにそ
のまま入力されることになるが、出力結果には影響は与
えない。

【００３３】このように、クロック信号はＣＬＫピン８
１を経由してチップ外部より供給されるが、テストパタ
ーンの入出力は双方向ピン１ｃ，１ｄで対応することが
でき、テストピンの増大は最小限ですますことができ
る。

【００３４】なお、上記においては、ｉｏｃ信号を外部
より与えることを前提に説明したが、そもそもＬＳＩに
リセット信号として流用可能な信号がある場合は、カウ
ンタを応用した制御回路（図４（ａ））を構成すること
によって外部ピンの増加を抑えることも可能である。こ
れについて以下に説明をおこなう。

【００３５】例えば、図２に示すように、制御回路はリ
セット（クリア）付きカウンタ１０２と、流用可能なＬ
ＳＩのリセット信号または制御回路の自己リセット信号
ｔを有効にするためのＯＲゲート１１３と、ＳＦＦ（ま
たはＳＬｔ）の段数分をカウンタ１０２で数え上げられ
た場合に有効となる信号ｅを生成するＡＮＤゲート１１
２と、流用可能なＬＳＩのリセット信号と自己リセット
信号の生成にのみ同期してｉｏｃ信号を生成するＦＦ１
０４で構成されている。なお、カウンタ１０２内部は、
図４（ａ）に示すように、フリップフロップ（ＦＦ）、
ＥＸＯＲゲートおよびＡＮＤゲートで構成されているも
のとする。

【００３６】次に、カウンタを用いたスキャンイン／ス
キャンアウト制御動作について説明する（図２および図
４参照）。ここで、システムリセット信号Ｒとは、通常
ＬＳＩの動作開始にあたり発せられる信号である。その
ような機能の信号がないＬＳＩの場合、代用できる他の
信号を適宜割り当てる。 （１）システムリセット信号Ｒにより、カウンタ（イン
クリメンタ）１０２、ＦＦ１０４の状態は一端クリアさ
れる。このとき、‘ｃ１＊ｃ２’の出力は‘００’であ
り、ＣＴＬ信号＝‘０’である。従って、ＡＮＤゲート
１１１の出力ｅも‘０’であり、クロック信号がＡＮＤ
ゲート１１２の出力ｔに現れることはなく、ＦＦ１０４
も動作しない。 （２）カウンタ１０２がクリアされ、以降のクロック入
力からインクリメントが始まる。 （３）カウンタ１０２の出力が‘ｃ１＊ｃ２＝０１’と
なるまで（‘００、１０’の間）、出力ｅ＝‘０’であ
る。なお、（１）と同様にＦＦ１０４は動作しない。

【００３７】（４）そして、次のクロック信号によりカ
ウンタ１０２の出力が‘ｃ１＊ｃ２＝１０’となり、こ
のとき出力ｅ＝‘１’となる。さらに、次のクロック信
号は、カウンタ１０２をさらにインクリメントさせよう
とするのと同時に、ノードｔに現れる。したがって、Ｆ
Ｆ１０４は動作しＣＴＬ＝‘１’となる。このとき同時
に、ノードｔの変化はＯＲゲート１１３を介し、カウン
タ１０２のリセット信号Ｒとしても働く。その結果、カ
ウンタ１０２は再びクリアされ、カウンタ１０２の出力
は‘ｃ１＊ｃ２＝００’となる。 （５）これ以降、上記のステップ（１）〜（４）の動作
が繰り返され、つまり、カウンタ出力は‘ｃ１＊ｃ２＝
００→１０→０１’を１単位としてＣＴＬ信号＝‘０→
１→０→１…’なる動作の反復により、スキャンパス用
Ｉ／Ｏの双方向制御が行われる。

【００３８】ここで、図２と図３ではＳＦＦ３ｂｉｔ分
によるスキャンパス構成を想定しており、したがってイ
ンクリメンタは２ｂｉｔで構成してある。なお、他のス
キャンパス構成の場合において、それがスキャンフリッ
プＳＦＦ（ｎ）ｂｉｔ（ｎは自然数）で構成されている
ならば、（ｋ−１）^２≦ｎ≦ｋ^２（ｋは正の整数）を満
たすｋｂｉｔ構成によるカウンタと、ＡＮＤゲートおよ
びその入力を適宜に構成することで達成できる。

【００３９】以上のように、この実施の形態２によれ
ば、スキャンテスト設計において、従来は独立して設け
られていたＳＩピン（スキャン入力）、ＳＯピン（スキ
ャン出力）の２ピン分を、双方向ピン１ｃ，１ｄを用い
て１ピンで構成することで、その方向制御用の入力／出
力切り換えの制御信号を外部ピンより供給し方向制御す
ることでテストピンの増加を防止することができるとい
う効果が得られる。

【００４０】また、上述の方向制御には、ＬＳＩの外部
ピンを経由した制御信号すなわちｉｏｃ信号の入力が必
要であるが、ＬＳＩにリセット信号として流用可能な信
号がある場合は、カウンタを応用した制御回路を内部回
路として使用することで、外部ピンの増加を抑制するこ
とができるという効果が得られる。

【００４１】なお、上述した一連の従来例や実施の形態
１，２は、説明を簡単にするため、極めて小規模な回路
構成を例にとり記載されているが、実際のＬＳＩ、しか
もシステムＬＳＩといわれるような超大規模集積回路を
対象にしても原理・効果は同じである。

【００４２】

【実施例】ＳＦＦの個数をｘ個とし、１本のスキャンパ
スを構成した場合（従来例１）と最大ｙ個のＳＦＦを有
する複数のスキャンパスをｚ本で構成した場合（従来例
２、実施の形態１，２）とでテスト時間、要するテスト
専用ピン数の比較をまとめると以下のようになる。ここ
で、“ｎ”は従来例１の場合に必要なスキャンイン（ま
たはスキャンアウト）動作の回数である。

【００４３】 ＜比較表＞ テスト時間 最小限必要なテスト専用ピン数 従来例１ 2x + (n-1)x + n 3(SM + SI + SO) 従来例２ 2y + (n-1)y + n 1 + 2z(SM + z*(SI + SO)) 実施の形態１ 2ny + n 1 + 1 + z(SM + ioc + z*(SI/SO)) 実施の形態２ 2ny + n 1 + z(SM + z*(SI/SO))

【００４４】上記により、ｙがｘの１／２以下という条
件のもとでという限定された状況ならば、実施の形態
１，２によるスキャンパス内蔵の半導体集積回路を用い
たテスト回路は従来例１よりもテスト時間が短くて済む
ことが分かる。また、テスト時間を犠牲にしてでもテス
ト専用ピン数を抑える必要があるときは、従来例２より
も実施の形態１，２のほうが少ないテスト専用ピン数で
済むことが理解されよう。

【００４５】

【発明の効果】以上のように、この発明によれば、組み
合わせ回路ブロックに接続し各々が複数個のスキャンフ
リップフロップから構成される第１および第２のスキャ
ンパス部を有するスキャンパスと、制御信号の入力モー
ドにより第１のスキャンパス部に対してテストパターン
を入力し組み合わせ回路ブロックにこのテストパターン
を印加する一方、その出力モードにより組み合わせ回路
ブロックのテスト結果を出力する第１の双方向ピンと、
制御信号の入力モードにより第２のスキャンパス部に対
してテストパターンを入力し組み合わせ回路ブロックに
このテストパターンを印加する一方、その出力モードに
より組み合わせ回路ブロックのテスト結果を出力する第
２の双方向ピンとを備えて構成したので、スキャンテス
ト用ピンの増加を防止し、スキャンパス分割によるテス
ト時間の短縮を実現するという効果がある。

【００４６】この発明によれば、第１および第２の双方
向ピンの各々には、制御信号の入力および出力モードに
より双方向ピンの入力／出力の方向を切り換える方向制
御手段が含まれるように構成したので、スキャンテスト
におけるスキャンインおよびスキャンアウト動作を制御
信号のモードに応じて実現できるという効果がある。

【００４７】この発明によれば、方向制御手段に入力さ
れる制御信号はチップ外部より供給されるように構成し
たので、制御信号を受け入れるスキャンテスト用のピン
の増加は最小限に抑制できる効果がある。

【００４８】この発明によれば、方向制御手段にはトラ
イステートバッファが含まれるように構成したので、双
方向ピンの方向制御をより具体的に実現できる効果があ
る。

【００４９】この発明によれば、組み合わせ回路ブロッ
クに接続し各々が複数個のスキャンフリップフロップか
ら構成されるスキャンパスと、制御信号の入力モードに
よりスキャンパスに対してテストパターンを入力し組み
合わせ回路ブロックにこのテストパターンを印加する一
方、その出力モードにより組み合わせ回路ブロックのテ
スト結果を出力する双方向ピンとを備えて構成したの
で、スキャンテスト用ピンの増加を防止し、スキャンパ
ス分割によるテスト時間の短縮を実現するという効果が
ある。

【００５０】この発明によれば、双方向ピンの方向制御
には、外部ピンより制御信号をチップ入力するように構
成したので、制御信号を受け入れるスキャンテスト用の
ピンの増加は最小限に抑制できる効果がある。

【００５１】この発明によれば、双方向ピンの方向制御
には、カウンタを含む内部回路を用いるように構成した
ので、外部ピンの増加を伴わずに、制御信号を発生でき
るという効果がある。

【００５２】この発明によれば、双方向ピンには、制御
信号の入力および出力モードにより双方向ピンの入力／
出力の方向を切り換える方向制御手段が含まれるように
構成したので、スキャンテストにおけるスキャンインお
よびスキャンアウト動作を制御信号のモードに応じて実
現できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるスキャンパス
内蔵の半導体集積回路のブロック図（ａ）と、双方向ピ
ンの回路構成図（ｂ）である。

【図２】 この発明の実施の形態２によるスキャンパス
内蔵の半導体集積回路のブロック図である。

【図３】 図２によるＳＦＦにより構成されたスキャン
パスの詳細ブロック図である。

【図４】 図２によるカウンタを応用した制御回路の詳
細ブロック図（ａ）と、制御回路のタイムチャート
（ｂ）である。

【図５】 従来例１のスキャンパス内蔵の半導体集積回
路のブロック図である。

【図６】 従来例２のスキャンパス内蔵の半導体集積回
路のブロック図である。

【符号の説明】

１ａ，１ｂ 双方向ピン（第１、第２の双方向ピン）、
１ｃ，１ｄ 双方向ピン１１〜１９ スキャンフリップ
フロップ（ＳＦＦ）、１３ａ 第１のスキャンパス部、
１３ｂ 第２のスキャンパス部、２１，２２ フリップ
フロップ（ＦＦ）、５１〜５４ トライステートバッフ
ァ、８１ ＣＬＫピン、１０１，１０１ａ〜１０１ｃ
組み合わせ回路ブロック、１０２ カウンタ、１０３
スキャンパス、１０４ フリップフロップ（ＦＦ）、１
１１，１１２ ＡＮＤゲート、１１３ ＯＲゲート、Ｐ
１〜Ｐ６ 入力／出力ピン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｅ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 組み合わせ回路ブロックと、 この組み合わせ回路ブロックと接続し、各々が複数個の
   スキャンフリップフロップから構成される第１および第
   ２のスキャンパス部を有するスキャンパスと、 制御信号の入力モードにより上記第１のスキャンパス部
   に対してテストパターンを入力し上記組み合わせ回路ブ
   ロックにこのテストパターンを印加する一方、その出力
   モードにより上記組み合わせ回路ブロックのテスト結果
   を出力する第１の双方向ピンと、 上記制御信号の入力モードにより上記第２のスキャンパ
   ス部に対してテストパターンを入力し上記組み合わせ回
   路ブロックにこのテストパターンを印加する一方、その
   出力モードにより上記組み合わせ回路ブロックのテスト
   結果を出力する第２の双方向ピンとを備えたスキャンパ
   ス内蔵の半導体集積回路。
2. 【請求項２】 第１および第２の双方向ピンの各々に
   は、制御信号の入力および出力モードにより上記双方向
   ピンの入力／出力の方向を切り換える方向制御手段が含
   まれることを特徴とする請求項１記載のスキャンパス内
   蔵の半導体集積回路。
3. 【請求項３】 方向制御手段に入力される制御信号はチ
   ップ外部より供給されることを特徴とする請求項２記載
   のスキャンパス内蔵の半導体集積回路。
4. 【請求項４】 方向制御手段にはトライステートバッフ
   ァが含まれることを特徴とする請求項２記載のスキャン
   パス内蔵の半導体集積回路。
5. 【請求項５】 組み合わせ回路ブロックと、この組み合
   わせ回路ブロックと接続し、各々が複数個のスキャンフ
   リップフロップから構成されるスキャンパスと、制御信
   号の入力モードによりスキャンパスに対してテストパタ
   ーンを入力し上記組み合わせ回路ブロックにこのテスト
   パターンを印加する一方、その出力モードにより上記組
   み合わせ回路ブロックのテスト結果を出力する双方向ピ
   ンとを備えたスキャンパス内蔵の半導体集積回路。
6. 【請求項６】 双方向ピンの方向制御には、外部ピンよ
   り制御信号をチップ入力することを特徴とする請求項５
   記載のスキャンパス内蔵の半導体集積回路。
7. 【請求項７】 双方向ピンの方向制御には、カウンタを
   含む内部回路を用いたことを特徴とする請求項５記載の
   スキャンパス内蔵の半導体集積回路。
8. 【請求項８】 双方向ピンには、制御信号の入力および
   出力モードにより上記双方向ピンの入力／出力の方向を
   切り換える方向制御手段が含まれることを特徴とする請
   求項６記載のスキャンパス内蔵の半導体集積回路。