JP2002341832A - 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法 - Google Patents
液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法Info
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Abstract
(57)【要約】
【課題】 デジタル入力データに対応してアナログ出力
電圧が受けるスイッチングに起因する悪影響を抑制す
る。 【解決手段】 画像表示領域を形成する液晶セルに対し
て印加する電圧を供給する液晶ドライバであって、パル
ス発生密度に重み付けした複数の基準パルスを生成する
パルス発生回路２１と、デジタル入力データと基準パル
スとをもとに必要な基準パルスを選択/合成してパルス
列を生成するパルス選択/合成回路２３と、パルス選択/
合成回路２３により生成されたパルス列を積分してガン
マ補正用のアナログ電圧を出力する積分回路(ロウパス
フィルタ)２５とを備え、このパルス発生回路２１とパ
ルス選択/合成回路２３により生成されたパルス列の単
位時間当たりのスイッチングの数は、ガンマ補正用デジ
タル入力データの所定範囲において変化しない。
電圧が受けるスイッチングに起因する悪影響を抑制す
る。 【解決手段】 画像表示領域を形成する液晶セルに対し
て印加する電圧を供給する液晶ドライバであって、パル
ス発生密度に重み付けした複数の基準パルスを生成する
パルス発生回路２１と、デジタル入力データと基準パル
スとをもとに必要な基準パルスを選択/合成してパルス
列を生成するパルス選択/合成回路２３と、パルス選択/
合成回路２３により生成されたパルス列を積分してガン
マ補正用のアナログ電圧を出力する積分回路(ロウパス
フィルタ)２５とを備え、このパルス発生回路２１とパ
ルス選択/合成回路２３により生成されたパルス列の単
位時間当たりのスイッチングの数は、ガンマ補正用デジ
タル入力データの所定範囲において変化しない。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたビデオ
信号に基づいて画像を表示する液晶表示装置、パルス発
生回路等に係り、特に、パルス列のスイッチング回数に
改良を加えた液晶表示装置、パルス発生回路等に関す
る。
信号に基づいて画像を表示する液晶表示装置、パルス発
生回路等に係り、特に、パルス列のスイッチング回数に
改良を加えた液晶表示装置、パルス発生回路等に関す
る。
【０００２】
【従来の技術】一般に、液晶ディスプレイ(ＬＣＤ)に対
して画像が表示される場合、まず、ＰＣ等からなるシス
テム装置またはシステム部のグラフィックスコントロー
ラからビデオインターフェイスを介して画像信号等が出
力される。この画像信号等を受け取ったＬＣＤコントロ
ーラＬＳＩは、ソースドライバ(Ｘドライバ、ＬＣＤド
ライバ)およびゲートドライバ(Ｙドライバ)の各ＩＣに
信号を供給し、例えばマトリックス状に並んだＴＦＴ配
列の各ソース電極および各ゲート電極に対して電圧を印
加することで画像を表示させるように構成されている。
して画像が表示される場合、まず、ＰＣ等からなるシス
テム装置またはシステム部のグラフィックスコントロー
ラからビデオインターフェイスを介して画像信号等が出
力される。この画像信号等を受け取ったＬＣＤコントロ
ーラＬＳＩは、ソースドライバ(Ｘドライバ、ＬＣＤド
ライバ)およびゲートドライバ(Ｙドライバ)の各ＩＣに
信号を供給し、例えばマトリックス状に並んだＴＦＴ配
列の各ソース電極および各ゲート電極に対して電圧を印
加することで画像を表示させるように構成されている。
【０００３】このＬＣＤソースドライバで採用されてい
るインターフェイスでは、近年、チップオングラス(Ｃ
ＯＧ：Chip On Glass)やワイヤリング・オン・アレイ(Ｗ
ＯＡ：Wiring On Array)技術が注目されている。また、
ドライバＬＳＩをＴＣＰ(Tape Carrier Package)に配置
し、そのＴＣＰを介してＴＦＴアレイ基板(ガラス基板)
に接続する技術が開発されている。これらの技術を応用
し、ＩＣ自身を直接、またはＴＣＰを介してガラス基板
に貼り付けると共に、プリント基板上に行っている配線
を省略することができれば、製造にかかるコストを大き
く削減することができる。
るインターフェイスでは、近年、チップオングラス(Ｃ
ＯＧ：Chip On Glass)やワイヤリング・オン・アレイ(Ｗ
ＯＡ：Wiring On Array)技術が注目されている。また、
ドライバＬＳＩをＴＣＰ(Tape Carrier Package)に配置
し、そのＴＣＰを介してＴＦＴアレイ基板(ガラス基板)
に接続する技術が開発されている。これらの技術を応用
し、ＩＣ自身を直接、またはＴＣＰを介してガラス基板
に貼り付けると共に、プリント基板上に行っている配線
を省略することができれば、製造にかかるコストを大き
く削減することができる。
【０００４】一方、主なデジタルアナログ変換回路(Ｄ
ＡＣ)には、Ｒ-２Ｒラダ−ネットワーク方式ＤＡＣのよ
うにデジタル入力データのビット数分だけ電流源を用意
し、各ビットの値に応じて電流を加算して入力データに
対応する出力電流を得る電流加算方式と、積分方式ＤＡ
Ｃのようにデジタル入力データに応じた時間に一定電流
を容量に蓄積して出力電圧を得る時間制御方式が存在し
ている。更に、時間制御方式としては、デジタル入力デ
ータに応じてデュティを調整したパルス列を積分するこ
とによって出力電圧を得るパルス幅変調方式(ＰＷＭ(Pu
lse Width Modulation)方式)ＤＡＣや、一定時間内に発
生するパルスの数をデジタル入力データに応じて調整し
たパルス列を積分することによって出力電圧を得るパル
ス密度変調方式(ＰＤＭ(Pulse Density Modulation)方
式)ＤＡＣも含まれる。
ＡＣ)には、Ｒ-２Ｒラダ−ネットワーク方式ＤＡＣのよ
うにデジタル入力データのビット数分だけ電流源を用意
し、各ビットの値に応じて電流を加算して入力データに
対応する出力電流を得る電流加算方式と、積分方式ＤＡ
Ｃのようにデジタル入力データに応じた時間に一定電流
を容量に蓄積して出力電圧を得る時間制御方式が存在し
ている。更に、時間制御方式としては、デジタル入力デ
ータに応じてデュティを調整したパルス列を積分するこ
とによって出力電圧を得るパルス幅変調方式(ＰＷＭ(Pu
lse Width Modulation)方式)ＤＡＣや、一定時間内に発
生するパルスの数をデジタル入力データに応じて調整し
たパルス列を積分することによって出力電圧を得るパル
ス密度変調方式(ＰＤＭ(Pulse Density Modulation)方
式)ＤＡＣも含まれる。
【０００５】ＬＣＤソースドライバに内蔵するガンマ補
正用の基準電位発生回路を実現する場合、ドライバ間の
基準電位の偏差を小さくするために、このＰＷＭ方式Ｄ
ＡＣやＰＤＭ方式ＤＡＣが使用されている。これらのＤ
ＡＣは時間制御方式であり、チップ内に生成する抵抗や
容量のばらつきによる出力電圧の差が生じにくいことか
ら、ＬＣＤへの適応性が高い。
正用の基準電位発生回路を実現する場合、ドライバ間の
基準電位の偏差を小さくするために、このＰＷＭ方式Ｄ
ＡＣやＰＤＭ方式ＤＡＣが使用されている。これらのＤ
ＡＣは時間制御方式であり、チップ内に生成する抵抗や
容量のばらつきによる出力電圧の差が生じにくいことか
ら、ＬＣＤへの適応性が高い。
【０００６】図１３は、ＰＤＭ方式ＤＡＣの構成を示し
た図である。ＰＤＭ方式ＤＡＣは、パルス発生密度に重
み付けした複数の基準パルスを生成するパルス発生回路
２０１、デジタル入力データを記憶するためのデジタル
入力データラッチ２０２、生成された基準パルス、入力
データをもとに、必要な基準パルスを選択/合成して１
つのパルス列を生成するパルス選択/合成回路２０３、
デジタル電源で生成されたパルス列を必要なアナログ電
圧域に変換する電圧変換回路２０４、パルス列をアナロ
グ電圧に変換する積分回路(ロウパスフィルタ)２０５か
ら構成されている。
た図である。ＰＤＭ方式ＤＡＣは、パルス発生密度に重
み付けした複数の基準パルスを生成するパルス発生回路
２０１、デジタル入力データを記憶するためのデジタル
入力データラッチ２０２、生成された基準パルス、入力
データをもとに、必要な基準パルスを選択/合成して１
つのパルス列を生成するパルス選択/合成回路２０３、
デジタル電源で生成されたパルス列を必要なアナログ電
圧域に変換する電圧変換回路２０４、パルス列をアナロ
グ電圧に変換する積分回路(ロウパスフィルタ)２０５か
ら構成されている。
【０００７】
【発明が解決しようとする課題】この図１３に示すよう
なＰＤＭ方式ＤＡＣは、ＰＷＭ方式ＤＡＣに比べてパル
ス列の周波数を高くできるため、積分回路２０５で使用
する抵抗や容量を小さくでき、チップ面積を小さくでき
るためコスト的に有利となる。この反面、パルス列の周
波数が高くなるため消費電力の増加を招き、また、各デ
ジタル入力に対応するパルス列でスイッチング回数が異
なることにより出力電圧のリニアリティが低下する問題
がある。
なＰＤＭ方式ＤＡＣは、ＰＷＭ方式ＤＡＣに比べてパル
ス列の周波数を高くできるため、積分回路２０５で使用
する抵抗や容量を小さくでき、チップ面積を小さくでき
るためコスト的に有利となる。この反面、パルス列の周
波数が高くなるため消費電力の増加を招き、また、各デ
ジタル入力に対応するパルス列でスイッチング回数が異
なることにより出力電圧のリニアリティが低下する問題
がある。
【０００８】図１４は、液晶用ＰＤＭ方式ＤＡＣで使用
されているパルス発生回路２０１の構成を示した図であ
る。図１４の回路は、９ビットのＤＡＣの場合を示して
おり、９ビットのバイナリカウンタ２１０、９ビット・
ラッチ２１１、９個の２入力論理積(ＡＮＤ)２１２から
構成されている。バイナリカウンタ２１０からのカウン
タ出力と９ビット・ラッチ２１１からのラッチ負出力と
の論理積を取ることによって、基準パルス出力Ｘ８〜Ｘ
０に重み付けされたパルスが発生する。パルス密度は、
Ｘ０を１とするとＸ１, Ｘ２, Ｘ３, Ｘ４, Ｘ５, Ｘ
６, Ｘ７, Ｘ８はそれぞれ２, ４, ８, １６, ３２, ６
４, １２８, ２５６となる。また、Ｘ０〜Ｘ８の基準パ
ルスは排他的にハイ(High(１))の状態になるように生成
されるため、任意の複数の基準パルスを合成してもパル
ス同士が時間的に重なることはない。
されているパルス発生回路２０１の構成を示した図であ
る。図１４の回路は、９ビットのＤＡＣの場合を示して
おり、９ビットのバイナリカウンタ２１０、９ビット・
ラッチ２１１、９個の２入力論理積(ＡＮＤ)２１２から
構成されている。バイナリカウンタ２１０からのカウン
タ出力と９ビット・ラッチ２１１からのラッチ負出力と
の論理積を取ることによって、基準パルス出力Ｘ８〜Ｘ
０に重み付けされたパルスが発生する。パルス密度は、
Ｘ０を１とするとＸ１, Ｘ２, Ｘ３, Ｘ４, Ｘ５, Ｘ
６, Ｘ７, Ｘ８はそれぞれ２, ４, ８, １６, ３２, ６
４, １２８, ２５６となる。また、Ｘ０〜Ｘ８の基準パ
ルスは排他的にハイ(High(１))の状態になるように生成
されるため、任意の複数の基準パルスを合成してもパル
ス同士が時間的に重なることはない。
【０００９】図１５は、ＰＤＭ方式ＤＡＣ用パルス出力
の例(Ｘ８〜Ｘ５)を示した図である。図１５では、バイ
ナリカウンタ２１０の出力(Ｂ０〜Ｂ３)、および９ビッ
ト・ラッチ２１１からの出力(Ｌ０〜Ｌ３)が示されてい
る。例えば、カウンタ出力Ｂ１とラッチ出力Ｌ１のnot
がＡＮＤされることで、カウンタ出力Ｂ１の立ち上がり
に対応するパルス出力Ｘ７が得られる。このようにし
て、パルス出力(Ｘ８〜Ｘ０)が得られる。ＰＤＭ方式Ｄ
ＡＣでは、パルス選択/合成回路２０３にて、デジタル
入力データの各ビットの値に応じてこれらのＸ８〜Ｘ０
のパルス出力を選択して論理和(ＯＲ)を取ることによっ
て合成し、デジタル入力データに対応するパルス列を生
成している。例えば、デジタル入力データが３２０(B10
1000000)の場合は、対応するビットが１である基準パル
スＸ８とＸ６が選択され、Ｘ８とＸ６を合成したものが
パルス列となり、電圧変換回路２０４にて電圧変換を行
った後、積分回路２０５に入力される。
の例(Ｘ８〜Ｘ５)を示した図である。図１５では、バイ
ナリカウンタ２１０の出力(Ｂ０〜Ｂ３)、および９ビッ
ト・ラッチ２１１からの出力(Ｌ０〜Ｌ３)が示されてい
る。例えば、カウンタ出力Ｂ１とラッチ出力Ｌ１のnot
がＡＮＤされることで、カウンタ出力Ｂ１の立ち上がり
に対応するパルス出力Ｘ７が得られる。このようにし
て、パルス出力(Ｘ８〜Ｘ０)が得られる。ＰＤＭ方式Ｄ
ＡＣでは、パルス選択/合成回路２０３にて、デジタル
入力データの各ビットの値に応じてこれらのＸ８〜Ｘ０
のパルス出力を選択して論理和(ＯＲ)を取ることによっ
て合成し、デジタル入力データに対応するパルス列を生
成している。例えば、デジタル入力データが３２０(B10
1000000)の場合は、対応するビットが１である基準パル
スＸ８とＸ６が選択され、Ｘ８とＸ６を合成したものが
パルス列となり、電圧変換回路２０４にて電圧変換を行
った後、積分回路２０５に入力される。
【００１０】図１６は、液晶用ＰＤＭ方式ＤＡＣにおい
て、各デジタル入力データに対応するパルス列の周波数
の関係を示した図である。但し、カウンタやラッチの動
作周波数(クロック入力)は１２０ＭＨｚとしている。図
１６から理解できるように、デジタル入力データが０か
ら２５６に増加するに従って、パルス列の周波数も単調
増加して、データ２５６の時に最高周波数６０ＭＨｚに
達し、デジタル入力データが２５６から５１１に増加す
るに従って、パルス列の周波数は単調減少する。デジタ
ル入力データによってパルス列の周波数が異なるため
(後段の積分回路２０５を駆動する回路のスイッチング
回数も異なる)、アナログ出力電圧へのスイッチングに
よる影響の度合いがデジタル入力データ毎に異なってし
まう。この結果、ＤＡＣにおけるアナログ出力電圧のリ
ニアリティが悪化することになる。また、積分回路２０
５に使用する抵抗と容量の値を周波数の低いパルス列
(デジタル入力データの０あるいは５１１当たり)に合わ
せて設定した場合、デジタル入力データの中央値(２５
６)周辺でのパルス列周波数は必要以上に高くなり、結
果として不要な電力消費を招くことになる。
て、各デジタル入力データに対応するパルス列の周波数
の関係を示した図である。但し、カウンタやラッチの動
作周波数(クロック入力)は１２０ＭＨｚとしている。図
１６から理解できるように、デジタル入力データが０か
ら２５６に増加するに従って、パルス列の周波数も単調
増加して、データ２５６の時に最高周波数６０ＭＨｚに
達し、デジタル入力データが２５６から５１１に増加す
るに従って、パルス列の周波数は単調減少する。デジタ
ル入力データによってパルス列の周波数が異なるため
(後段の積分回路２０５を駆動する回路のスイッチング
回数も異なる)、アナログ出力電圧へのスイッチングに
よる影響の度合いがデジタル入力データ毎に異なってし
まう。この結果、ＤＡＣにおけるアナログ出力電圧のリ
ニアリティが悪化することになる。また、積分回路２０
５に使用する抵抗と容量の値を周波数の低いパルス列
(デジタル入力データの０あるいは５１１当たり)に合わ
せて設定した場合、デジタル入力データの中央値(２５
６)周辺でのパルス列周波数は必要以上に高くなり、結
果として不要な電力消費を招くことになる。
【００１１】本発明は、以上のような技術的課題を解決
するためになされたものであって、その目的とするとこ
ろは、アナログ出力電圧が受けるスイッチングに起因す
る悪影響を抑制することにある。また、他の目的は、リ
ニアリティの改善を図り、スイッチング回数に起因する
不要な消費電力を抑制することにある。
するためになされたものであって、その目的とするとこ
ろは、アナログ出力電圧が受けるスイッチングに起因す
る悪影響を抑制することにある。また、他の目的は、リ
ニアリティの改善を図り、スイッチング回数に起因する
不要な消費電力を抑制することにある。
【００１２】
【課題を解決するための手段】かかる目的のもと、本発
明では、生成されたパルス列のスイッチング回数に対し
て、デジタル入力データに対して局所的なピーク値を持
たず、滑らかに一定になるように構成している。即ち、
本発明は、基板上に画像表示領域を形成する液晶セル
と、デジタル入力データに対応するガンマ補正用基準電
位に基づいて液晶セルに対して電圧を印加するドライバ
とを備え、このドライバは、基板上に実装されると共
に、信号線を用いて接続された複数のドライバＩＣで構
成され、デジタル入力データに対応するパルス密度を有
するパルス列を生成する際に、デジタル入力データの所
定範囲に対してパルス列の単位時間当たりのスイッチン
グ回数を一定にすることを特徴としている。
明では、生成されたパルス列のスイッチング回数に対し
て、デジタル入力データに対して局所的なピーク値を持
たず、滑らかに一定になるように構成している。即ち、
本発明は、基板上に画像表示領域を形成する液晶セル
と、デジタル入力データに対応するガンマ補正用基準電
位に基づいて液晶セルに対して電圧を印加するドライバ
とを備え、このドライバは、基板上に実装されると共
に、信号線を用いて接続された複数のドライバＩＣで構
成され、デジタル入力データに対応するパルス密度を有
するパルス列を生成する際に、デジタル入力データの所
定範囲に対してパルス列の単位時間当たりのスイッチン
グ回数を一定にすることを特徴としている。
【００１３】ここで、デジタル入力データの所定範囲と
は、例えば、９ビットのデジタルアナログ変換回路であ
れば、デジタル入力データの１２８〜３８４の範囲等と
することができる。かかる所定範囲は、分割ビット数Ｗ
に応じて異なった値となる。
は、例えば、９ビットのデジタルアナログ変換回路であ
れば、デジタル入力データの１２８〜３８４の範囲等と
することができる。かかる所定範囲は、分割ビット数Ｗ
に応じて異なった値となる。
【００１４】また、本発明が適用される液晶表示装置に
用いられるドライバは、デジタル入力データに対応する
パルス密度を有するパルス列を生成する際に、このパル
ス列の単位時間当たりのスイッチング回数に局所的なピ
ーク値を有しないことを特徴とすることができる。
用いられるドライバは、デジタル入力データに対応する
パルス密度を有するパルス列を生成する際に、このパル
ス列の単位時間当たりのスイッチング回数に局所的なピ
ーク値を有しないことを特徴とすることができる。
【００１５】更に、本発明が適用される液晶表示装置に
用いられるドライバは、デジタル入力データに対応する
パルス列を生成する際に、パルス密度変調(ＰＤＭ)によ
りガンマ補正用基準電位を得ると共に、デジタル入力デ
ータの中央値から所定範囲ではパルス幅変調(ＰＷＭ)に
より出力電圧を得ることを特徴としている。
用いられるドライバは、デジタル入力データに対応する
パルス列を生成する際に、パルス密度変調(ＰＤＭ)によ
りガンマ補正用基準電位を得ると共に、デジタル入力デ
ータの中央値から所定範囲ではパルス幅変調(ＰＷＭ)に
より出力電圧を得ることを特徴としている。
【００１６】一方、本発明をＬＣＤのソースドライバ等
の液晶ドライバとして把握することができる。即ち、本
発明は、画像表示領域を形成する液晶セルに対して印加
する電圧を供給する液晶ドライバであって、パルス発生
密度に重み付けした複数の基準パルスを生成するパルス
発生回路と、デジタル入力データと基準パルスとをもと
に必要な基準パルスを選択/合成してパルス列を生成す
るパルス選択/合成回路と、パルス選択/合成回路により
生成されたパルス列を積分してガンマ補正用の電位(ア
ナログ電圧)を出力する積分回路とを備え、このパルス
発生回路とパルス選択/合成回路により生成されたパル
ス列の単位時間当たりのスイッチング数は、ガンマ補正
用デジタル入力データの所定範囲において変化しないこ
とを特徴とすることができる。
の液晶ドライバとして把握することができる。即ち、本
発明は、画像表示領域を形成する液晶セルに対して印加
する電圧を供給する液晶ドライバであって、パルス発生
密度に重み付けした複数の基準パルスを生成するパルス
発生回路と、デジタル入力データと基準パルスとをもと
に必要な基準パルスを選択/合成してパルス列を生成す
るパルス選択/合成回路と、パルス選択/合成回路により
生成されたパルス列を積分してガンマ補正用の電位(ア
ナログ電圧)を出力する積分回路とを備え、このパルス
発生回路とパルス選択/合成回路により生成されたパル
ス列の単位時間当たりのスイッチング数は、ガンマ補正
用デジタル入力データの所定範囲において変化しないこ
とを特徴とすることができる。
【００１７】ここで、このパルス選択/合成回路は、ｎ
ビットからなるデジタル入力データの上位Ｗビットとバ
イナリカウンタの下位Ｗビットとを入力とする加算回路
のキャリー出力と、ｍ＝ｎ−Ｗのとき前記パルス発生回
路の出力Ｘ(ｍ−１)〜Ｘ(０)とデジタル入力データＤ
(ｍ−１)〜Ｄ(０)との論理積と、の論理和を出力とする
ことを特徴とすれば、分割ビット数Ｗ＝３以上などの広
い入力データ範囲でリニアリティを改善することが可能
となる。
ビットからなるデジタル入力データの上位Ｗビットとバ
イナリカウンタの下位Ｗビットとを入力とする加算回路
のキャリー出力と、ｍ＝ｎ−Ｗのとき前記パルス発生回
路の出力Ｘ(ｍ−１)〜Ｘ(０)とデジタル入力データＤ
(ｍ−１)〜Ｄ(０)との論理積と、の論理和を出力とする
ことを特徴とすれば、分割ビット数Ｗ＝３以上などの広
い入力データ範囲でリニアリティを改善することが可能
となる。
【００１８】更に、このパルス発生回路は、デジタル入
力データをｎビットとしたときに、分割ビット数をＷと
すると、ｎビットのバイナリカウンタ、ｎ−Ｗビットラ
ッチ、ｎ−Ｗ個の２入力ゲートを用いて基準パルスを出
力することを特徴とすることができる。但し、Ｗ＝２の
場合は、ｎ−１個のラッチと２入力ゲートとを必要とす
るが、この代わりに加算器(キャリー検出回路)が不要と
なる。
力データをｎビットとしたときに、分割ビット数をＷと
すると、ｎビットのバイナリカウンタ、ｎ−Ｗビットラ
ッチ、ｎ−Ｗ個の２入力ゲートを用いて基準パルスを出
力することを特徴とすることができる。但し、Ｗ＝２の
場合は、ｎ−１個のラッチと２入力ゲートとを必要とす
るが、この代わりに加算器(キャリー検出回路)が不要と
なる。
【００１９】また、本発明は、ｎビットのデジタル入力
データに対応する基準パルスを発生させる基準パルス発
生回路であって、入力クロックに同期してカウントアッ
プを行うｎビットのバイナリカウンタと、バイナリカウ
ンタからの上位ｎ−Ｗビットの出力(Ｂ(ｎ−１)〜Ｂ
(Ｗ))を１入力クロック期間遅延させた信号を生成する
ｎ−Ｗビットラッチと、バイナリカウンタからの上位ｎ
−Ｗビットの出力(Ｂ(ｎ−１)〜Ｂ(Ｗ))と、上位ｎ−Ｗ
ビットの出力(Ｂ(ｎ−１)〜Ｂ(Ｗ))に対するｎ−Ｗビッ
トラッチからの遅延信号とを入力として論理演算を行
い、基準パルス密度の低い方からの出力(Ｘ(０)〜Ｘ(ｎ
−Ｗ−１))とするｎ−Ｗ個の論理回路とを備え、出力Ｘ
(ｎ−Ｗ)〜Ｘ(ｎ−１)については論理回路を介さずに出
力することを特徴としている。
データに対応する基準パルスを発生させる基準パルス発
生回路であって、入力クロックに同期してカウントアッ
プを行うｎビットのバイナリカウンタと、バイナリカウ
ンタからの上位ｎ−Ｗビットの出力(Ｂ(ｎ−１)〜Ｂ
(Ｗ))を１入力クロック期間遅延させた信号を生成する
ｎ−Ｗビットラッチと、バイナリカウンタからの上位ｎ
−Ｗビットの出力(Ｂ(ｎ−１)〜Ｂ(Ｗ))と、上位ｎ−Ｗ
ビットの出力(Ｂ(ｎ−１)〜Ｂ(Ｗ))に対するｎ−Ｗビッ
トラッチからの遅延信号とを入力として論理演算を行
い、基準パルス密度の低い方からの出力(Ｘ(０)〜Ｘ(ｎ
−Ｗ−１))とするｎ−Ｗ個の論理回路とを備え、出力Ｘ
(ｎ−Ｗ)〜Ｘ(ｎ−１)については論理回路を介さずに出
力することを特徴としている。
【００２０】ここで、Ｗ＝２である場合には、ｎ−１個
の論理回路は、ｎ−１個のＡＮＤ回路、または、Ｘ(０)
〜Ｘ(ｎ−３)を出力とするｎ−２個のＡＮＤ回路とＸ
(ｎ−２)を出力とするＮＯＲ回路であることを特徴とす
ることができる。
の論理回路は、ｎ−１個のＡＮＤ回路、または、Ｘ(０)
〜Ｘ(ｎ−３)を出力とするｎ−２個のＡＮＤ回路とＸ
(ｎ−２)を出力とするＮＯＲ回路であることを特徴とす
ることができる。
【００２１】更に他の観点から把えると、本発明は、パ
ルス密度変調方式を採用したデジタルアナログ変換用の
基準パルス発生回路であって、デジタル入力データに対
応して排他的にハイ(High)の状態となるように基準パル
スを生成する手段と、デジタル入力データの所定範囲で
パルス列の単位時間当たりのスイッチング回数が一定と
なるように基準パルスを生成する手段とを備えたことを
特徴している。このとき、Ｗ＝２である場合には、デジ
タル入力データ全体の２分の１の範囲において周波数が
一定となるように基準パルスが生成される。一般化する
と、デジタル入力データ全体の (２W-1−１) / ２W-1 の範囲で周波数が一定となる。
ルス密度変調方式を採用したデジタルアナログ変換用の
基準パルス発生回路であって、デジタル入力データに対
応して排他的にハイ(High)の状態となるように基準パル
スを生成する手段と、デジタル入力データの所定範囲で
パルス列の単位時間当たりのスイッチング回数が一定と
なるように基準パルスを生成する手段とを備えたことを
特徴している。このとき、Ｗ＝２である場合には、デジ
タル入力データ全体の２分の１の範囲において周波数が
一定となるように基準パルスが生成される。一般化する
と、デジタル入力データ全体の (２W-1−１) / ２W-1 の範囲で周波数が一定となる。
【００２２】また、本発明は、デジタルアナログ変換器
における基準パルス発生方法であって、デジタルアナロ
グ変換器に入力されるデジタル入力データに対応するパ
ルス密度を持つパルス列を生成し、デジタル入力データ
の中央値から所定範囲においてパルス列における単位時
間当たりのスイッチング回数を一定にすることを特徴と
している。かかる場合に、スイッチング回数を一定にし
ない場合に対してパルス列の最高周波数を２分の１以下
に低減することができる。
における基準パルス発生方法であって、デジタルアナロ
グ変換器に入力されるデジタル入力データに対応するパ
ルス密度を持つパルス列を生成し、デジタル入力データ
の中央値から所定範囲においてパルス列における単位時
間当たりのスイッチング回数を一定にすることを特徴と
している。かかる場合に、スイッチング回数を一定にし
ない場合に対してパルス列の最高周波数を２分の１以下
に低減することができる。
【００２３】更に別の観点から把えると、本発明は、液
晶表示装置のソースドライバにてガンマ補正用基準電位
として用いられるアナログ電圧を出力するアナログ電圧
出力方法であって、デジタル入力データの中央値からの
所定範囲を除く部分にてデジタル入力データに応じてパ
ルスの数が調整されたパルス列を積分することによって
アナログ電圧を出力し、デジタル入力データの所定範囲
にてデジタル入力データに応じてデュティが調整された
パルス列を積分することによってアナログ電圧を出力す
ることを特徴とすることができる。
晶表示装置のソースドライバにてガンマ補正用基準電位
として用いられるアナログ電圧を出力するアナログ電圧
出力方法であって、デジタル入力データの中央値からの
所定範囲を除く部分にてデジタル入力データに応じてパ
ルスの数が調整されたパルス列を積分することによって
アナログ電圧を出力し、デジタル入力データの所定範囲
にてデジタル入力データに応じてデュティが調整された
パルス列を積分することによってアナログ電圧を出力す
ることを特徴とすることができる。
【００２４】
【発明の実施の形態】以下、添付する図面に従って、本
実施の形態を詳細に説明する。図１は、本実施の形態が
適用された画像表示装置の一実施形態を示す構成図であ
る。図１に示す画像表示装置では、液晶セルコントロー
ル回路１と薄膜トランジスタ(ＴＦＴ)の液晶構造を有す
る液晶セル２によって液晶モジュール(ＬＣＤパネル)を
形成している。この液晶モジュールは、例えばパーソナ
ルコンピュータ(ＰＣ)等のホスト側のシステム装置とは
分離した表示装置に、またはノートブックＰＣの場合は
その表示部に形成されるものである。この液晶セルコン
トロール回路１では、システム側のグラフィックスコン
トローラＬＳＩ(図示せず)からビデオインターフェイス
(Ｉ/Ｆ)３を介してＲＧＢビデオデータ(ビデオ信号)や
制御信号がＬＣＤコントローラ４に入力される。また、
一般に、ＤＣ電源もこのビデオＩ/Ｆ３を介して供給さ
れる。
実施の形態を詳細に説明する。図１は、本実施の形態が
適用された画像表示装置の一実施形態を示す構成図であ
る。図１に示す画像表示装置では、液晶セルコントロー
ル回路１と薄膜トランジスタ(ＴＦＴ)の液晶構造を有す
る液晶セル２によって液晶モジュール(ＬＣＤパネル)を
形成している。この液晶モジュールは、例えばパーソナ
ルコンピュータ(ＰＣ)等のホスト側のシステム装置とは
分離した表示装置に、またはノートブックＰＣの場合は
その表示部に形成されるものである。この液晶セルコン
トロール回路１では、システム側のグラフィックスコン
トローラＬＳＩ(図示せず)からビデオインターフェイス
(Ｉ/Ｆ)３を介してＲＧＢビデオデータ(ビデオ信号)や
制御信号がＬＣＤコントローラ４に入力される。また、
一般に、ＤＣ電源もこのビデオＩ/Ｆ３を介して供給さ
れる。
【００２５】ＤＣ−ＤＣコンバータ５は、供給されたＤ
Ｃ電源から液晶セルコントロール回路１にて必要な各種
ＤＣ電源電圧を作り出し、ゲートドライバ６やソースド
ライバ７、バックライト用の蛍光管(図示せず)等に供給
している。ＬＣＤコントローラ４は、ビデオＩ/Ｆ３か
ら受け取った信号を処理してゲートドライバ６やソース
ドライバ７に供給している。ソースドライバ７は、液晶
セル２上にマトリックス状に並んだＴＦＴ配列におい
て、ＴＦＴの水平方向(Ｘ方向)に並んだ各ソース電極に
印加する電圧を出力している。また、ゲートドライバ６
は、同じくＴＦＴの垂直方向(Ｙ方向)に並んだ各ゲート
電極に印加する電圧を出力している。
Ｃ電源から液晶セルコントロール回路１にて必要な各種
ＤＣ電源電圧を作り出し、ゲートドライバ６やソースド
ライバ７、バックライト用の蛍光管(図示せず)等に供給
している。ＬＣＤコントローラ４は、ビデオＩ/Ｆ３か
ら受け取った信号を処理してゲートドライバ６やソース
ドライバ７に供給している。ソースドライバ７は、液晶
セル２上にマトリックス状に並んだＴＦＴ配列におい
て、ＴＦＴの水平方向(Ｘ方向)に並んだ各ソース電極に
印加する電圧を出力している。また、ゲートドライバ６
は、同じくＴＦＴの垂直方向(Ｙ方向)に並んだ各ゲート
電極に印加する電圧を出力している。
【００２６】このゲートドライバ６およびソースドライ
バ７は共に複数個のＩＣで構成されている。本実施の形
態では、ソースドライバ７はＬＳＩのチップである複数
のソースドライバＩＣ２０を備えている。図１では、説
明の都合上、液晶セルコントロール回路１と液晶セル２
が分離しているように示されているが、本実施の形態で
は、複数のソースドライバＩＣ２０が液晶セル２を構成
するガラス基板上にＣＯＧ構造で形成され、更に各配線
もガラス基板上にＷＯＡ構造で形成されている。
バ７は共に複数個のＩＣで構成されている。本実施の形
態では、ソースドライバ７はＬＳＩのチップである複数
のソースドライバＩＣ２０を備えている。図１では、説
明の都合上、液晶セルコントロール回路１と液晶セル２
が分離しているように示されているが、本実施の形態で
は、複数のソースドライバＩＣ２０が液晶セル２を構成
するガラス基板上にＣＯＧ構造で形成され、更に各配線
もガラス基板上にＷＯＡ構造で形成されている。
【００２７】このように、特に、表示領域の外側である
縁の幅が狭い狭額縁のＬＣＤでは、ソースドライバ７を
ＬＣＤパネルのＴＦＴガラス基板上に直接実装し、ソー
スドライバＩＣ２０間の配線をガラス基板上のアルミ配
線等を使用して実現する方法により、ＬＣＤパネルのコ
ストを削減している。この様なＬＣＤパネルでは、十分
な配線領域が確保できないため、通常、ＬＣＤパネル用
基板(ＰＣＢ)上で生成するガンマ補正用基準電位を個々
のソースドライバＩＣ２０内で生成する場合がある。こ
の場合、各ソースドライバＩＣ２０で生成するガンマ補
正用基準電位を等しくするために、高精度なデジタルア
ナログ変換回路(ＤＡＣ)が必要になる。チップ上に生成
する抵抗や容量はばらつきが大きいため、Ｒ-２Ｒラダ
−ネットワーク方式ＤＡＣのような電流加算方式ＤＡＣ
は不向きである。そこで、本実施の形態では、時間制御
方式ＤＡＣであるＰＤＭ方式ＤＡＣを用いている。
縁の幅が狭い狭額縁のＬＣＤでは、ソースドライバ７を
ＬＣＤパネルのＴＦＴガラス基板上に直接実装し、ソー
スドライバＩＣ２０間の配線をガラス基板上のアルミ配
線等を使用して実現する方法により、ＬＣＤパネルのコ
ストを削減している。この様なＬＣＤパネルでは、十分
な配線領域が確保できないため、通常、ＬＣＤパネル用
基板(ＰＣＢ)上で生成するガンマ補正用基準電位を個々
のソースドライバＩＣ２０内で生成する場合がある。こ
の場合、各ソースドライバＩＣ２０で生成するガンマ補
正用基準電位を等しくするために、高精度なデジタルア
ナログ変換回路(ＤＡＣ)が必要になる。チップ上に生成
する抵抗や容量はばらつきが大きいため、Ｒ-２Ｒラダ
−ネットワーク方式ＤＡＣのような電流加算方式ＤＡＣ
は不向きである。そこで、本実施の形態では、時間制御
方式ＤＡＣであるＰＤＭ方式ＤＡＣを用いている。
【００２８】図２は、本実施の形態が適用されたガンマ
基準電位発生用ＰＤＭ方式の９ビットＤＡＣの構成を示
した図である。本実施の形態では、ＬＣＤのソースドラ
イバ７における各ソースドライバＩＣ２０に対して、そ
れぞれ図２に示すようなガンマ基準電位発生回路が設け
られている。図２では、パルス発生密度に重み付けした
複数の基準パルスを生成するパルス発生回路２１、ガン
マ補正データであるデジタル入力データを記憶するため
のデジタル入力データラッチ２２、生成された基準パル
スおよび記憶された入力データをもとに、必要な基準パ
ルスを選択/合成して１つのパルス列を生成するパルス
選択/合成回路２３、デジタル電源で生成されたパルス
列を必要なアナログ電圧域に変換する電圧変換回路２
４、パルス列をアナログ電圧に変換する積分回路(ロウ
パスフィルタ)２５から構成されている。パルス発生回
路２１は本実施の形態における最も特徴的な構成であ
り、デジタル入力データラッチ２２〜積分回路(ロウパ
スフィルタ)２５の各回路は、必要なガンマ補正用基準
電位の数だけ用意されている。
基準電位発生用ＰＤＭ方式の９ビットＤＡＣの構成を示
した図である。本実施の形態では、ＬＣＤのソースドラ
イバ７における各ソースドライバＩＣ２０に対して、そ
れぞれ図２に示すようなガンマ基準電位発生回路が設け
られている。図２では、パルス発生密度に重み付けした
複数の基準パルスを生成するパルス発生回路２１、ガン
マ補正データであるデジタル入力データを記憶するため
のデジタル入力データラッチ２２、生成された基準パル
スおよび記憶された入力データをもとに、必要な基準パ
ルスを選択/合成して１つのパルス列を生成するパルス
選択/合成回路２３、デジタル電源で生成されたパルス
列を必要なアナログ電圧域に変換する電圧変換回路２
４、パルス列をアナログ電圧に変換する積分回路(ロウ
パスフィルタ)２５から構成されている。パルス発生回
路２１は本実施の形態における最も特徴的な構成であ
り、デジタル入力データラッチ２２〜積分回路(ロウパ
スフィルタ)２５の各回路は、必要なガンマ補正用基準
電位の数だけ用意されている。
【００２９】本実施の形態では、図１６で示した特性を
有する従来方式のデジタル入力データとパルス列周波数
との関係に対して、動作周波数を低減させ、図１６に示
す２５６を頂点とする三角形形状に対して例えば台形形
状となる周波数特性が得られるようなＤＡＣを提供する
点に特徴がある。そのために、本実施の形態が適用され
るＤＡＣは、ある設定されたところまで、即ち、デジタ
ル入力データの中央値から所定範囲を除く部分はパルス
密度変調方式(ＰＤＭ方式)を採用し、それ以外である中
央値から所定範囲では、周波数が上がってしまうことを
避けるために、パルス幅変調方式(ＰＷＭ方式)を採用し
ている。
有する従来方式のデジタル入力データとパルス列周波数
との関係に対して、動作周波数を低減させ、図１６に示
す２５６を頂点とする三角形形状に対して例えば台形形
状となる周波数特性が得られるようなＤＡＣを提供する
点に特徴がある。そのために、本実施の形態が適用され
るＤＡＣは、ある設定されたところまで、即ち、デジタ
ル入力データの中央値から所定範囲を除く部分はパルス
密度変調方式(ＰＤＭ方式)を採用し、それ以外である中
央値から所定範囲では、周波数が上がってしまうことを
避けるために、パルス幅変調方式(ＰＷＭ方式)を採用し
ている。
【００３０】図３は、本実施の形態が適用されるパルス
発生回路２１およびパルス選択/合成回路２３の内部構
成の例を示す図である。ここでは、９ビットに限定せ
ず、デジタル入力データをｎビットとした時のｎビット
ＤＡＣ用パルスを生成する例を挙げている。図３に示す
回路から得られる合成パルス出力は、ガンマデータ上位
Ｗビット、バイナリカウンタ出力下位Ｗビットの夫々を
入力とする加算回路のキャリー出力と、パルス発生回路
２１の出力Ｘ(ｍ−１)〜Ｘ(０)とガンマデータＤ(ｍ−
１)〜Ｄ(０)の論理積との論理和で表される。尚、ここ
で、ｎビットＤＡＣの場合、 ｎ−１≧ｍ≧０、ｋ＝ｎ−１−ｍ、ｗ＝ｎ−ｍ である。
発生回路２１およびパルス選択/合成回路２３の内部構
成の例を示す図である。ここでは、９ビットに限定せ
ず、デジタル入力データをｎビットとした時のｎビット
ＤＡＣ用パルスを生成する例を挙げている。図３に示す
回路から得られる合成パルス出力は、ガンマデータ上位
Ｗビット、バイナリカウンタ出力下位Ｗビットの夫々を
入力とする加算回路のキャリー出力と、パルス発生回路
２１の出力Ｘ(ｍ−１)〜Ｘ(０)とガンマデータＤ(ｍ−
１)〜Ｄ(０)の論理積との論理和で表される。尚、ここ
で、ｎビットＤＡＣの場合、 ｎ−１≧ｍ≧０、ｋ＝ｎ−１−ｍ、ｗ＝ｎ−ｍ である。
【００３１】図４は、本実施の形態におけるパルス発生
回路２１及びパルス選択/合成回路２３を使用したとき
の分割ビット数とパルス列最高周波数の関係を示した図
表である。生成されるパルス列の最高周波数は、分割ビ
ット数Ｗの値に応じて変化し、パルス列の周波数が一定
になる領域も変化する。Ｗの値が大きければ大きいほ
ど、パルス列の周波数を低くすることが可能であるが、
加算回路の回路規模が増大する。
回路２１及びパルス選択/合成回路２３を使用したとき
の分割ビット数とパルス列最高周波数の関係を示した図
表である。生成されるパルス列の最高周波数は、分割ビ
ット数Ｗの値に応じて変化し、パルス列の周波数が一定
になる領域も変化する。Ｗの値が大きければ大きいほ
ど、パルス列の周波数を低くすることが可能であるが、
加算回路の回路規模が増大する。
【００３２】図４に示すように、Ｗ＝１の時、加算回路
は２入力ＡＮＤのみで構成できるので、従来のＰＤＭ方
式ＤＡＣと同じ構成になる。Ｗ＝２の時は、キャリーを
検出する際に加算回路を使わずに、２入力ＡＮＤ回路の
みで構成でき、回路がもっとも簡略化できる特別な場合
である。このとき、パルス列の最高周波数はｆ/２(Ｈ
ｚ)、スイッチング回数一定領域の全入力データに対す
る割合は１/２となる。Ｗ＝３以上の時は、パルス列の
Ｗ＝２と比較して周波数を低くできるが、キャリー検出
の際に加算回路が必要となり回路規模が大きくなる。さ
らに、合成回路の後段に続く積分回路２５の回路規模も
大きくなる。Ｗ＝ｎの時は、ＰＷＭ方式ＤＡＣと同じ構
成となる。
は２入力ＡＮＤのみで構成できるので、従来のＰＤＭ方
式ＤＡＣと同じ構成になる。Ｗ＝２の時は、キャリーを
検出する際に加算回路を使わずに、２入力ＡＮＤ回路の
みで構成でき、回路がもっとも簡略化できる特別な場合
である。このとき、パルス列の最高周波数はｆ/２(Ｈ
ｚ)、スイッチング回数一定領域の全入力データに対す
る割合は１/２となる。Ｗ＝３以上の時は、パルス列の
Ｗ＝２と比較して周波数を低くできるが、キャリー検出
の際に加算回路が必要となり回路規模が大きくなる。さ
らに、合成回路の後段に続く積分回路２５の回路規模も
大きくなる。Ｗ＝ｎの時は、ＰＷＭ方式ＤＡＣと同じ構
成となる。
【００３３】図５は、本実施の形態が適用されるＰＤＭ
方式ＤＡＣにおけるパルス発生回路２１の構成を示した
図である。このパルス発生回路２１は、ｎビットバイナ
リカウンタ３１とｎ−１ビットラッチ３２、ｎ−１個の
２入力論理積(ＡＮＤ)３３が設けられている。ｎビット
バイナリカウンタ３１の出力とｎ−１ビットラッチ３２
の出力との２入力論理積(ＡＮＤ)３３による論理積がパ
ルス発生回路２１の出力となる。即ち、ｎビットバイナ
リカウンタ３１からの上位ｎ−１ビットの出力(Ｂ(ｎ−
１)〜Ｂ(１))に対して、ｎ−１ビットラッチ３２は、１
入力クロック期間遅延させた信号を生成し、このｎビッ
トバイナリカウンタ３１からの上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))と、この上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))に対するｎ−１ビットラッチ３２
からの遅延信号とを入力として、２入力論理積(ＡＮＤ)
３３にて論理演算が行なわれる。
方式ＤＡＣにおけるパルス発生回路２１の構成を示した
図である。このパルス発生回路２１は、ｎビットバイナ
リカウンタ３１とｎ−１ビットラッチ３２、ｎ−１個の
２入力論理積(ＡＮＤ)３３が設けられている。ｎビット
バイナリカウンタ３１の出力とｎ−１ビットラッチ３２
の出力との２入力論理積(ＡＮＤ)３３による論理積がパ
ルス発生回路２１の出力となる。即ち、ｎビットバイナ
リカウンタ３１からの上位ｎ−１ビットの出力(Ｂ(ｎ−
１)〜Ｂ(１))に対して、ｎ−１ビットラッチ３２は、１
入力クロック期間遅延させた信号を生成し、このｎビッ
トバイナリカウンタ３１からの上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))と、この上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))に対するｎ−１ビットラッチ３２
からの遅延信号とを入力として、２入力論理積(ＡＮＤ)
３３にて論理演算が行なわれる。
【００３４】液晶用ＤＡＣのパルス発生回路は、パルス
生成した後のリニアリティを考えて、デジタル入力デー
タの中央部分について、スイッチングの数が変化しない
方法でパルスを生成することが望ましい。ここでは、分
割ビット数Ｗ＝２の場合において、パルス並びを４クロ
ック単位で考えた場合の例を挙げてリニアリティを向上
する方法を示す。４クロック単位で考えた場合、デジタ
ル入力データを大きくしてブロック中のパルス密度を上
げていくと、上位ビットに対応するパルスを埋める組み
合わせは４通りある。その４通りのビット数が大きくな
る様子を以下に示す。 方法１：0000→P000→0001→P001→0110→P110→0111→
P111→1111 方法２：0000→P000→0001→P001→0011→P011→0111→
P111→1111 方法３：0000→P000→0100→P100→0110→P110→0111→
P111→1111 方法４：0000→P000→0100→P100→0011→P011→0111→
P111→1111 但し、Ｐは変調データに依存するパルスとする。ここ
で、回路規模を小さくできる方法１、方法３を用いた本
実施の形態における基準パルス発生回路を以下に説明す
る。
生成した後のリニアリティを考えて、デジタル入力デー
タの中央部分について、スイッチングの数が変化しない
方法でパルスを生成することが望ましい。ここでは、分
割ビット数Ｗ＝２の場合において、パルス並びを４クロ
ック単位で考えた場合の例を挙げてリニアリティを向上
する方法を示す。４クロック単位で考えた場合、デジタ
ル入力データを大きくしてブロック中のパルス密度を上
げていくと、上位ビットに対応するパルスを埋める組み
合わせは４通りある。その４通りのビット数が大きくな
る様子を以下に示す。 方法１：0000→P000→0001→P001→0110→P110→0111→
P111→1111 方法２：0000→P000→0001→P001→0011→P011→0111→
P111→1111 方法３：0000→P000→0100→P100→0110→P110→0111→
P111→1111 方法４：0000→P000→0100→P100→0011→P011→0111→
P111→1111 但し、Ｐは変調データに依存するパルスとする。ここ
で、回路規模を小さくできる方法１、方法３を用いた本
実施の形態における基準パルス発生回路を以下に説明す
る。
【００３５】図６は、上記方法１を用いたパルス発生回
路２１の構成を示した図である。ここでは、９ビットの
ＤＡＣの場合を示しており、９ビットのバイナリカウン
タ４１、８ビットラッチ４２、及び８個の２入力論理積
(ＡＮＤ)４３から構成されている。入力クロックに同期
して９ビットのバイナリカウンタ４１がカウントアップ
を行い、カウンタ出力Ｂ８〜Ｂ１を出力する。そのカウ
ンタ出力Ｂ８〜Ｂ１に対して、８ビットラッチ４２で１
入力クロック期間分遅延させた信号であるラッチ出力Ｌ
８〜Ｌ１を生成する。これらの信号を、上述した方法１
の論理式に従って処理し、基準パルス出力Ｘ８〜Ｘ０を
生成している。図５に示した一般構成に当てはめて考え
ると、ｎ＝９のとき、上位ｎ−１ビットの出力(Ｂ(８)
〜Ｂ(１))と、この上位ｎ−１ビットの出力に対する８
ビットラッチ４２からの遅延信号とを入力として、論理
回路である２入力論理積(ＡＮＤ)４３にて論理演算が行
なわれて、Ｘ(０)〜Ｘ(ｎ−２)が出力される。また出力
Ｘ(ｎ−１)であるＸ８については、論理回路を介さずに
出力される。
路２１の構成を示した図である。ここでは、９ビットの
ＤＡＣの場合を示しており、９ビットのバイナリカウン
タ４１、８ビットラッチ４２、及び８個の２入力論理積
(ＡＮＤ)４３から構成されている。入力クロックに同期
して９ビットのバイナリカウンタ４１がカウントアップ
を行い、カウンタ出力Ｂ８〜Ｂ１を出力する。そのカウ
ンタ出力Ｂ８〜Ｂ１に対して、８ビットラッチ４２で１
入力クロック期間分遅延させた信号であるラッチ出力Ｌ
８〜Ｌ１を生成する。これらの信号を、上述した方法１
の論理式に従って処理し、基準パルス出力Ｘ８〜Ｘ０を
生成している。図５に示した一般構成に当てはめて考え
ると、ｎ＝９のとき、上位ｎ−１ビットの出力(Ｂ(８)
〜Ｂ(１))と、この上位ｎ−１ビットの出力に対する８
ビットラッチ４２からの遅延信号とを入力として、論理
回路である２入力論理積(ＡＮＤ)４３にて論理演算が行
なわれて、Ｘ(０)〜Ｘ(ｎ−２)が出力される。また出力
Ｘ(ｎ−１)であるＸ８については、論理回路を介さずに
出力される。
【００３６】図６に示すパルス発生回路(方法１)の論理
式は、以下のようになる。 Ｘ８ <= not Ｌ１; 論理式(１) Ｘ７ <= Ｂ１ and Ｌ１; 論理式(２) Ｘ６ <= Ｂ２ and (not Ｌ２); 論理式(３) Ｘ５ <= Ｂ３ and (not Ｌ３); 論理式(４) Ｘ４ <= Ｂ４ and (not Ｌ４); 論理式(５) Ｘ３ <= Ｂ５ and (not Ｌ５); 論理式(６) Ｘ２ <= Ｂ６ and (not Ｌ６); 論理式(７) Ｘ１ <= Ｂ７ and (not Ｌ７); 論理式(８) Ｘ０ <= Ｂ８ and (not Ｌ８); 論理式(９)
式は、以下のようになる。 Ｘ８ <= not Ｌ１; 論理式(１) Ｘ７ <= Ｂ１ and Ｌ１; 論理式(２) Ｘ６ <= Ｂ２ and (not Ｌ２); 論理式(３) Ｘ５ <= Ｂ３ and (not Ｌ３); 論理式(４) Ｘ４ <= Ｂ４ and (not Ｌ４); 論理式(５) Ｘ３ <= Ｂ５ and (not Ｌ５); 論理式(６) Ｘ２ <= Ｂ６ and (not Ｌ６); 論理式(７) Ｘ１ <= Ｂ７ and (not Ｌ７); 論理式(８) Ｘ０ <= Ｂ８ and (not Ｌ８); 論理式(９)
【００３７】上記論理式(１)により基準パルス出力Ｘ８
の周波数を２分の１にしており、論理式(２)により基準
パルス出力Ｘ７のパルス発生位置を１クロック、シフト
させている。この方式により発生された基準パルスの密
度は、Ｘ０を１とするとＸ１, Ｘ２, Ｘ３, Ｘ４, Ｘ
５, Ｘ６, Ｘ７, Ｘ８はそれぞれ２, ４, ８, １６, ３
２, ６４, １２８, ２５６となり、Ｘ０〜Ｘ８の基準パ
ルスは排他的にハイ(High(１))の状態になるように生成
されるため、任意の複数の基準パルスを合成してもパル
ス同士が時間的に重なることはない。
の周波数を２分の１にしており、論理式(２)により基準
パルス出力Ｘ７のパルス発生位置を１クロック、シフト
させている。この方式により発生された基準パルスの密
度は、Ｘ０を１とするとＸ１, Ｘ２, Ｘ３, Ｘ４, Ｘ
５, Ｘ６, Ｘ７, Ｘ８はそれぞれ２, ４, ８, １６, ３
２, ６４, １２８, ２５６となり、Ｘ０〜Ｘ８の基準パ
ルスは排他的にハイ(High(１))の状態になるように生成
されるため、任意の複数の基準パルスを合成してもパル
ス同士が時間的に重なることはない。
【００３８】図７は、図６に示した方法１の場合の基準
パルス波形を示した図である。図から理解できるよう
に、Ｘ６〜Ｘ０のパルスは、Ｘ８, Ｘ７がHigh(１)にな
るタイミングに隣接するタイミングでHigh(１)になるよ
うに生成される。これにより、デジタル入力データが０
〜１２８の間は、入力データの増加につれてパルス列の
周波数が単調増加するが、デジタル入力データが１２８
以上３８４以下の範囲では、Ｘ８あるいはＸ７が選択さ
れており、同時に選択されるＸ６〜Ｘ０のHigh(１)期間
は、Ｘ８あるいはＸ７パルスのHigh(１)期間に結合され
ることになる。従って、合成されるパルス列の周波数
は、デジタル入力データが１２８以上３８４以下の範囲
で一定になる。デジタル入力データが３８４〜５１１の
範囲では、入力データの増加につれてパルス列の周波数
が単調減少する。以上は、９ビットＤＡＣ以外のビット
数ＤＡＣ(ｎビットＤＡＣ)においても同様である。
パルス波形を示した図である。図から理解できるよう
に、Ｘ６〜Ｘ０のパルスは、Ｘ８, Ｘ７がHigh(１)にな
るタイミングに隣接するタイミングでHigh(１)になるよ
うに生成される。これにより、デジタル入力データが０
〜１２８の間は、入力データの増加につれてパルス列の
周波数が単調増加するが、デジタル入力データが１２８
以上３８４以下の範囲では、Ｘ８あるいはＸ７が選択さ
れており、同時に選択されるＸ６〜Ｘ０のHigh(１)期間
は、Ｘ８あるいはＸ７パルスのHigh(１)期間に結合され
ることになる。従って、合成されるパルス列の周波数
は、デジタル入力データが１２８以上３８４以下の範囲
で一定になる。デジタル入力データが３８４〜５１１の
範囲では、入力データの増加につれてパルス列の周波数
が単調減少する。以上は、９ビットＤＡＣ以外のビット
数ＤＡＣ(ｎビットＤＡＣ)においても同様である。
【００３９】図８は、本実施の形態が適用されるパルス
発生回路２１におけるデジタル入力データとパルス列周
波数との関係を示した図であり、入力クロックが１２０
ＭＨｚの場合を示している。従来技術で説明した図１６
と比較して明らかなように、パルス列の周波数は、デジ
タル入力データが１２８以上３８４以下の範囲で一定に
することができる。このように、本実施の形態が適用さ
れるパルス発生回路２１を用いれば、パルス列の最高周
波数を２分の１まで低減できる。この範囲にてアナログ
出力電圧を発生する場合、積分回路２５を駆動する電圧
変換回路２４におけるスイッチング回数を同じにするこ
とができる。従って、この範囲では、アナログ出力電圧
が受けるスイッチングに起因する悪影響が均一になるこ
とから、リニアリティの改善が期待できる。液晶を５Ｖ
で駆動する場合、このデジタル入力データが１２８以上
３８４以下の範囲は、アナログ出力電圧０〜５Ｖの中の
１.２５Ｖ〜３.７５Ｖに相当する。かかる範囲は、液晶
の最も急峻に変化する部分、液晶の敏感な部分、即ち液
晶駆動に最も重要な電圧域であり、本実施の形態におけ
る効果は非常に大きい。
発生回路２１におけるデジタル入力データとパルス列周
波数との関係を示した図であり、入力クロックが１２０
ＭＨｚの場合を示している。従来技術で説明した図１６
と比較して明らかなように、パルス列の周波数は、デジ
タル入力データが１２８以上３８４以下の範囲で一定に
することができる。このように、本実施の形態が適用さ
れるパルス発生回路２１を用いれば、パルス列の最高周
波数を２分の１まで低減できる。この範囲にてアナログ
出力電圧を発生する場合、積分回路２５を駆動する電圧
変換回路２４におけるスイッチング回数を同じにするこ
とができる。従って、この範囲では、アナログ出力電圧
が受けるスイッチングに起因する悪影響が均一になるこ
とから、リニアリティの改善が期待できる。液晶を５Ｖ
で駆動する場合、このデジタル入力データが１２８以上
３８４以下の範囲は、アナログ出力電圧０〜５Ｖの中の
１.２５Ｖ〜３.７５Ｖに相当する。かかる範囲は、液晶
の最も急峻に変化する部分、液晶の敏感な部分、即ち液
晶駆動に最も重要な電圧域であり、本実施の形態におけ
る効果は非常に大きい。
【００４０】図９は、図６に示したＷ＝２のパルス発生
回路２１とは別に、前述の方法３を用いた構成を示した
図である。図６の例と同様に、９ビットのＤＡＣの場合
を示しており、９ビットのバイナリカウンタ５１、８ビ
ットラッチ５２、及び８個の２入力ゲート５３から構成
されている。図６の方法１とは異なり、ＡＮＤ回路の代
わりに１つのＮＯＲ回路が設けられている。また、図６
と同様に、入力クロックに同期して９ビットのバイナリ
カウンタ５１がカウントアップを行い、カウンタ出力Ｂ
８〜Ｂ１を出力している。そのカウンタ出力Ｂ８〜Ｂ１
に対して、８ビットラッチ５２で１入力クロック期間分
遅延させた信号であるラッチ出力Ｌ８〜Ｌ１を生成す
る。これらの信号を、上述した方法３の論理式に従って
処理し、基準パルス出力Ｘ８〜Ｘ０を生成している。
回路２１とは別に、前述の方法３を用いた構成を示した
図である。図６の例と同様に、９ビットのＤＡＣの場合
を示しており、９ビットのバイナリカウンタ５１、８ビ
ットラッチ５２、及び８個の２入力ゲート５３から構成
されている。図６の方法１とは異なり、ＡＮＤ回路の代
わりに１つのＮＯＲ回路が設けられている。また、図６
と同様に、入力クロックに同期して９ビットのバイナリ
カウンタ５１がカウントアップを行い、カウンタ出力Ｂ
８〜Ｂ１を出力している。そのカウンタ出力Ｂ８〜Ｂ１
に対して、８ビットラッチ５２で１入力クロック期間分
遅延させた信号であるラッチ出力Ｌ８〜Ｌ１を生成す
る。これらの信号を、上述した方法３の論理式に従って
処理し、基準パルス出力Ｘ８〜Ｘ０を生成している。
【００４１】図９に示すパルス発生回路(方法３)の論理
式は、以下のようになる。 Ｘ８ <= Ｂ１; 論理式(１') Ｘ７ <= Ｂ１ nor Ｌ１; 論理式(２') Ｘ６ <= Ｂ２ and (not Ｌ２); 論理式(３) Ｘ５ <= Ｂ３ and (not Ｌ３); 論理式(４) Ｘ４ <= Ｂ４ and (not Ｌ４); 論理式(５) Ｘ３ <= Ｂ５ and (not Ｌ５); 論理式(６) Ｘ２ <= Ｂ６ and (not Ｌ６); 論理式(７) Ｘ１ <= Ｂ７ and (not Ｌ７); 論理式(８) Ｘ０ <= Ｂ８ and (not Ｌ８); 論理式(９)
式は、以下のようになる。 Ｘ８ <= Ｂ１; 論理式(１') Ｘ７ <= Ｂ１ nor Ｌ１; 論理式(２') Ｘ６ <= Ｂ２ and (not Ｌ２); 論理式(３) Ｘ５ <= Ｂ３ and (not Ｌ３); 論理式(４) Ｘ４ <= Ｂ４ and (not Ｌ４); 論理式(５) Ｘ３ <= Ｂ５ and (not Ｌ５); 論理式(６) Ｘ２ <= Ｂ６ and (not Ｌ６); 論理式(７) Ｘ１ <= Ｂ７ and (not Ｌ７); 論理式(８) Ｘ０ <= Ｂ８ and (not Ｌ８); 論理式(９)
【００４２】上記論理式(１')および上記論理式(２')
は、図６に示した方法１と異なる点であり、他の論理式
は、方法１と同様である。上記論理式(１')により基準
パルス出力Ｘ８の周波数を２分の１にしており、論理式
(２')により基準パルス出力Ｘ７のパルス発生位置を１
クロック、シフトさせている。この方式により発生され
た基準パルスの密度は、Ｘ０を１とするとＸ１, Ｘ２,
Ｘ３, Ｘ４, Ｘ５, Ｘ６, Ｘ７, Ｘ８はそれぞれ２,
４, ８, １６, ３２, ６４, １２８, ２５６となり、Ｘ
０〜Ｘ８の基準パルスは排他的にHigh(１)の状態になる
ように生成されるため、任意の複数の基準パルスを合成
してもパルス同士が時間的に重なることはない。
は、図６に示した方法１と異なる点であり、他の論理式
は、方法１と同様である。上記論理式(１')により基準
パルス出力Ｘ８の周波数を２分の１にしており、論理式
(２')により基準パルス出力Ｘ７のパルス発生位置を１
クロック、シフトさせている。この方式により発生され
た基準パルスの密度は、Ｘ０を１とするとＸ１, Ｘ２,
Ｘ３, Ｘ４, Ｘ５, Ｘ６, Ｘ７, Ｘ８はそれぞれ２,
４, ８, １６, ３２, ６４, １２８, ２５６となり、Ｘ
０〜Ｘ８の基準パルスは排他的にHigh(１)の状態になる
ように生成されるため、任意の複数の基準パルスを合成
してもパルス同士が時間的に重なることはない。
【００４３】図１０は、図９に示した方法３の場合の基
準パルス波形を示した図である。図７と同様に、Ｘ６〜
Ｘ０のパルスは、Ｘ８, Ｘ７がHigh(１)になるタイミン
グに隣接するタイミングでHigh(１)になるように生成さ
れる。これにより、デジタル入力データが０〜１２８の
間は、入力データの増加につれてパルス列の周波数が単
調増加するが、デジタル入力データが１２８以上３８４
以下の範囲では、Ｘ８あるいはＸ７が選択されており、
同時に選択されるＸ６〜Ｘ０のHigh(１)期間は、Ｘ８あ
るいはＸ７パルスのHigh(１)期間に結合されることにな
る。従って、合成されるパルス列の周波数は、デジタル
入力データが１２８以上３８４以下の範囲で一定にな
る。デジタル入力データが３８４〜５１１の範囲では、
入力データの増加につれてパルス列の周波数が単調減少
する。尚、図９および図１０にて示す方法３を採用した
場合におけるデジタル入力データとパルス列周波数との
関係は、図８に示すものと同様であり、同様な効果を得
ることができる。
準パルス波形を示した図である。図７と同様に、Ｘ６〜
Ｘ０のパルスは、Ｘ８, Ｘ７がHigh(１)になるタイミン
グに隣接するタイミングでHigh(１)になるように生成さ
れる。これにより、デジタル入力データが０〜１２８の
間は、入力データの増加につれてパルス列の周波数が単
調増加するが、デジタル入力データが１２８以上３８４
以下の範囲では、Ｘ８あるいはＸ７が選択されており、
同時に選択されるＸ６〜Ｘ０のHigh(１)期間は、Ｘ８あ
るいはＸ７パルスのHigh(１)期間に結合されることにな
る。従って、合成されるパルス列の周波数は、デジタル
入力データが１２８以上３８４以下の範囲で一定にな
る。デジタル入力データが３８４〜５１１の範囲では、
入力データの増加につれてパルス列の周波数が単調減少
する。尚、図９および図１０にて示す方法３を採用した
場合におけるデジタル入力データとパルス列周波数との
関係は、図８に示すものと同様であり、同様な効果を得
ることができる。
【００４４】次に、図４を用いて説明した分割ビット数
Ｗ＝３の場合、即ち、パルス並びを８クロック単位で考
えた場合に、デジタル入力データを大きくしてブロック
中のパルス密度を上げていく方法について説明する。８
クロック単位で考えた場合、デジタル入力データを大き
くしてブロック中のパルス密度を上げていく方式は２通
りある。その２通りのビット数が大きくなる様子を以下
に示す。 方法１：00000000→P0000000→00000001→P0000001→00
000011→P0000011→00000111→P00000111→00001111→P
0001111→00011111→P0011111→0011111→P0111111→01
111111→P1111111→11111111 方法２：00000000→P0000000→01000000→P1000000→01
100000→P1100000→01110000→P1110000→01111000→P1
111000→01111100→P1111100→01111110→P1111110→01
111111 →P1111111→11111111 但し、Ｐは変調データに依存するパルスとする。
Ｗ＝３の場合、即ち、パルス並びを８クロック単位で考
えた場合に、デジタル入力データを大きくしてブロック
中のパルス密度を上げていく方法について説明する。８
クロック単位で考えた場合、デジタル入力データを大き
くしてブロック中のパルス密度を上げていく方式は２通
りある。その２通りのビット数が大きくなる様子を以下
に示す。 方法１：00000000→P0000000→00000001→P0000001→00
000011→P0000011→00000111→P00000111→00001111→P
0001111→00011111→P0011111→0011111→P0111111→01
111111→P1111111→11111111 方法２：00000000→P0000000→01000000→P1000000→01
100000→P1100000→01110000→P1110000→01111000→P1
111000→01111100→P1111100→01111110→P1111110→01
111111 →P1111111→11111111 但し、Ｐは変調データに依存するパルスとする。
【００４５】方法２を用いた基準パルス発生回路は、回
路規模が大きくなるため、ここでは方法１を用いた本発
明の基準パルス発生回路について説明する。図１１
(ａ),(ｂ)は、８クロック単位で考えた場合のＰＤＭ方
式ＤＡＣにおけるパルス発生回路２１とパルス選択/合
成回路２３の構成を示した図である。図１１(ａ)はパル
ス発生回路２１を、図１１(ｂ)はパルス選択/合成回路
２３を示している。図１１(ａ)に示すパルス発生回路２
１は、９ビットのバイナリカウンタ６１、６ビットラッ
チ６２、及び６個の２入力論理積(ＡＮＤ)６３から構成
されている。また、図１１(ｂ)に示すパルス選択/合成
回路２３は、２入力ＡＮＤと３入力ＯＲとで構成される
合成回路６５と、キャリー検出部として機能する加算回
路６６を備えている。
路規模が大きくなるため、ここでは方法１を用いた本発
明の基準パルス発生回路について説明する。図１１
(ａ),(ｂ)は、８クロック単位で考えた場合のＰＤＭ方
式ＤＡＣにおけるパルス発生回路２１とパルス選択/合
成回路２３の構成を示した図である。図１１(ａ)はパル
ス発生回路２１を、図１１(ｂ)はパルス選択/合成回路
２３を示している。図１１(ａ)に示すパルス発生回路２
１は、９ビットのバイナリカウンタ６１、６ビットラッ
チ６２、及び６個の２入力論理積(ＡＮＤ)６３から構成
されている。また、図１１(ｂ)に示すパルス選択/合成
回路２３は、２入力ＡＮＤと３入力ＯＲとで構成される
合成回路６５と、キャリー検出部として機能する加算回
路６６を備えている。
【００４６】パルス変調を８クロックで生成するため
に、図１１(ａ)に示すバイナリカウンタ６１の出力Ｂ
０,Ｂ１,Ｂ２は、ラッチせずに直接、図１１(ｂ)に示す
加算回路６６の入力になっている。合成されるパルス列
の周波数は、デジタル入力データの６４以上４４８以下
の範囲で一定になる。４クロック単位で考えた場合と比
較して、パルス列の周波数は半分に減少するが、ゲート
数は増大する。
に、図１１(ａ)に示すバイナリカウンタ６１の出力Ｂ
０,Ｂ１,Ｂ２は、ラッチせずに直接、図１１(ｂ)に示す
加算回路６６の入力になっている。合成されるパルス列
の周波数は、デジタル入力データの６４以上４４８以下
の範囲で一定になる。４クロック単位で考えた場合と比
較して、パルス列の周波数は半分に減少するが、ゲート
数は増大する。
【００４７】図１２は、パルス並びがそれぞれ４クロッ
ク単位と８クロック単位におけるパルス発生回路２１の
サイズを比較した結果を示す図表である。４クロック単
位には図６に示したパルス発生回路２１、８クロック単
位には図１１(ａ)に示したパルス発生回路２１を使用し
た。図１２から、パルス合成部(１０セット)を含める
と、８クロック単位では、４クロック単位の約１.４倍
のゲート数を必要とすることになる。従って、回路規模
サイズで考えた場合には４クロック単位、周波数で考え
た場合には８クロック単位の方が優れている。
ク単位と８クロック単位におけるパルス発生回路２１の
サイズを比較した結果を示す図表である。４クロック単
位には図６に示したパルス発生回路２１、８クロック単
位には図１１(ａ)に示したパルス発生回路２１を使用し
た。図１２から、パルス合成部(１０セット)を含める
と、８クロック単位では、４クロック単位の約１.４倍
のゲート数を必要とすることになる。従って、回路規模
サイズで考えた場合には４クロック単位、周波数で考え
た場合には８クロック単位の方が優れている。
【００４８】以上、詳述したように、本実施の形態で
は、デジタル入力データの中央値から所定範囲で周波数
を下げ、スイッチング回数を一定にすることにより、液
晶用ＰＤＭ方式ＤＡＣの低消費電力化と出力電圧のリニ
アリティの改善を図っている。アナログ出力電圧のリニ
アリティが改善されることから、ガンマ補正用基準電位
の各ソースドライバＩＣ２０間の偏差を小さくすること
ができる。また、通常のＰＤＭ方式ＤＡＣに比べて不要
に消費される電力を削減できるので、ＬＣＤパネルの消
費電力的にも有利となる。
は、デジタル入力データの中央値から所定範囲で周波数
を下げ、スイッチング回数を一定にすることにより、液
晶用ＰＤＭ方式ＤＡＣの低消費電力化と出力電圧のリニ
アリティの改善を図っている。アナログ出力電圧のリニ
アリティが改善されることから、ガンマ補正用基準電位
の各ソースドライバＩＣ２０間の偏差を小さくすること
ができる。また、通常のＰＤＭ方式ＤＡＣに比べて不要
に消費される電力を削減できるので、ＬＣＤパネルの消
費電力的にも有利となる。
【００４９】また、図６〜図１０で説明した分割ビット
数Ｗ＝２の場合には、９ビットＤＡＣにて、デジタル入
力データが１２８〜３８４の範囲で効果が得られる。前
述のように、液晶を５Ｖで駆動する場合のアナログ出力
で１.２５Ｖ〜３.７５Ｖに相当し、液晶駆動に最も重要
な電圧域であるため、本実施の形態における大きな効果
が期待できる。更に広い範囲でリニアリティを改善し、
動作周波数を低減させる必要がある場合には、図１１
(ａ),(ｂ)にて説明したパルス発生回路２１およびパル
ス選択/合成回路２３を採用すれば良い。即ち、リニア
リティの改善と回路規模とを比較衡量し、図４に示す特
性を考慮して適切な分割ビット数のパルス発生回路２１
を選定することにより、対象となるＬＣＤに最適な構成
を得ることが可能となる。
数Ｗ＝２の場合には、９ビットＤＡＣにて、デジタル入
力データが１２８〜３８４の範囲で効果が得られる。前
述のように、液晶を５Ｖで駆動する場合のアナログ出力
で１.２５Ｖ〜３.７５Ｖに相当し、液晶駆動に最も重要
な電圧域であるため、本実施の形態における大きな効果
が期待できる。更に広い範囲でリニアリティを改善し、
動作周波数を低減させる必要がある場合には、図１１
(ａ),(ｂ)にて説明したパルス発生回路２１およびパル
ス選択/合成回路２３を採用すれば良い。即ち、リニア
リティの改善と回路規模とを比較衡量し、図４に示す特
性を考慮して適切な分割ビット数のパルス発生回路２１
を選定することにより、対象となるＬＣＤに最適な構成
を得ることが可能となる。
【００５０】尚、本実施の形態では、液晶表示装置のガ
ンマ補正用基準電位発生回路を実現する場合のＤＡＣに
ついて説明したが、例えば測定器等に用いられるＤＡＣ
等、他の分野における基準パルス発生回路に対して適用
することも可能である。但し、ＷＯＡを実現するＬＣＤ
に対して適用することで、リニアリティの改善と回路規
模の縮小に対して大きく改善することが可能となる。
ンマ補正用基準電位発生回路を実現する場合のＤＡＣに
ついて説明したが、例えば測定器等に用いられるＤＡＣ
等、他の分野における基準パルス発生回路に対して適用
することも可能である。但し、ＷＯＡを実現するＬＣＤ
に対して適用することで、リニアリティの改善と回路規
模の縮小に対して大きく改善することが可能となる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
デジタル入力データに対応してアナログ出力電圧が受け
るスイッチングに起因する悪影響を抑制することができ
る。
デジタル入力データに対応してアナログ出力電圧が受け
るスイッチングに起因する悪影響を抑制することができ
る。
【図１】 本発明が適用された画像表示装置の一実施形
態を示す構成図である。
態を示す構成図である。
【図２】 本実施の形態が適用されたガンマ基準電位発
生用ＰＤＭ方式の９ビットＤＡＣの構成を示した図であ
る。
生用ＰＤＭ方式の９ビットＤＡＣの構成を示した図であ
る。
【図３】 本実施の形態が適用されるパルス発生回路お
よびパルス選択/合成回路の内部構成の例を示す図であ
る。
よびパルス選択/合成回路の内部構成の例を示す図であ
る。
【図４】 本実施の形態におけるパルス発生回路及びパ
ルス選択/合成回路を使用したときの分割ビット数とパ
ルス列最高周波数の関係を示した図表である。
ルス選択/合成回路を使用したときの分割ビット数とパ
ルス列最高周波数の関係を示した図表である。
【図５】 本実施の形態が適用されるＰＤＭ方式ＤＡＣ
におけるパルス発生回路の構成を示した図である。
におけるパルス発生回路の構成を示した図である。
【図６】 方法１を用いたパルス発生回路の構成を示し
た図である。
た図である。
【図７】 図６に示した方法１の場合の基準パルス波形
を示した図である。
を示した図である。
【図８】 本実施の形態が適用されるパルス発生回路に
おけるデジタル入力データとパルス列周波数との関係を
示した図である。
おけるデジタル入力データとパルス列周波数との関係を
示した図である。
【図９】 方法３を用いた構成を示した図である。
【図１０】 図９に示した方法３の場合の基準パルス波
形を示した図である。
形を示した図である。
【図１１】 (ａ),(ｂ)は、８クロック単位で考えた場
合のＰＤＭ方式ＤＡＣにおけるパルス発生回路とパルス
選択/合成回路の構成を示した図である。
合のＰＤＭ方式ＤＡＣにおけるパルス発生回路とパルス
選択/合成回路の構成を示した図である。
【図１２】 パルス並びがそれぞれ４クロック単位と８
クロック単位におけるパルス発生回路のサイズを比較し
た結果を示す図表である。
クロック単位におけるパルス発生回路のサイズを比較し
た結果を示す図表である。
【図１３】 一般的なＰＤＭ方式ＤＡＣの構成を示した
図である。
図である。
【図１４】 液晶用ＰＤＭ方式ＤＡＣで使用されている
パルス発生回路の構成を示した図である。
パルス発生回路の構成を示した図である。
【図１５】 ＰＤＭ方式ＤＡＣ用パルス出力の例(Ｘ８
〜Ｘ５)を示した図である。
〜Ｘ５)を示した図である。
【図１６】 液晶用ＰＤＭ方式ＤＡＣにおいて、各デジ
タル入力データに対応するパルス列の周波数の関係を示
した図である。
タル入力データに対応するパルス列の周波数の関係を示
した図である。
１…液晶セルコントロール回路、２…液晶セル、３…ビ
デオインターフェイス(Ｉ/Ｆ)、４…ＬＣＤコントロー
ラ、６…ゲートドライバ、７…ソースドライバ、２０…
ソースドライバＩＣ、２１…パルス発生回路、２２…デ
ジタル入力データラッチ、２３…パルス選択/合成回
路、２４…電圧変換回路、２５…積分回路(ロウパスフ
ィルタ)、３１…ｎビットバイナリカウンタ、３２…ｎ
−１ビットラッチ、３３…２入力論理積(ＡＮＤ)、４１
…バイナリカウンタ、４２…８ビットラッチ、４３…２
入力論理積(ＡＮＤ)、５１…バイナリカウンタ、５２…
８ビットラッチ、５３…２入力ゲート、６１…バイナリ
カウンタ、６２…６ビットラッチ、６３…２入力論理積
(ＡＮＤ)、６５…合成回路、６６…加算回路
デオインターフェイス(Ｉ/Ｆ)、４…ＬＣＤコントロー
ラ、６…ゲートドライバ、７…ソースドライバ、２０…
ソースドライバＩＣ、２１…パルス発生回路、２２…デ
ジタル入力データラッチ、２３…パルス選択/合成回
路、２４…電圧変換回路、２５…積分回路(ロウパスフ
ィルタ)、３１…ｎビットバイナリカウンタ、３２…ｎ
−１ビットラッチ、３３…２入力論理積(ＡＮＤ)、４１
…バイナリカウンタ、４２…８ビットラッチ、４３…２
入力論理積(ＡＮＤ)、５１…バイナリカウンタ、５２…
８ビットラッチ、５３…２入力ゲート、６１…バイナリ
カウンタ、６２…６ビットラッチ、６３…２入力論理積
(ＡＮＤ)、６５…合成回路、６６…加算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｋ ６４１Ｐ (72)発明者 坂口 佳民 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内 (72)発明者 佐久間 克幸 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内 Ｆターム(参考） 2H093 NA56 NC03 NC26 NC27 NC34 NC49 NC50 ND39 ND49 ND54 5C006 AF46 AF83 BB16 BC11 BC16 BC20 EB05 FA47 5C080 AA10 BB05 DD25 DD26 EE28 FF11 JJ02 JJ04 JJ05
Claims (18)
- 【請求項１】 基板上に画像表示領域を形成する液晶セ
ルと、 デジタル入力データに対応するガンマ補正用基準電位に
基づいて前記液晶セルに対して電圧を印加するドライバ
とを備え、 前記ドライバは、前記デジタル入力データに対応するパ
ルス密度を有するパルス列を生成する際に、当該デジタ
ル入力データの所定範囲に対して当該パルス列の単位時
間当たりのスイッチング回数を一定にすることを特徴と
する液晶表示装置。 - 【請求項２】 前記ドライバは、前記基板上に実装され
ると共に、信号線を用いて接続された複数のドライバＩ
Ｃで構成されることを特徴とする請求項１記載の液晶表
示装置。 - 【請求項３】 前記デジタル入力データの前記所定範囲
は、当該デジタル入力データの中央値から所定範囲であ
ることを特徴とする請求項１記載の液晶表示装置。 - 【請求項４】 基板上に画像表示領域を形成する液晶セ
ルと、 デジタル入力データに対応するガンマ補正用基準電位に
基づいて前記液晶セルに対して電圧を印加するドライバ
とを備え、 前記ドライバは、前記デジタル入力データに対応するパ
ルス密度を有するパルス列を生成する際に、当該パルス
列の単位時間当たりのスイッチング回数に局所的なピー
ク値を有しないことを特徴とする液晶表示装置。 - 【請求項５】 基板上に画像表示領域を形成する液晶セ
ルと、 デジタル入力データに対応するガンマ補正用基準電位に
基づいて前記液晶セルに対して電圧を印加するドライバ
とを備え、 前記ドライバは、前記デジタル入力データに対応するパ
ルス列を生成する際に、パルス密度変調(ＰＤＭ)により
出力電圧を得ると共に、当該デジタル入力データの中央
値から所定範囲ではパルス幅変調(ＰＷＭ)により出力電
圧を得ることを特徴とする液晶表示装置。 - 【請求項６】 画像表示領域を形成する液晶セルに対し
て印加する電圧を供給する液晶ドライバであって、 パルス発生密度に重み付けした複数の基準パルスを生成
するパルス発生回路と、 デジタル入力データと前記基準パルスとをもとに必要な
基準パルスを選択/合成してパルス列を生成するパルス
選択/合成回路とを備え、 前記パルス発生回路は、前記デジタル入力データの中央
部分から所定範囲において、単位時間当たりのスイッチ
ングの数を変化させずに前記基準パルスを生成すること
を特徴とする液晶ドライバ。 - 【請求項７】 前記パルス選択/合成回路により生成さ
れたパルス列を積分してガンマ補正用の電位を出力する
積分回路とを更に備えたことを特徴とする請求項６記載
の液晶ドライバ。 - 【請求項８】 前記パルス選択/合成回路は、ｎビット
からなるデジタル入力データの上位Ｗビットとバイナリ
カウンタの下位Ｗビットとを入力とする加算回路のキャ
リー出力と、Ｗ＝ｎ−ｍのとき前記パルス発生回路の出
力Ｘ(ｍ−１)〜Ｘ(０)と当該デジタル入力データＤ(ｍ
−１)〜Ｄ(０)との論理積と、の論理和を出力とするこ
とを特徴とする請求項７記載の液晶ドライバ。 - 【請求項９】 前記パルス発生回路は、前記デジタル入
力データをｎビットとしたときに、ｎビットのバイナリ
カウンタ、ｎ-１ビットラッチ、ｎ-１個の２入力ゲート
を用いて基準パルスを出力することを特徴とする請求項
７記載の液晶ドライバ。 - 【請求項１０】 ｎビットのデジタル入力データに対応
する基準パルスを発生させる基準パルス発生回路であっ
て、 入力クロックに同期してカウントアップを行うｎビット
のバイナリカウンタと、 前記バイナリカウンタからの上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))を１入力クロック期間遅延させた
信号を生成するｎ−１ビットラッチと、 前記バイナリカウンタからの上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))と、当該上位ｎ−１ビットの出力
(Ｂ(ｎ−１)〜Ｂ(１))に対する前記ｎ−１ビットラッチ
からの遅延信号とを入力として論理演算を行い、基準パ
ルス密度の低い方からの出力(Ｘ(０)〜Ｘ(ｎ−２))とす
るｎ−１個の論理回路と、を備え、出力Ｘ(ｎ−１)につ
いては論理回路を介さずに出力することを特徴とする基
準パルス発生回路。 - 【請求項１１】 前記ｎ−１個の論理回路は、ｎ−１個
のＡＮＤ回路であることを特徴とする請求項１０記載の
基準パルス発生回路。 - 【請求項１２】 前記ｎ−１個の論理回路は、Ｘ(０)〜
Ｘ(ｎ−３)を出力とするｎ−２個のＡＮＤ回路と、Ｘ
(ｎ−２)を出力とするＮＯＲ回路であることを特徴とす
る請求項１０記載の基準パルス発生回路。 - 【請求項１３】 パルス密度変調方式を採用したデジタ
ルアナログ変換用の基準パルス発生回路であって、 デジタル入力データに対応して排他的にハイ(High)の状
態となるように基準パルスを生成する手段と、 前記デジタル入力データの中央値から所定範囲でパルス
列の単位時間当たりのスイッチング回数が一定となるよ
うに基準パルスを生成する手段と、を備えたことを特徴
とする基準パルス発生回路。 - 【請求項１４】 前記デジタル入力データ全体の２分の
１の範囲において周波数が一定となるように基準パルス
を生成することを特徴とする請求項１３記載の基準パル
ス発生回路。 - 【請求項１５】 デジタルアナログ変換器における基準
パルス発生方法であって、 前記デジタルアナログ変換器に入力されるデジタル入力
データに対応するパルス密度を持つパルス列を生成し、 前記デジタル入力データの中央値から所定範囲において
前記パルス列における単位時間当たりのスイッチング回
数を一定にすることを特徴とするパルス発生方法。 - 【請求項１６】 スイッチング回数を一定にしない場合
に対して前記パルス列の最高周波数を２分の１以下に低
減することを特徴とする請求項１５記載のパルス発生方
法。 - 【請求項１７】 デジタル入力データに対応したアナロ
グ電圧を出力するアナログ電圧出力方法であって、 前記デジタル入力データの中央値からの所定範囲を除く
部分にて当該デジタル入力データに応じてパルスの数が
調整されたパルス列を積分することによってアナログ電
圧を出力し、 前記デジタル入力データの前記中央値からの所定範囲に
て当該デジタル入力データに応じてデュティが調整され
たパルス列を積分することによってアナログ電圧を出力
することを特徴とするアナログ電圧出力方法。 - 【請求項１８】 出力されるアナログ電圧は、液晶表示
装置のソースドライバにてガンマ補正用基準電位として
用いられることを特徴とする請求項１７記載のアナログ
電圧出力方法。
Priority Applications (2)
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|---|---|---|---|
| JP2001145686A JP2002341832A (ja) | 2001-05-15 | 2001-05-15 | 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法 |
| US10/063,788 US7088324B2 (en) | 2001-05-15 | 2002-05-13 | Liquid crystal display driver and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001145686A JP2002341832A (ja) | 2001-05-15 | 2001-05-15 | 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002341832A true JP2002341832A (ja) | 2002-11-29 |
Family
ID=18991456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001145686A Pending JP2002341832A (ja) | 2001-05-15 | 2001-05-15 | 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7088324B2 (ja) |
| JP (1) | JP2002341832A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1332367C (zh) * | 2003-03-12 | 2007-08-15 | 夏普株式会社 | 显示装置 |
| CN100437725C (zh) * | 2003-12-19 | 2008-11-26 | 三星电子株式会社 | 脉冲驱动的液晶显示器及其驱动方法 |
| JP2016006454A (ja) * | 2014-06-20 | 2016-01-14 | 株式会社コンフォートビジョン研究所 | バックライト発光制御方法ならびにプロジェクタ表示方法および自発光映像表示方法 |
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| WO2001030066A1 (en) * | 1999-10-21 | 2001-04-26 | Mandl William J | System for digitally driving addressable pixel matrix |
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2001
- 2001-05-15 JP JP2001145686A patent/JP2002341832A/ja active Pending
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2002
- 2002-05-13 US US10/063,788 patent/US7088324B2/en not_active Expired - Fee Related
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