JP2002176140A - 半導体集積回路ウェハ - Google Patents
半導体集積回路ウェハInfo
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- JP2002176140A JP2002176140A JP2000371726A JP2000371726A JP2002176140A JP 2002176140 A JP2002176140 A JP 2002176140A JP 2000371726 A JP2000371726 A JP 2000371726A JP 2000371726 A JP2000371726 A JP 2000371726A JP 2002176140 A JP2002176140 A JP 2002176140A
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- Japan
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- test
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- wafer
- area
- lsi chip
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- Semiconductor Integrated Circuits (AREA)
- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】チップ面積を増加させずにテスト機能を充実さ
せ、低コストで高信頼性の半導体集積回路ウェハを提供
しようとするものである。 【解決手段】ウェハＷＦ上においてスクライブライン領
域１２には、ＬＳＩチップ領域１１それぞれの所定の回
路ブロックへのテストに関係する信号の生成及び処理機
能を有するテスト回路部１３が構成されている。このテ
スト回路部１３にはやはりスクライブライン領域１２に
設けられたテスト回路制御用として信号の入出力に必要
な複数のテスト制御パッド部１４が設けられている。テ
スト回路部１３及びテスト制御パッド部１４はスクライ
ブライン領域１２に設けられ、ＬＳＩチップ領域１１と
完全に分離されている。
せ、低コストで高信頼性の半導体集積回路ウェハを提供
しようとするものである。 【解決手段】ウェハＷＦ上においてスクライブライン領
域１２には、ＬＳＩチップ領域１１それぞれの所定の回
路ブロックへのテストに関係する信号の生成及び処理機
能を有するテスト回路部１３が構成されている。このテ
スト回路部１３にはやはりスクライブライン領域１２に
設けられたテスト回路制御用として信号の入出力に必要
な複数のテスト制御パッド部１４が設けられている。テ
スト回路部１３及びテスト制御パッド部１４はスクライ
ブライン領域１２に設けられ、ＬＳＩチップ領域１１と
完全に分離されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ製造の組立
工程前におけるウェハ状態での試験に用いられ、特にテ
スト回路をウェハ内に作り込む半導体集積回路ウェハに
関する。
工程前におけるウェハ状態での試験に用いられ、特にテ
スト回路をウェハ内に作り込む半導体集積回路ウェハに
関する。
【０００２】
【従来の技術】ＬＳＩ製造の組立工程前において、ウェ
ハ状態での各種電気的特性の測定検査及び試験（総称し
てテストという）は重要である。このようなウェハ状態
でのテストでは、一般に、テスターと共に使用される半
導体測定装置が利用される。すなわち、ウェハ状態にお
けるＬＳＩチップ領域の外部電極に探針を機械的に接触
させて電気的特性を測定、検査する、いわゆるプローブ
試験である。
ハ状態での各種電気的特性の測定検査及び試験（総称し
てテストという）は重要である。このようなウェハ状態
でのテストでは、一般に、テスターと共に使用される半
導体測定装置が利用される。すなわち、ウェハ状態にお
けるＬＳＩチップ領域の外部電極に探針を機械的に接触
させて電気的特性を測定、検査する、いわゆるプローブ
試験である。
【０００３】上記プローブ試験では、半導体測定装置の
ハードウェアを構成するプローバーにプローブカードが
装備される。プローブカードは、被測定ＬＳＩチップ領
域の外部電極それぞれに対応して接触させる探針（プロ
ーブピン、ニードルまたはカンチレバーともいう）を有
する。この探針からＬＳＩチップにテストパターン信号
を入力し結果信号を取得する。
ハードウェアを構成するプローバーにプローブカードが
装備される。プローブカードは、被測定ＬＳＩチップ領
域の外部電極それぞれに対応して接触させる探針（プロ
ーブピン、ニードルまたはカンチレバーともいう）を有
する。この探針からＬＳＩチップにテストパターン信号
を入力し結果信号を取得する。
【０００４】プローブカードは、テスターに繋がってお
りテストシステムを構築する一部となっている。テスタ
ーは、プローブカードを介し、ＬＳＩからの出力値を期
待値と比較してＬＳＩの機能の良否を判定したり、入出
力信号、電源部分の電圧、電流などのアナログ値等の測
定をする。このようなウェハプロービング試験を経て良
品として選別されたＬＳＩが組立工程へと回される。
りテストシステムを構築する一部となっている。テスタ
ーは、プローブカードを介し、ＬＳＩからの出力値を期
待値と比較してＬＳＩの機能の良否を判定したり、入出
力信号、電源部分の電圧、電流などのアナログ値等の測
定をする。このようなウェハプロービング試験を経て良
品として選別されたＬＳＩが組立工程へと回される。
【０００５】
【発明が解決しようとする課題】上記ウェハ状態のテス
トを効率化する技術にＢＩＳＴ（Built in Self Test）
がある。ＢＩＳＴは、チップ内にテスター機能を有する
回路を配備し、チップのテストを可能にする手法として
一般的に知られている。実時間テストが可能で、システ
ムに組込まれた状態でもチップの良否判定が可能であ
る。
トを効率化する技術にＢＩＳＴ（Built in Self Test）
がある。ＢＩＳＴは、チップ内にテスター機能を有する
回路を配備し、チップのテストを可能にする手法として
一般的に知られている。実時間テストが可能で、システ
ムに組込まれた状態でもチップの良否判定が可能であ
る。
【０００６】しかしながら、テスト用のハードウェアを
チップ内に配備するＢＩＳＴは、チップ面積の増加、及
びチップの動作速度の低下を招く。場合によってはテス
ト専用のパッドをチップ内に設けなければならず、チッ
プ面積のみならず、設計コストの増加がいっそう懸念さ
れる。
チップ内に配備するＢＩＳＴは、チップ面積の増加、及
びチップの動作速度の低下を招く。場合によってはテス
ト専用のパッドをチップ内に設けなければならず、チッ
プ面積のみならず、設計コストの増加がいっそう懸念さ
れる。
【０００７】本発明は上記のような事情を考慮してなさ
れたもので、チップ面積を増加させずにテスト機能を充
実させ、低コストで高信頼性の半導体集積回路ウェハを
提供しようとするものである。
れたもので、チップ面積を増加させずにテスト機能を充
実させ、低コストで高信頼性の半導体集積回路ウェハを
提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路ウェハは、ウェハ上においてスクライブライン領域
で区切られた個々のＬＳＩチップ領域と、前記スクライ
ブライン領域に設けられ、前記ＬＳＩチップ領域それぞ
れの所定の回路ブロックへのテストに関係する信号の生
成及び処理機能を有するテスト回路部と、前記スクライ
ブライン領域に設けられ、前記テスト回路に電気的に繋
がる１つ以上のテスト制御パッド部とを具備し、前記テ
スト回路部が利用される際、所定のＬＳＩチップ領域上
のパッドと前記スクライブライン領域上のテスト制御パ
ッド部に関し前記ウェハに構成される以外の信号伝達経
路よって電気的接続が達成されることを特徴とする。
回路ウェハは、ウェハ上においてスクライブライン領域
で区切られた個々のＬＳＩチップ領域と、前記スクライ
ブライン領域に設けられ、前記ＬＳＩチップ領域それぞ
れの所定の回路ブロックへのテストに関係する信号の生
成及び処理機能を有するテスト回路部と、前記スクライ
ブライン領域に設けられ、前記テスト回路に電気的に繋
がる１つ以上のテスト制御パッド部とを具備し、前記テ
スト回路部が利用される際、所定のＬＳＩチップ領域上
のパッドと前記スクライブライン領域上のテスト制御パ
ッド部に関し前記ウェハに構成される以外の信号伝達経
路よって電気的接続が達成されることを特徴とする。
【０００９】上記本発明に係る半導体集積回路ウェハに
よれば、テスト回路部及びテスト制御パッド部はスクラ
イブライン領域に設けられ、ＬＳＩチップ領域と完全に
分離されている。これにより、ＬＳＩチップ領域を個々
のチップとする際、テスト回路部と関った痕跡を残すこ
とはない。例えば、ＬＳＩチップ領域とスクライブライ
ン領域とが何らかの導電領域を有したままダイシング工
程を経る場合に比べて信頼性が高い。
よれば、テスト回路部及びテスト制御パッド部はスクラ
イブライン領域に設けられ、ＬＳＩチップ領域と完全に
分離されている。これにより、ＬＳＩチップ領域を個々
のチップとする際、テスト回路部と関った痕跡を残すこ
とはない。例えば、ＬＳＩチップ領域とスクライブライ
ン領域とが何らかの導電領域を有したままダイシング工
程を経る場合に比べて信頼性が高い。
【００１０】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体集積回路ウェハの要部構成を示す平面図であ
る。ウェハＷＦ上において、個々のＬＳＩチップ領域１
１はスクライブライン領域１２で区切られている。スク
ライブライン領域１２には、ＬＳＩチップ領域１１内そ
れぞれの所定の回路ブロックへのテストに関係する信号
の生成及び処理機能を有するテスト回路部１３が構成さ
れている。このテスト回路部１３にはやはりスクライブ
ライン領域１２に設けられたテスト回路制御用として信
号の入出力に必要な複数のテスト制御パッド部１４が設
けられている。
る半導体集積回路ウェハの要部構成を示す平面図であ
る。ウェハＷＦ上において、個々のＬＳＩチップ領域１
１はスクライブライン領域１２で区切られている。スク
ライブライン領域１２には、ＬＳＩチップ領域１１内そ
れぞれの所定の回路ブロックへのテストに関係する信号
の生成及び処理機能を有するテスト回路部１３が構成さ
れている。このテスト回路部１３にはやはりスクライブ
ライン領域１２に設けられたテスト回路制御用として信
号の入出力に必要な複数のテスト制御パッド部１４が設
けられている。
【００１１】これらテスト回路部１３及びテスト制御パ
ッド部１４は、ＬＳＩチップ領域１１の素子形成時や配
線工程、パッド形成等と同時期の工程で構成される。図
示しないが、アライメントマーク、または製造工程の評
価のために設けられるＴＥＧ（Test Element Group）等
の形成で占有領域が小さい時は、ダブルスクライブ領域
としてもよい。
ッド部１４は、ＬＳＩチップ領域１１の素子形成時や配
線工程、パッド形成等と同時期の工程で構成される。図
示しないが、アライメントマーク、または製造工程の評
価のために設けられるＴＥＧ（Test Element Group）等
の形成で占有領域が小さい時は、ダブルスクライブ領域
としてもよい。
【００１２】上記実施形態では、テスト回路部１３及び
テスト制御パッド部１４はスクライブライン領域１２に
設けられ、ＬＳＩチップ領域１１と完全に分離されてい
る。つまり、スクライブライン領域１２からＬＳＩチッ
プ領域１１に亘るような信号の伝達経路は設けられてい
ない。
テスト制御パッド部１４はスクライブライン領域１２に
設けられ、ＬＳＩチップ領域１１と完全に分離されてい
る。つまり、スクライブライン領域１２からＬＳＩチッ
プ領域１１に亘るような信号の伝達経路は設けられてい
ない。
【００１３】テスト時のＬＳＩチップ領域１１及びテス
ト回路部１３両者の電気的接続は、所定のＬＳＩチップ
領域１１上のパッドＰＡＤと、スクライブライン領域１
２上のテスト制御パッド部１４に関し、ウェハに構成さ
れる以外の信号伝達経路よって電気的接続が達成され
る。
ト回路部１３両者の電気的接続は、所定のＬＳＩチップ
領域１１上のパッドＰＡＤと、スクライブライン領域１
２上のテスト制御パッド部１４に関し、ウェハに構成さ
れる以外の信号伝達経路よって電気的接続が達成され
る。
【００１４】図２は、図１のテスト回路部１３が利用さ
れる際の電気的接続の一例であり、プローブカードを用
いた場合の概略図である。専用のプローブカード２０に
おいて、探針２１が所定のテスト回路部１３のテスト制
御パッド部１４に接触され、探針２２が所定のＬＳＩチ
ップ領域１１上のパッドＰＡＤに接触している。これに
より、プローブカード２０を介してテスト時のＬＳＩチ
ップ領域１１及びテスト回路部１３両者の電気的接続が
達成される。
れる際の電気的接続の一例であり、プローブカードを用
いた場合の概略図である。専用のプローブカード２０に
おいて、探針２１が所定のテスト回路部１３のテスト制
御パッド部１４に接触され、探針２２が所定のＬＳＩチ
ップ領域１１上のパッドＰＡＤに接触している。これに
より、プローブカード２０を介してテスト時のＬＳＩチ
ップ領域１１及びテスト回路部１３両者の電気的接続が
達成される。
【００１５】図３は、ウェハ上のＬＳＩチップ１個に対
応するスクライブライン領域におけるテスト回路部の構
成例を示す平面図である。テスト回路部１３１は回路ブ
ロック１１１へのテストに関係するテストパターン信号
の生成及び処理機能を有する。テスト回路部１３２は回
路ブロック１１２へのテストに関係するテストパターン
信号の生成及び処理機能を有する。テスト回路部１３３
は回路ブロック１１３へのテストに関係するテストパタ
ーン信号の生成及び処理機能を有する。
応するスクライブライン領域におけるテスト回路部の構
成例を示す平面図である。テスト回路部１３１は回路ブ
ロック１１１へのテストに関係するテストパターン信号
の生成及び処理機能を有する。テスト回路部１３２は回
路ブロック１１２へのテストに関係するテストパターン
信号の生成及び処理機能を有する。テスト回路部１３３
は回路ブロック１１３へのテストに関係するテストパタ
ーン信号の生成及び処理機能を有する。
【００１６】各テスト回路部１３１〜１３３はそれぞ
れ、図示しないがＢＩＳＴ（Built inSelf Test）と同
様にテストパターン発生器、出力パターン圧縮器等を有
しており、図２に示すようなプローブカード２０による
電気的接続手段を経て、各回路ブロック１１１〜１１３
に対するテストが実行される。例えば、プローブカード
が繋がる図示しないテスタ側に保持された期待値と比較
して結果（評価）を得るように構成される。
れ、図示しないがＢＩＳＴ（Built inSelf Test）と同
様にテストパターン発生器、出力パターン圧縮器等を有
しており、図２に示すようなプローブカード２０による
電気的接続手段を経て、各回路ブロック１１１〜１１３
に対するテストが実行される。例えば、プローブカード
が繋がる図示しないテスタ側に保持された期待値と比較
して結果（評価）を得るように構成される。
【００１７】上記構成によれば、分散型ＢＩＳＴと同様
の構成となり得る。すなわち、回路ブロック毎にそれぞ
れ別のテストパターン発生器とテスト出力の圧縮器を設
けて、各回路ブロックが独立かつ同時にテストできる。
各回路ブロックに応じて最適のテストパターンを印加す
ることが可能となる。これにより、テスト時間の短縮化
に寄与する。
の構成となり得る。すなわち、回路ブロック毎にそれぞ
れ別のテストパターン発生器とテスト出力の圧縮器を設
けて、各回路ブロックが独立かつ同時にテストできる。
各回路ブロックに応じて最適のテストパターンを印加す
ることが可能となる。これにより、テスト時間の短縮化
に寄与する。
【００１８】また、上述の図１にも示したように本発明
の実施形態の構成によれば、テスト回路部１３及びテス
ト制御パッド部１４はスクライブライン領域１２に設け
られ、ＬＳＩチップ領域１１と完全に分離されている。
よって、チップ面積の縮小化に寄与する。
の実施形態の構成によれば、テスト回路部１３及びテス
ト制御パッド部１４はスクライブライン領域１２に設け
られ、ＬＳＩチップ領域１１と完全に分離されている。
よって、チップ面積の縮小化に寄与する。
【００１９】また、ＬＳＩチップ領域１１を個々のチッ
プとする際、あるいはその後の製品において、テスト回
路部１３と関った痕跡を残すことはない。仮に、ＬＳＩ
チップ領域とスクライブライン領域１２とが何らかの導
電領域（配線層など）を有したままダイシング工程を経
ると、配線の断面が現れてしまう。こうなると、ＬＳＩ
チップ領域１１側へ水分が侵入するなど悪影響を及ぼし
かねない。本発明の実施形態ではこのような危険性を避
けることができ、製品になるまでの後の工程を経るにあ
たって信頼性が高い構成といえる。
プとする際、あるいはその後の製品において、テスト回
路部１３と関った痕跡を残すことはない。仮に、ＬＳＩ
チップ領域とスクライブライン領域１２とが何らかの導
電領域（配線層など）を有したままダイシング工程を経
ると、配線の断面が現れてしまう。こうなると、ＬＳＩ
チップ領域１１側へ水分が侵入するなど悪影響を及ぼし
かねない。本発明の実施形態ではこのような危険性を避
けることができ、製品になるまでの後の工程を経るにあ
たって信頼性が高い構成といえる。
【００２０】
【発明の効果】以上説明したように本発明によれば、テ
スト回路部及びテスト制御パッド部はスクライブライン
領域に設けられ、ＬＳＩチップ領域と完全に分離されて
いる。これにより、チップの縮小化に寄与し、ウェハプ
ロービング試験に費やされる時間がより減少し、高効率
化が達成できる。また、個々のチップに分けるときテス
ト回路部と関った痕跡を残さない。この結果、チップ面
積を増加させずにテスト機能を充実させ、低コストで高
信頼性の半導体集積回路ウェハを提供することができ
る。
スト回路部及びテスト制御パッド部はスクライブライン
領域に設けられ、ＬＳＩチップ領域と完全に分離されて
いる。これにより、チップの縮小化に寄与し、ウェハプ
ロービング試験に費やされる時間がより減少し、高効率
化が達成できる。また、個々のチップに分けるときテス
ト回路部と関った痕跡を残さない。この結果、チップ面
積を増加させずにテスト機能を充実させ、低コストで高
信頼性の半導体集積回路ウェハを提供することができ
る。
【図１】本発明の一実施形態に係る半導体集積回路ウェ
ハの要部構成を示す平面図である。
ハの要部構成を示す平面図である。
【図２】図１のテスト回路部が利用される際の電気的接
続の一例であり、プローブカードを用いた場合の概略図
である。
続の一例であり、プローブカードを用いた場合の概略図
である。
【図３】ウェハ上のＬＳＩチップ１個に対応するスクラ
イブライン領域におけるテスト回路部の構成例を示す平
面図である。
イブライン領域におけるテスト回路部の構成例を示す平
面図である。
１１…ＬＳＩチップ領域 １１１〜１１３…回路ブロック １２…スクライブライン領域 １３，１３１〜１３３…テスト回路部 １４…テスト制御パッド部 ２０…プローブカード ２１…探針 ＰＡＤ…パッド ＷＦ…半導体ウェハ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G011 AA17 AE03 2G132 AB01 AD15 AF01 AG01 AK07 AL09 4M106 AA01 AA08 AC05 AD02 BA01 BA14 DD10 5F038 CA13 DT04 DT07 DT10 DT16 EZ19 EZ20
Claims (1)
- 【請求項１】 ウェハ上においてスクライブライン領域
で区切られた個々のＬＳＩチップ領域と、 前記スクライブライン領域に設けられ、前記ＬＳＩチッ
プ領域それぞれの所定の回路ブロックへのテストに関係
する信号の生成及び処理機能を有するテスト回路部と、 前記スクライブライン領域に設けられ、前記テスト回路
に電気的に繋がる１つ以上のテスト制御パッド部と、を
具備し、 前記テスト回路部が利用される際、所定のＬＳＩチップ
領域上のパッドと前記スクライブライン領域上のテスト
制御パッド部に関し前記ウェハに構成される以外の信号
伝達経路よって電気的接続が達成されることを特徴とす
る半導体集積回路ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371726A JP2002176140A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路ウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371726A JP2002176140A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路ウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176140A true JP2002176140A (ja) | 2002-06-21 |
Family
ID=18841401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371726A Withdrawn JP2002176140A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路ウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176140A (ja) |
Cited By (14)
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-
2000
- 2000-12-06 JP JP2000371726A patent/JP2002176140A/ja not_active Withdrawn
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