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JP2002093992A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2002093992A
JP2002093992A JP2000278863A JP2000278863A JP2002093992A JP 2002093992 A JP2002093992 A JP 2002093992A JP 2000278863 A JP2000278863 A JP 2000278863A JP 2000278863 A JP2000278863 A JP 2000278863A JP 2002093992 A JP2002093992 A JP 2002093992A
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JP
Japan
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semiconductor element
semiconductor
spacer
substrate
bonding wire
Prior art date
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Withdrawn
Application number
JP2000278863A
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Inventor
Akitoshi Hara
明稔 原
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 下側に搭載する半導体素子より大きな半導体
素子を上側に搭載できる半導体装置及びその製造方法を
提供する。 【解決手段】 本発明に係る半導体装置は、表面に導電
パターン１２を有する基板１１と、この基板上に搭載さ
れた第１の半導体素子１３と、第１の半導体素子上に搭
載された、第１の半導体素子の主面の大きさより小さい
主面を有するスペーサ１５と、このスペーサ上に搭載さ
れた、第１の半導体素子の主面の大きさより大きい主面
を有する第２の半導体素子１６と、第１の半導体素子と
上記導電パターンとが接続された第１のボンディングワ
イヤ１７と、第２の半導体素子と上記導電パターンとが
接続された第２のボンディングワイヤ１８と、基板の上
面、第１の半導体素子、第２の半導体素子、スペーサ、
第１のボンディングワイヤ、及び、第２のボンディング
ワイヤが封止された樹脂２０と、を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数段の半導体素
子をマウントした半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】図５（ａ）は、従来の半導体装置（Ball
Grid Array）を模式的に示す平面図であり、図５
（ｂ）は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面
図である。まず、半導体素子を搭載するための基板１１
１を準備する。この基板１１１の表面には導電パターン
１１２が形成されている。
【０００３】この後、基板１１１の上に図示せぬ接着ペ
ースト（又は接着シート）を介して第１の半導体素子１
１３を搭載する。次に、第１の半導体素子１１３のボン
ディングパッドと導電パターン１１２とをボンディング
ワイヤ１１７によって接続する。
【０００４】次に、第１の半導体素子１１３の上に接着
ペースト（又は接着シート）１１５を介して第２の半導
体素子１１６を搭載する。なお、第２の半導体素子１１
６の上面（能動面）の面積は第１の半導体素子１１３の
それより小さいものであるため、第２の半導体素子１１
６を搭載しても第１の半導体素子１１３の上面周囲のボ
ンディングパッドは露出している。
【０００５】次に、第２の半導体素子１１６のボンディ
ングパッドと導電パターン１１２とをボンディングワイ
ヤ１１８によって接続する。この後、基板１１１の上
面、第１、第２の半導体素子１１３，１１６及びボンデ
ィングワイヤ１１７，１１８を樹脂１２０により封止す
る。次に、基板１１１の下面に接続ボール１２１を接続
する。接続ボール１２１は基板を介して導電パターン１
１２に電気的に接続される。
【０００６】このようにして半導体素子を２段に重ねて
搭載したパッケージを形成する。半導体素子を２段に重
ねる方がそれと同じ機能を１チップで作るより、半導体
素子の製造歩留まりを良くすることができる。従って、
製造コストを低く抑えることができる。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、第１の半導体素子１１３と第２の半導
体素子１１６の両方においてワイヤ１１７，１１８によ
るボンディング接続を施しているため、上側に搭載する
第２の半導体素子１１６の大きさを下側に搭載する第１
の半導体素子１１３のそれより小さく形成する必要があ
る。
【０００８】しかしながら、半導体装置によっては第２
の半導体素子の方が第１の半導体素子より大きく形成す
ることが望ましい場合もある。この場合、上記従来の半
導体装置では、上側に搭載する半導体素子によって下側
に搭載する半導体素子の上面全面が覆われてしまい、下
側に搭載した半導体素子にワイヤボンディングを行うこ
とができない。従って、上側の半導体素子を下側の半導
体素子より大きく形成することができなかった。
【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、下側に搭載する半導体素
子より大きな半導体素子を上側に搭載できる半導体装置
及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、表面に導電パターンを有する基板と、この基板上に
搭載された第１の半導体素子と、第１の半導体素子上に
搭載された、第１の半導体素子の主面の大きさより小さ
い主面を有するスペーサと、このスペーサ上に搭載され
た、第１の半導体素子の主面の大きさより大きい主面を
有する第２の半導体素子と、第１の半導体素子と上記導
電パターンとが接続された第１のボンディングワイヤ
と、第２の半導体素子と上記導電パターンとが接続され
た第２のボンディングワイヤと、基板の上面、第１の半
導体素子、第２の半導体素子、スペーサ、第１のボンデ
ィングワイヤ、及び、第２のボンディングワイヤが封止
された樹脂と、を具備することを特徴とする。
【００１１】上記半導体装置によれば、第１の半導体素
子と第２の半導体素子の間にスペーサを配置している。
このため、上側にマウントする第２の半導体素子を下側
にマウントする第１の半導体素子に比べて大きいものと
することが可能となる。従って、上側にマウントする半
導体素子と下側にマウントする半導体素子において平面
的なサイズの制限を無くすことができ、半導体装置の設
計の自由度を向上できる。
【００１２】また、本発明に係る半導体装置において
は、上記スペーサの上面側に位置する第２の半導体素子
の下面を被覆する絶縁膜をさらに含むことが好ましい。
これにより、第１の半導体素子と接続するボンディング
ワイヤと第２の半導体素子の下面が直接接続することを
防止できる。従って、半導体装置をより薄型化すること
が可能となる。
【００１３】また、本発明に係る半導体装置において
は、基板上に複数の第１の半導体素子が搭載され、各々
の第１の半導体素子の上にスペーサが搭載されているこ
とが好ましい。
【００１４】本発明に係る半導体装置の製造方法は、表
面に導電パターンを有する基板を準備する工程と、この
基板上に第１の半導体素子を搭載する工程と、第１の半
導体素子と上記導電パターンとを第１のボンディングワ
イヤにより接続する工程と、第１の半導体素子上に、第
１の半導体素子の主面の大きさより小さい主面を有する
スペーサを搭載する工程と、このスペーサ上に、第１の
半導体素子の主面の大きさより大きい主面を有する第２
の半導体素子を搭載する工程と、第２の半導体素子と上
記導電パターンとを第２のボンディングワイヤにより接
続する工程と、基板の上面、第１の半導体素子、第２の
半導体素子、スペーサ、第１のボンディングワイヤ、及
び、第２のボンディングワイヤを樹脂により封止する工
程と、を具備することを特徴とする。
【００１５】また、本発明に係る半導体装置の製造方法
においては、上記スペーサの上面側に位置する第２の半
導体素子の下面は絶縁膜により被覆されていることが好
ましい。
【００１６】また、本発明に係る半導体装置の製造方法
においては、上記第１の半導体素子を搭載する工程にお
ける第１の半導体素子が複数であることが好ましい。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）は、本発明の第
１の実施の形態による半導体装置（Ball Grid Array）
を模式的に示す平面図であり、図１（ｂ）は、図１
（ａ）に示す１ｂ−１ｂ線に沿った断面図である。
【００１８】まず、半導体素子を搭載するための基板１
１を準備する。この基板１１の表面には導電パターン１
２が形成されている。この後、基板１１の上に図示せぬ
接着ペースト（又は接着シート）を介して第１の半導体
素子１３を搭載する。次に、第１の半導体素子１３のボ
ンディングパッドと導電パターン１２とをボンディング
ワイヤ１７によって接続する。この際のボンディング接
続は、基板１１下面から熱を加えてボンディングパッド
の温度を上昇させた状態で、ボンディングワイヤの先端
に超音波振動を加えながら行う。
【００１９】次に、第１の半導体素子１３の上に図示せ
ぬ接着ペースト（又は接着シート）を介してスぺーサ１
５をマウントする。このスペーサ１５は、絶縁物からな
るものであれば種々のものを用いることが可能であり、
例えばエポキシ硬化物などの樹脂系材料であって水分が
入りにくいものを用いることが好ましい。また、スペー
サ１５の形状は、第１の半導体素子１３の上面（能動
面）の面積より小さい主面を有するものであれば、種々
のものを用いることが可能である。このようなスペーサ
１５をマウントすることによって第１の半導体素子１３
の上面周囲のボンディングパッドを露出させることがで
きる。
【００２０】この後、このスペーサ１５の上に図示せぬ
接着ペースト（又は接着シート）を介して第２の半導体
素子１６を搭載する。第２の半導体素子１６としては第
１の半導体素子１３の主面の面積より大きい主面を有す
るものを用いる。このため、図１（ｂ）に示すように、
第１の半導体素子１３の上面周囲のボンディングパッド
の上方に第２の半導体素子１６が位置することになる。
しかし、第２の半導体素子１６と第１の半導体素子１３
の間にスペーサ１５を配置しているため、第１の半導体
素子１３の上面周囲のボンディングパッドを露出させる
ことができる。これと共に、そのボンディングパッドの
上方にスペーサ１５の高さによる空間が作られるので、
ボンディングワイヤ１７が第２の半導体素子１６の下面
に接触することがない。
【００２１】次に、第２の半導体素子１６のボンディン
グパッドと導電パターン１２とをボンディングワイヤ１
８によって接続する。この際のボンディング接続は、上
述した第１の半導体素子１３に対するボンディング接続
と同様の方法で行う。但し、このボンディング接続は、
第１の半導体素子１３に対するボンディング接続に比べ
てボンディングワイヤの先端に加える超音波振動数を大
きくすることが好ましい。
【００２２】この後、基板１１の上面、第１、第２の半
導体素子１３，１６、スペーサ１５及びボンディングワ
イヤ１７，１８を樹脂２０により封止する。次に、基板
１１の下面に接続ボール２１を接続する。接続ボール２
１は基板を介して導電パターン１２に電気的に接続され
る。このようにして半導体素子を２段に重ねて搭載した
パッケージを形成する。
【００２３】上記第１の実施の形態によれば、第１の半
導体素子１３と第２の半導体素子１６の間にスペーサ１
５を配置している。このため、上側にマウントする第２
の半導体素子１６を下側にマウントする第１の半導体素
子１３に比べて大きいものを用いることができる。従っ
て、上側にマウントする半導体素子と下側にマウントす
る半導体素子において平面的なサイズの制限を無くすこ
とができ、半導体装置の設計の自由度を向上できる。
【００２４】図２は、本発明の第２の実施の形態による
半導体装置を示す断面図であり、図１（ｂ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
【００２５】第２の半導体素子１６の下面（能動面の反
対側の面）を絶縁膜（絶縁体）１４により被覆する。こ
の絶縁膜１４としては、種々の絶縁体を用いることが可
能であり、例えば、絶縁ペースト、絶縁シート、硬化し
たポリイミド樹脂、ポリイミドシート又はダイシング時
にウエハ表面に貼り付けるテープなどを用いることが可
能である。
【００２６】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
【００２７】また、スペーサ１５の上に図示せぬ接着ペ
ースト（又は接着シート）を介して第２の半導体素子１
６を搭載した際、第２の半導体素子１６の下面は絶縁物
１４で被覆されている。このため、第１の半導体素子１
３と接続するボンディングワイヤ１７と第２の半導体素
子１６の下面が直接接続することを防止できる。従っ
て、スペーサ１４の厚さを十分に薄くしても、ボンディ
ングワイヤ１７と第２の半導体素子１６がショートする
ことがない。言い換えると、スペーサ１４の厚さを限界
まで薄くすることにより、半導体装置をより薄型化する
ことが可能となる。
【００２８】図３は、本発明の第３の実施の形態による
半導体装置を示す断面図である。まず、ダイパッド２３
ａ及びインナーリード２３ｂを有するリードフレーム２
３を準備し、ダイパッド２３ａ上に図示せぬ接着ペース
ト（又は接着シート）を介して第１の半導体素子１３を
搭載する。次に、第１の半導体素子１３のボンディング
パッドとインナーリード２３ｂとをボンディングワイヤ
１７によって接続する。
【００２９】次に、第１の半導体素子１３の上に図示せ
ぬ接着ペースト（又は接着シート）を介してスぺーサ１
５をマウントする。これにより、第１の半導体素子１３
の上面周囲のボンディングパッドを露出させることがで
きる。
【００３０】この後、このスペーサ１５の上に図示せぬ
接着ペースト（又は接着シート）を介して第２の半導体
素子１６を搭載する。第２の半導体素子１６としては第
１の半導体素子１３の主面の面積より大きい主面を有す
るものを用いる。また、第２の半導体素子１６の下面
（能動面の反対側の面）を絶縁膜（絶縁体）により被覆
しても良い。
【００３１】次に、第２の半導体素子１６のボンディン
グパッドと導電パターン１２とをボンディングワイヤ１
８によって接続する。
【００３２】この後、ダイパッド２３ａ、インナーリー
ド２３ｂ、第１、第２の半導体素子１３，１６、スペー
サ１５及びボンディングワイヤ１７，１８を樹脂２０に
より封止する。このようにして半導体素子を２段に重ね
て搭載したパッケージを形成する。
【００３３】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
【００３４】図４は、本発明の第４の実施の形態による
半導体装置を示す断面図であり、図１（ｂ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
【００３５】基板１１の上に図示せぬ接着ペースト（又
は接着シート）を介して複数の第１の半導体素子１３を
搭載する。次に、各々の第１の半導体素子１３のボンデ
ィングパッドと導電パターン１２とをボンディングワイ
ヤ１７によって接続する。なお、第２の半導体素子１６
の下面（能動面の反対側の面）を図示せぬ絶縁膜（絶縁
体）により被覆しても良い。
【００３６】上記第４の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
【００３７】また、複数の第１の半導体素子１３を基板
１１上に搭載することにより、半導体装置の設計の自由
度をより向上させることができる。
【００３８】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上側にマウントする半導体素子の厚さと下側にマウント
する半導体素子の厚さについては特に限定されるのもで
はないが、上側の半導体素子の厚さを下側の半導体素子
より厚くすることが好ましい。これにより、上側の半導
体素子におけるワイヤボンディング時に上側の半導体素
子に割れを発生しにくくすることができる。
【００３９】また、上記実施の形態では、半導体素子を
２段にマウントしているが、半導体素子を３段以上にマ
ウントすることも可能である。
【００４０】
【発明の効果】以上説明したように本発明によれば、第
１の半導体素子と第２の半導体素子の間にスペーサを配
置している。したがって、下側に搭載する半導体素子よ
り大きな半導体素子を上側に搭載できる半導体装置及び
その製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施の形態による半
導体装置（Ball Grid Array）を模式的に示す平面図で
あり、（ｂ）は、（ａ）に示す１ｂ−１ｂ線に沿った断
面図である。
【図２】本発明の第２の実施の形態による半導体装置を
示す断面図である。
【図３】本発明の第３の実施の形態による半導体装置を
示す断面図である。
【図４】本発明の第４の実施の形態による半導体装置を
示す断面図である。
【図５】（ａ）は、従来の半導体装置（Ball Grid Arra
y）を模式的に示す平面図であり、（ｂ）は、（ａ）に
示す５ｂ−５ｂ線に沿った断面図である。
【符号の説明】
１１，１１１ 基板 １２，１１２ 導電パターン １３，１１３ 第１の半導体素子 １４ 絶縁膜（絶縁体） １５ スペーサ １６，１１６ 第２の半導体素子 １７，１８，１１７，１１８ ボンディングワイヤ ２０，１２０ 樹脂 ２１，１２１ 接続ボール ２３ リードフレーム ２３ａ ダイパッド ２３ｂ インナーリード １１５ 接着ペースト（又は接着シート）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 表面に導電パターンを有する基板と、 この基板上に搭載された第１の半導体素子と、 第１の半導体素子上に搭載された、第１の半導体素子の
    主面の大きさより小さい主面を有するスペーサと、 このスペーサ上に搭載された、第１の半導体素子の主面
    の大きさより大きい主面を有する第２の半導体素子と、 第１の半導体素子と上記導電パターンとが接続された第
    １のボンディングワイヤと、 第２の半導体素子と上記導電パターンとが接続された第
    ２のボンディングワイヤと、 基板の上面、第１の半導体素子、第２の半導体素子、ス
    ペーサ、第１のボンディングワイヤ、及び、第２のボン
    ディングワイヤが封止された樹脂と、 を具備することを特徴とする半導体装置。
  2. 【請求項２】 上記スペーサの上面側に位置する第２の
    半導体素子の下面を被覆する絶縁膜をさらに含むことを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 基板上に複数の第１の半導体素子が搭載
    され、各々の第１の半導体素子の上にスペーサが搭載さ
    れていることを特徴とする請求項１又は２記載の半導体
    装置。
  4. 【請求項４】 表面に導電パターンを有する基板を準備
    する工程と、 この基板上に第１の半導体素子を搭載する工程と、 第１の半導体素子と上記導電パターンとを第１のボンデ
    ィングワイヤにより接続する工程と、 第１の半導体素子上に、第１の半導体素子の主面の大き
    さより小さい主面を有するスペーサを搭載する工程と、 このスペーサ上に、第１の半導体素子の主面の大きさよ
    り大きい主面を有する第２の半導体素子を搭載する工程
    と、 第２の半導体素子と上記導電パターンとを第２のボンデ
    ィングワイヤにより接続する工程と、 基板の上面、第１の半導体素子、第２の半導体素子、ス
    ペーサ、第１のボンディングワイヤ、及び、第２のボン
    ディングワイヤを樹脂により封止する工程と、 を具備することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 上記スペーサの上面側に位置する第２の
    半導体素子の下面は絶縁膜により被覆されていることを
    特徴とする請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 上記第１の半導体素子を搭載する工程に
    おける第１の半導体素子が複数であることを特徴とする
    請求項４又は５記載の半導体装置の製造方法。
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