JP4207671B2 - 半導体パッケージの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に関する。詳しくは、樹脂封止された半導体パッケージの製造方法に係るものである。
【０００２】
【従来の技術】
近年、電子機器の小型化に対応するために、樹脂封止型半導体パッケージ等の半導体部品の高密度実装が要求され、それに伴い半導体部品の小型化、薄型化が進んでいる。また小型、薄型でありながら、多ピン化が進み、高密度の小型、薄型の樹脂封止半導体パッケージが要求されている。
以下、図面を用いて従来の半導体パッケージの製造方法について説明する。
【０００３】
図４は従来の半導体パッケージの製造方法を説明するための模式的な断面図であり、ここで示す表面実装型半導体パッケージ１０１を製造するには、先ず、図４中符号Ａで示す上面及び図４中符号Ｂで示す下面に導通用パターン１０２が形成されると共に、上面及び下面に形成された導通用パターンの導通を確保すべくビア１０３が形成された有機系材料から成る基板１０４上に導電性樹脂１０５を介して半導体チップ１０６を接着する。次に、半導体チップの表面に形成された電極パッド１０７と基板の上面に形成された導通パターンを金細線から成るボンディングワイヤー１０８によって結線した後に、基板の上面をエポキシ樹脂１０９によってモールドする。その後、基板をモールド樹脂と共にブレードを用いて必要サイズに切断・分離を行うことによって図４で示す様な半導体パッケージを得ることができる（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−２２４９１３号公報 （第２−９頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した様な従来の半導体パッケージの製造方法では、導通用パターンを形成するためにパターンのエッチング加工やレジスト等の塗布加工が必要であった。
【０００６】
本発明は以上の点に鑑みて創案されたものであって、半導体パッケージを容易に製造することができる半導体パッケージの製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、樹脂封止された半導体パッケージの製造方法において、基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記基板上に載置する工程と、前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、前記半導体素子を樹脂封止する工程と、前記基板及び前記樹脂を切断する工程を備える。
【０００８】
また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、樹脂封止された半導体パッケージの製造方法において、基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記端子電極上に載置する工程と、前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、前記半導体素子を樹脂封止する工程と、前記基板及び前記樹脂を切断する工程を備える。
【０００９】
ここで、半導体素子を樹脂封止することによって、複数の半導体パッケージが結合した半導体パッケージの結合体を得ることができる。
また、基板及び樹脂を切断することによって、半導体パッケージの結合体から個々の半導体パッケージを得ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【００１１】
図１は本発明を適用した半導体パッケージの製造方法の一例である表面実装型半導体パッケージの製造方法を説明するための模式的な平面図及び図１（ａ）中符号Ｘ−Ｘで示す個所における断面図である。
本発明を適用した表面実装型半導体パッケージの製造方法では、先ず、図１（ａ）で示す様に、挿通孔１が形成されると共にピンフランジ部用溝２が形成されたエポキシ樹脂等から成る基板３に、導通リード部４及びフランジ部５を有するピン６を、ピンフランジ部用溝とフランジ部とを係合させた状態で、図１（ｂ）で示す様に、所定の間隔で規則的に配置する。
【００１２】
ここで、ピンは後述するワイヤーボンディングを行うことにより半導体チップと外部基板とを電気的に接続することができるのであれば、その形状はいかなるものであっても良く、必ずしもフランジ部が形成される必要は無いが、基板にピンフランジ部用溝を形成すると共にピンにフランジ部を形成し、ピンを配置する際にピンフランジ部用溝とフランジ部とを係合させることによって、ピンの欠落を抑制することができるために、ピンにフランジ部が形成されると共に基板にはフランジ部と係合するピンフランジ部用溝が形成された方が好ましい。
なお、ピンにフランジ部が形成されることにより、ボンディングワイヤー接続面が大きく形成されることとなるために、後述するワイヤーボンディング作業の容易化をも図ることが可能となる。
【００１３】
同様に、ピンはワイヤーボンディングを行うことにより半導体チップと外部基板とを電気的に接続することができれば充分であって、必ずしも所定間隔で規則的にピンを配置する必要は無く、図２で示す様な任意のピンレイアウトであっても構わない。更に、挿通孔に配置されたピン同士が連続した様な形状である連続ピン１３を配置しても良い。
【００１４】
次に、図１（ｃ）で示す様に、その下面にグランド端子（図示せず）が形成された半導体チップ７を導電性樹脂８を介してピンに搭載し、図１（ｄ）で示す様に半導体チップに形成された電極パッド９とピンとを金細線から成るボンディングワイヤー１０によって電気的に接続するワイヤーボンディング作業を行う。
【００１５】
ここでは、その下面にグランド端子が形成された半導体チップを導電性樹脂を介してピンに搭載することによりグランド端子とピンとを電気的に接続し、ピンを通じて半導体チップのグランド電位を確保しているが、半導体チップのグランド電位を半導体チップが搭載されたピンを通じて確保する必要が無い場合には半導体チップの下面にグランド端子が形成される必要が無いのは勿論である。
なお、半導体チップと半導体チップが搭載されたピンとの電気的接続を行わない場合には、半導体チップを絶縁性シートを介してピンに搭載する。ここで、半導体チップと半導体チップが搭載されたピンとの電気的接続を行わない場合には、必ずしも半導体チップをピンに搭載する必要は無く、即ち、半導体チップを基板に直接搭載しても良いと考えられるが、半導体チップの搭載個所を考慮することなくピンを配置することができるために半導体チップをピンに搭載することとし、必要に応じて絶縁性シートにより絶縁を行う方が好ましい。
【００１６】
続いて、汎用のトランスファーモールド技術を用いて半導体チップ、ボンディングワイヤー及びピンをモールド樹脂１１によって封止を行い、その後、ダイシングブレード１２を用いて所定のサイズに切断分離を行うことによって図３で示す様な最終形態である表面実装型半導体パッケージを得ることができる。
【００１７】
なお、モールド樹脂による封止は、半導体チップ、ボンディングワイヤー及びピンを封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、例えば、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。
【００１８】
本発明を適用した半導体パッケージの製造方法では、半導体チップと挿通孔に挿通されたピンとをワイヤーボンディングすることによって半導体チップと外部基板とを電気的に接続することができ、導電用パターンを形成するためのパターンのエッチング加工やレジスト等の塗布加工が不要である。
【００１９】
また、本発明を適用した半導体パッケージの製造方法では、ダイパッドとしての役割を果たすピンと、半導体チップと外部基板とを電気的に接続する役割を果たすピンとの差異が構造上無いために、即ち、全てのピンがダイパッドとしての役割及び半導体チップと外部基板とを電気的に接続する役割を担うことができるために、搭載する半導体チップの大きさに柔軟に対応することが可能である。
即ち、半導体チップを搭載するダイパッドが形成され、半導体チップとボンディングワイヤーによって電気的に接続する導電用パターンが形成された基板を使用する従来の半導体パッケージの製造方法では、基板の形状によって定められた一定の半導体チップを用いた半導体パッケージのみしか製造することができないが、本発明を適用した半導体パッケージの製造方法では、規則的に整列したピンのいずれの場所に半導体チップを搭載しても良く、また外部基板との接続を考慮した上である程度自由にワイヤーボンディングができるために、搭載する半導体チップの大きさに柔軟に対応することができる。
【００２０】
更に、従来、半導体チップ毎の機能を確保するために半導体チップ毎に導電パターンを変更しており基板の製造費がかさんでいたが、本発明を適用した半導体パッケージの製造方法では上記した様に、半導体チップの大きさに柔軟に対応できるために、製造コストの大幅な低減を図ることが可能となる。
【００２１】
また、近年、半導体チップと外部基板とを電気的に接続するピンの多列化が求められており、本発明を適用した半導体パッケージの製造方法では、個々に独立した多数のピンを挿通孔に配置した状態で樹脂封止することによって、容易にピンの多列化が可能である。
【００２２】
【発明の効果】
以上述べてきた如く、本発明の半導体パッケージの製造方法では、その製造が容易であり、製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した半導体パッケージの製造方法の一例である表面実装型半導体パッケージの製造方法を説明するための模式的な図である。
【図２】ピンの配置の他の例を説明するための模式的な平面図である。
【図３】表面実装型半導体パッケージを説明するための模式的な断面図である。
【図４】従来の半導体パッケージの製造方法を説明するための模式的な断面図である。
【符号の説明】
１ 挿通孔
２ ピンフランジ部用溝
３ 基板
４ 導通リード部
５ フランジ部
６ ピン
７ 半導体チップ
８ 導電性樹脂
９ 電極パッド
１０ ボンディングワイヤー
１１ モールド樹脂
１２ ダイシングブレード
１３ 連続ピン
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に関する。詳しくは、樹脂封止された半導体パッケージの製造方法に係るものである。
【０００２】
【従来の技術】
近年、電子機器の小型化に対応するために、樹脂封止型半導体パッケージ等の半導体部品の高密度実装が要求され、それに伴い半導体部品の小型化、薄型化が進んでいる。また小型、薄型でありながら、多ピン化が進み、高密度の小型、薄型の樹脂封止半導体パッケージが要求されている。
以下、図面を用いて従来の半導体パッケージの製造方法について説明する。
【０００３】
図４は従来の半導体パッケージの製造方法を説明するための模式的な断面図であり、ここで示す表面実装型半導体パッケージ１０１を製造するには、先ず、図４中符号Ａで示す上面及び図４中符号Ｂで示す下面に導通用パターン１０２が形成されると共に、上面及び下面に形成された導通用パターンの導通を確保すべくビア１０３が形成された有機系材料から成る基板１０４上に導電性樹脂１０５を介して半導体チップ１０６を接着する。次に、半導体チップの表面に形成された電極パッド１０７と基板の上面に形成された導通パターンを金細線から成るボンディングワイヤー１０８によって結線した後に、基板の上面をエポキシ樹脂１０９によってモールドする。その後、基板をモールド樹脂と共にブレードを用いて必要サイズに切断・分離を行うことによって図４で示す様な半導体パッケージを得ることができる（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−２２４９１３号公報 （第２−９頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した様な従来の半導体パッケージの製造方法では、導通用パターンを形成するためにパターンのエッチング加工やレジスト等の塗布加工が必要であった。
【０００６】
本発明は以上の点に鑑みて創案されたものであって、半導体パッケージを容易に製造することができる半導体パッケージの製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、樹脂封止された半導体パッケージの製造方法において、基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記基板上に載置する工程と、前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、前記半導体素子を樹脂封止する工程と、前記基板及び前記樹脂を切断する工程を備える。
【０００８】
また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、樹脂封止された半導体パッケージの製造方法において、基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記端子電極上に載置する工程と、前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、前記半導体素子を樹脂封止する工程と、前記基板及び前記樹脂を切断する工程を備える。
【０００９】
ここで、半導体素子を樹脂封止することによって、複数の半導体パッケージが結合した半導体パッケージの結合体を得ることができる。
また、基板及び樹脂を切断することによって、半導体パッケージの結合体から個々の半導体パッケージを得ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【００１１】
図１は本発明を適用した半導体パッケージの製造方法の一例である表面実装型半導体パッケージの製造方法を説明するための模式的な平面図及び図１（ａ）中符号Ｘ−Ｘで示す個所における断面図である。
本発明を適用した表面実装型半導体パッケージの製造方法では、先ず、図１（ａ）で示す様に、挿通孔１が形成されると共にピンフランジ部用溝２が形成されたエポキシ樹脂等から成る基板３に、導通リード部４及びフランジ部５を有するピン６を、ピンフランジ部用溝とフランジ部とを係合させた状態で、図１（ｂ）で示す様に、所定の間隔で規則的に配置する。
【００１２】
ここで、ピンは後述するワイヤーボンディングを行うことにより半導体チップと外部基板とを電気的に接続することができるのであれば、その形状はいかなるものであっても良く、必ずしもフランジ部が形成される必要は無いが、基板にピンフランジ部用溝を形成すると共にピンにフランジ部を形成し、ピンを配置する際にピンフランジ部用溝とフランジ部とを係合させることによって、ピンの欠落を抑制することができるために、ピンにフランジ部が形成されると共に基板にはフランジ部と係合するピンフランジ部用溝が形成された方が好ましい。
なお、ピンにフランジ部が形成されることにより、ボンディングワイヤー接続面が大きく形成されることとなるために、後述するワイヤーボンディング作業の容易化をも図ることが可能となる。
【００１３】
同様に、ピンはワイヤーボンディングを行うことにより半導体チップと外部基板とを電気的に接続することができれば充分であって、必ずしも所定間隔で規則的にピンを配置する必要は無く、図２で示す様な任意のピンレイアウトであっても構わない。更に、挿通孔に配置されたピン同士が連続した様な形状である連続ピン１３を配置しても良い。
【００１４】
次に、図１（ｃ）で示す様に、その下面にグランド端子（図示せず）が形成された半導体チップ７を導電性樹脂８を介してピンに搭載し、図１（ｄ）で示す様に半導体チップに形成された電極パッド９とピンとを金細線から成るボンディングワイヤー１０によって電気的に接続するワイヤーボンディング作業を行う。
【００１５】
ここでは、その下面にグランド端子が形成された半導体チップを導電性樹脂を介してピンに搭載することによりグランド端子とピンとを電気的に接続し、ピンを通じて半導体チップのグランド電位を確保しているが、半導体チップのグランド電位を半導体チップが搭載されたピンを通じて確保する必要が無い場合には半導体チップの下面にグランド端子が形成される必要が無いのは勿論である。
なお、半導体チップと半導体チップが搭載されたピンとの電気的接続を行わない場合には、半導体チップを絶縁性シートを介してピンに搭載する。ここで、半導体チップと半導体チップが搭載されたピンとの電気的接続を行わない場合には、必ずしも半導体チップをピンに搭載する必要は無く、即ち、半導体チップを基板に直接搭載しても良いと考えられるが、半導体チップの搭載個所を考慮することなくピンを配置することができるために半導体チップをピンに搭載することとし、必要に応じて絶縁性シートにより絶縁を行う方が好ましい。
【００１６】
続いて、汎用のトランスファーモールド技術を用いて半導体チップ、ボンディングワイヤー及びピンをモールド樹脂１１によって封止を行い、その後、ダイシングブレード１２を用いて所定のサイズに切断分離を行うことによって図３で示す様な最終形態である表面実装型半導体パッケージを得ることができる。
【００１７】
なお、モールド樹脂による封止は、半導体チップ、ボンディングワイヤー及びピンを封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、例えば、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。
【００１８】
本発明を適用した半導体パッケージの製造方法では、半導体チップと挿通孔に挿通されたピンとをワイヤーボンディングすることによって半導体チップと外部基板とを電気的に接続することができ、導電用パターンを形成するためのパターンのエッチング加工やレジスト等の塗布加工が不要である。
【００１９】
また、本発明を適用した半導体パッケージの製造方法では、ダイパッドとしての役割を果たすピンと、半導体チップと外部基板とを電気的に接続する役割を果たすピンとの差異が構造上無いために、即ち、全てのピンがダイパッドとしての役割及び半導体チップと外部基板とを電気的に接続する役割を担うことができるために、搭載する半導体チップの大きさに柔軟に対応することが可能である。
即ち、半導体チップを搭載するダイパッドが形成され、半導体チップとボンディングワイヤーによって電気的に接続する導電用パターンが形成された基板を使用する従来の半導体パッケージの製造方法では、基板の形状によって定められた一定の半導体チップを用いた半導体パッケージのみしか製造することができないが、本発明を適用した半導体パッケージの製造方法では、規則的に整列したピンのいずれの場所に半導体チップを搭載しても良く、また外部基板との接続を考慮した上である程度自由にワイヤーボンディングができるために、搭載する半導体チップの大きさに柔軟に対応することができる。
【００２０】
更に、従来、半導体チップ毎の機能を確保するために半導体チップ毎に導電パターンを変更しており基板の製造費がかさんでいたが、本発明を適用した半導体パッケージの製造方法では上記した様に、半導体チップの大きさに柔軟に対応できるために、製造コストの大幅な低減を図ることが可能となる。
【００２１】
また、近年、半導体チップと外部基板とを電気的に接続するピンの多列化が求められており、本発明を適用した半導体パッケージの製造方法では、個々に独立した多数のピンを挿通孔に配置した状態で樹脂封止することによって、容易にピンの多列化が可能である。
【００２２】
【発明の効果】
以上述べてきた如く、本発明の半導体パッケージの製造方法では、その製造が容易であり、製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した半導体パッケージの製造方法の一例である表面実装型半導体パッケージの製造方法を説明するための模式的な図である。
【図２】ピンの配置の他の例を説明するための模式的な平面図である。
【図３】表面実装型半導体パッケージを説明するための模式的な断面図である。
【図４】従来の半導体パッケージの製造方法を説明するための模式的な断面図である。
【符号の説明】
１ 挿通孔
２ ピンフランジ部用溝
３ 基板
４ 導通リード部
５ フランジ部
６ ピン
７ 半導体チップ
８ 導電性樹脂
９ 電極パッド
１０ ボンディングワイヤー
１１ モールド樹脂
１２ ダイシングブレード
１３ 連続ピン
Claims (3)
- 樹脂封止された半導体パッケージの製造方法において、
基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、
第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記端子電極上に載置する工程と、
前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、
前記半導体素子を樹脂封止する工程と、
前記基板及び前記樹脂を切断する工程を備える
ことを特徴とする半導体パッケージの製造方法。 - 樹脂封止された半導体パッケージの製造方法において、
基板に形成された複数の挿通孔にボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極を挿通する工程と、
第１の面及び該第１の面と向かい合う第２の面とを有する半導体素子を前記基板上に載置する工程と、
前記ボンディングワイヤー接続面と前記第１の面とをボンディングワイヤーによって接続する工程と、
前記半導体素子を樹脂封止する工程と、
前記基板及び前記樹脂を切断する工程を備え、
前記端子電極に前記挿通孔の形成領域外に突出する凸部が形成されると共に、
前記基板に前記凸部と係合する溝部が形成された
ことを特徴とする半導体パッケージの製造方法。 - 前記端子電極に前記挿通孔の形成領域外に突出する凸部が形成されると共に、
前記基板に前記凸部と係合する溝部が形成された
ことを特徴とする請求項１に記載の半導体パッケージの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003155143A JP4207671B2 (ja) | 2003-05-30 | 2003-05-30 | 半導体パッケージの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2004356552A JP2004356552A (ja) | 2004-12-16 |
| JP4207671B2 true JP4207671B2 (ja) | 2009-01-14 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
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2003
- 2003-05-30 JP JP2003155143A patent/JP4207671B2/ja not_active Expired - Fee Related
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