JP2001044326A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 封止体の反りによる断線を防止する。
【解決手段】 ＢＧＡ・ＩＣ３１のベース１１には内部
端子１４群と外部端子１５、１６群とが上下面に形成さ
れ、各内部端子１４と各外部端子１５、１６とが電気配
線１７で電気的に接続されている。ベース１１の上面に
ボンディングされた半導体ペレット２６は内部端子１４
群にワイヤ２８で電気的に接続されている。ベース１１
下面の外部端子群のうち中間部領域に配置された外部端
子１５には半田バンプ２１が突設され、ベース１１下面
の外周辺部に配置された外部端子１６には半田バンプの
高さ以上の長さを有した各ピン１８が突設されている。 【効果】 ピンが実装基板のスルーホールにアンカーさ
れるため、実装基板実装時の発熱によるベースの反りは
防止される。よって、半田バンプによる接続端子の破断
は防止できる。
端子１４群と外部端子１５、１６群とが上下面に形成さ
れ、各内部端子１４と各外部端子１５、１６とが電気配
線１７で電気的に接続されている。ベース１１の上面に
ボンディングされた半導体ペレット２６は内部端子１４
群にワイヤ２８で電気的に接続されている。ベース１１
下面の外部端子群のうち中間部領域に配置された外部端
子１５には半田バンプ２１が突設され、ベース１１下面
の外周辺部に配置された外部端子１６には半田バンプの
高さ以上の長さを有した各ピン１８が突設されている。 【効果】 ピンが実装基板のスルーホールにアンカーさ
れるため、実装基板実装時の発熱によるベースの反りは
防止される。よって、半田バンプによる接続端子の破断
は防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術、特に、ボール・グリッド・アレーパッケージ（以
下、ＢＧＡという。）を備えている半導体集積回路装置
（以下、ＩＣという。）の実装に利用して有効な技術に
関する。
技術、特に、ボール・グリッド・アレーパッケージ（以
下、ＢＧＡという。）を備えている半導体集積回路装置
（以下、ＩＣという。）の実装に利用して有効な技術に
関する。
【０００２】
【従来の技術】多ピン化が進む今日、クワッド・フラッ
ト・パッケージ（ＱＦＰ）を備えているＩＣやテープ・
キャリア・パッケージ（ＴＣＰ）を備えているＩＣのよ
うな周辺部からアウタリード（外部端子）を取り出すパ
ッケージでは、ピッチが狭くなるため、パッケージの製
造限界およびボード・アセンブリの限界に近づいてい
る。そこで、封止体の一主面全体に外部端子を配置する
ことによってサイズを大きくせずに多ピン（外部端子の
高密度化）を実現するパッケージとして、ＢＧＡが提案
されている。
ト・パッケージ（ＱＦＰ）を備えているＩＣやテープ・
キャリア・パッケージ（ＴＣＰ）を備えているＩＣのよ
うな周辺部からアウタリード（外部端子）を取り出すパ
ッケージでは、ピッチが狭くなるため、パッケージの製
造限界およびボード・アセンブリの限界に近づいてい
る。そこで、封止体の一主面全体に外部端子を配置する
ことによってサイズを大きくせずに多ピン（外部端子の
高密度化）を実現するパッケージとして、ＢＧＡが提案
されている。
【０００３】すなわち、このＢＧＡを備えているＩＣ
（以下、ＢＧＡ・ＩＣという。）は内部端子群と外部端
子群とが表側主面と裏側主面とにそれぞれ形成され各内
部端子と各外部端子とが互いに電気的に接続された配線
基板（封止体のベース）を備えており、配線基板の内部
端子が形成された側の主面には半導体ペレットがボンデ
ィングされているとともに、内部端子群にボンディング
ワイヤによって電気的に接続されており、配線基板の反
対側主面で露出された各外部端子には半田バンプがそれ
ぞれ突設されている。
（以下、ＢＧＡ・ＩＣという。）は内部端子群と外部端
子群とが表側主面と裏側主面とにそれぞれ形成され各内
部端子と各外部端子とが互いに電気的に接続された配線
基板（封止体のベース）を備えており、配線基板の内部
端子が形成された側の主面には半導体ペレットがボンデ
ィングされているとともに、内部端子群にボンディング
ワイヤによって電気的に接続されており、配線基板の反
対側主面で露出された各外部端子には半田バンプがそれ
ぞれ突設されている。
【０００４】そして、このＢＧＡ・ＩＣの実装基板への
実装は、各半田バンプが実装基板の各ランドにフラック
スを介して貼着された後に加熱されてリフロー半田付け
処理されることにより実行される。すなわち、加熱によ
って溶融した半田バンプが外部端子とランドとの間で硬
化することによって接続端子が形成されるため、ＢＧＡ
・ＩＣは実装基板に接続端子群によって機械的かつ電気
的に接続された状態になる。
実装は、各半田バンプが実装基板の各ランドにフラック
スを介して貼着された後に加熱されてリフロー半田付け
処理されることにより実行される。すなわち、加熱によ
って溶融した半田バンプが外部端子とランドとの間で硬
化することによって接続端子が形成されるため、ＢＧＡ
・ＩＣは実装基板に接続端子群によって機械的かつ電気
的に接続された状態になる。
【０００５】なお、ＢＧＡ・ＩＣを述べてある例として
は、株式会社日経ＢＰ社発行「ＶＬＳＩパッケージング
技術（下）」１９９３年５月３１日発行 Ｐ１７３〜Ｐ
１７８、がある。
は、株式会社日経ＢＰ社発行「ＶＬＳＩパッケージング
技術（下）」１９９３年５月３１日発行 Ｐ１７３〜Ｐ
１７８、がある。
【０００６】
【発明が解決しようとする課題】しかし、前記したＢＧ
Ａ・ＩＣにおいては、実装基板への実装後の稼働時の発
熱や温度サイクル試験等による熱的ストレスや機械的ス
トレスによって配線基板がその外周辺側が実装基板から
離れるように反りを発生するため、外周辺部に配置され
た接続端子において破断による断線が発生するという場
合がある。
Ａ・ＩＣにおいては、実装基板への実装後の稼働時の発
熱や温度サイクル試験等による熱的ストレスや機械的ス
トレスによって配線基板がその外周辺側が実装基板から
離れるように反りを発生するため、外周辺部に配置され
た接続端子において破断による断線が発生するという場
合がある。
【０００７】本発明の目的は、反りによる断線を防止す
ることができる半導体装置の製造技術を提供することに
ある。
ることができる半導体装置の製造技術を提供することに
ある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、半導体ペレットが封止された四
角形平盤形状の封止体の一主面に外部端子群が配置され
ており、各外部端子に半田バンプがそれぞれ突設されて
いる半導体装置において、前記封止体の前記一主面に複
数本のピンが互いに離れた位置に突設されていることを
特徴とする。
角形平盤形状の封止体の一主面に外部端子群が配置され
ており、各外部端子に半田バンプがそれぞれ突設されて
いる半導体装置において、前記封止体の前記一主面に複
数本のピンが互いに離れた位置に突設されていることを
特徴とする。
【００１１】例えば、前記半導体装置の実装基板への実
装は、各ピンが実装基板のスルーホールに挿入された後
に、フロー半田付け処理されることにより実行される。
実装後の熱ストレスによって封止体に反りを発生させる
機械的ストレスが加わっても、封止体はピンによって実
装基板に機械的に強固に接続されているため、反りの発
生は抑止ないしは抑制される。したがって、外周辺部に
おける外部端子の破断による断線の発生をは防止するこ
とができる。
装は、各ピンが実装基板のスルーホールに挿入された後
に、フロー半田付け処理されることにより実行される。
実装後の熱ストレスによって封止体に反りを発生させる
機械的ストレスが加わっても、封止体はピンによって実
装基板に機械的に強固に接続されているため、反りの発
生は抑止ないしは抑制される。したがって、外周辺部に
おける外部端子の破断による断線の発生をは防止するこ
とができる。
【００１２】
【発明の実施の形態】図１は本発明の一実施形態である
ＢＧＡ・ＩＣを示しており、（ａ）は上半分が一部切断
平面図で下半分が底面図、（ｂ）は正面断面図である。
図２以降は本発明の一実施形態であるＢＧＡ・ＩＣの製
造方法を説明するための各説明図である。
ＢＧＡ・ＩＣを示しており、（ａ）は上半分が一部切断
平面図で下半分が底面図、（ｂ）は正面断面図である。
図２以降は本発明の一実施形態であるＢＧＡ・ＩＣの製
造方法を説明するための各説明図である。
【００１３】本実施形態において、本発明に係る半導体
装置は、パッケージとしてはパッケージのサイズを小さ
く抑制しながら多ピン化可能でしかも表面実装可能なＢ
ＧＡに構成されており、機能的にはＣＰＵまたはＭＰＵ
が作り込まれた半導体集積回路装置（ＩＣ）として構成
されている。そして、このＢＧＡ・ＩＣは図１に示され
ているように構成されている。
装置は、パッケージとしてはパッケージのサイズを小さ
く抑制しながら多ピン化可能でしかも表面実装可能なＢ
ＧＡに構成されており、機能的にはＣＰＵまたはＭＰＵ
が作り込まれた半導体集積回路装置（ＩＣ）として構成
されている。そして、このＢＧＡ・ＩＣは図１に示され
ているように構成されている。
【００１４】すなわち、ＢＧＡ・ＩＣ３１は所謂前工程
においてＣＰＵまたはＭＰＵが作り込まれて正方形の平
板形状にダイシングされた半導体ペレット（以下、ペレ
ットという。）２６を備えている。また、ＢＧＡ・ＩＣ
３１は気密封止体３０およびピン１８群と半田バンプ２
１群からなるＢＧＡを備えており、気密封止体３０はベ
ース１１とキャップ２９とから構成されている。ベース
１１には内部端子１４群と外部端子１５、１６群とが表
側主面と裏側主面とにそれぞれ形成されており、各内部
端子１４と各外部端子１５、１６とが電気配線１７によ
って電気的に接続されている。ベース１１の内部端子１
４が形成された側の主面（以下、上面とする。）には半
導体ペレット２６がボンディングされているとともに、
内部端子１４群にワイヤ２８によって電気的に接続され
ている。ベース１１の下面で露出された外部端子群のう
ち中間部領域に配置された外部端子１５には半田バンプ
２１がそれぞれ突設されている。ベース１１の下面の外
周辺部に配置された外部端子１６には半田バンプの高さ
以上の長さを有した各ピン１８がそれぞれ突設されてい
る。半導体ペレット２６のグランド端子および電源端子
はピン１８のいずれかに電気的に接続されている。そし
て、以上の構成に係るＢＧＡ・ＩＣ３１は以下に記述す
る製造方法によって製造されている。
においてＣＰＵまたはＭＰＵが作り込まれて正方形の平
板形状にダイシングされた半導体ペレット（以下、ペレ
ットという。）２６を備えている。また、ＢＧＡ・ＩＣ
３１は気密封止体３０およびピン１８群と半田バンプ２
１群からなるＢＧＡを備えており、気密封止体３０はベ
ース１１とキャップ２９とから構成されている。ベース
１１には内部端子１４群と外部端子１５、１６群とが表
側主面と裏側主面とにそれぞれ形成されており、各内部
端子１４と各外部端子１５、１６とが電気配線１７によ
って電気的に接続されている。ベース１１の内部端子１
４が形成された側の主面（以下、上面とする。）には半
導体ペレット２６がボンディングされているとともに、
内部端子１４群にワイヤ２８によって電気的に接続され
ている。ベース１１の下面で露出された外部端子群のう
ち中間部領域に配置された外部端子１５には半田バンプ
２１がそれぞれ突設されている。ベース１１の下面の外
周辺部に配置された外部端子１６には半田バンプの高さ
以上の長さを有した各ピン１８がそれぞれ突設されてい
る。半導体ペレット２６のグランド端子および電源端子
はピン１８のいずれかに電気的に接続されている。そし
て、以上の構成に係るＢＧＡ・ＩＣ３１は以下に記述す
る製造方法によって製造されている。
【００１５】以下、本発明の一実施形態であるＢＧＡ・
ＩＣの製造方法を説明する。この説明により、前記した
ＢＧＡ・ＩＣの構成の詳細が共に明らかにされる。
ＩＣの製造方法を説明する。この説明により、前記した
ＢＧＡ・ＩＣの構成の詳細が共に明らかにされる。
【００１６】前記したＢＧＡ・ＩＣの製造方法には図２
に示されているベース１１が使用される。図２に示され
ているように、ベース１１は絶縁性を有するセラミック
材料としてのアルミナが使用されて略正方形の平盤形状
に成形されており、ベース１１の上面の中央部にはキャ
ビティー１２が同心的に没設されている。キャビティー
１２は大中小の略正方形の穴が同心的に重ね合わされた
三段穴形状に形成されている。キャビティー１２の底面
上には半導体ペレットをボンディングするためのボンデ
ィング床１３が敷設されている。キャビティー１２の下
段と中段の段差面には矩形の内部端子１４が多数本、各
辺の長手方向にそれぞれ一列に整列されて形成されてい
る。ちなみに、ボンディング床１３および内部端子１４
はニッケル（Ｎｉ）被膜や金（Ａｕ）被膜等のメタライ
ズによって形成されている。
に示されているベース１１が使用される。図２に示され
ているように、ベース１１は絶縁性を有するセラミック
材料としてのアルミナが使用されて略正方形の平盤形状
に成形されており、ベース１１の上面の中央部にはキャ
ビティー１２が同心的に没設されている。キャビティー
１２は大中小の略正方形の穴が同心的に重ね合わされた
三段穴形状に形成されている。キャビティー１２の底面
上には半導体ペレットをボンディングするためのボンデ
ィング床１３が敷設されている。キャビティー１２の下
段と中段の段差面には矩形の内部端子１４が多数本、各
辺の長手方向にそれぞれ一列に整列されて形成されてい
る。ちなみに、ボンディング床１３および内部端子１４
はニッケル（Ｎｉ）被膜や金（Ａｕ）被膜等のメタライ
ズによって形成されている。
【００１７】ベース１１の下面における周辺部にはピン
接続用の外部端子（以下、ピン用外部端子という。）１
５が複数個、周方向に等間隔に配置されて形成されてい
る。ベース１１の下面におけるピン用外部端子１５群の
内側領域には半田バンプ接続用の外部端子（以下、バン
プ用外部端子という。）１６が複数個、マトリックス状
に配列されて形成されている。各ピン用外部端子１５お
よび各バンプ用外部端子１６は内部端子１４のそれぞれ
に、各電気配線１７によって電気的に接続されている。
図２には表示されていないが、ピン用外部端子１５のう
ち少なくとも数本は内部端子１４群のうちのグランド端
子および電源端子に電気的に接続されている。
接続用の外部端子（以下、ピン用外部端子という。）１
５が複数個、周方向に等間隔に配置されて形成されてい
る。ベース１１の下面におけるピン用外部端子１５群の
内側領域には半田バンプ接続用の外部端子（以下、バン
プ用外部端子という。）１６が複数個、マトリックス状
に配列されて形成されている。各ピン用外部端子１５お
よび各バンプ用外部端子１６は内部端子１４のそれぞれ
に、各電気配線１７によって電気的に接続されている。
図２には表示されていないが、ピン用外部端子１５のう
ち少なくとも数本は内部端子１４群のうちのグランド端
子および電源端子に電気的に接続されている。
【００１８】図３に示されているように、ベース１１の
ピン用外部端子１５にはピン１８が垂直に配置された状
態で機械的かつ電気的に接続される。図４（ａ）〜
（ｃ）はピンの外部端子への接続方法の一例である突き
当て法を示している。図４（ａ）において、ピン用外部
端子１５はタングステン（Ｗ）によって形成されてお
り、その表面にはニッケル（Ｎｉ）被膜１５ａが被着さ
れている。図４（ｂ）に示されているように、ピン１８
は上端に円盤形状の鍔部１８ａを有する針形状（ピン形
状）に形成されており、鍔部１８ａの上面がピン用外部
端子１５の下面に突き当てられた状態で銀鑞付け（silv
er-alloy brazing）が施されて形成された銀鑞付け部１
９によって接続される。その後、図４（ｃ）に示されて
いるように、ピン用外部端子１５、ピン１８および銀鑞
付け部１９の表面には金（Ａｕ）被膜２０が被着され
る。但し、図３の外においては、Ｎｉ被膜１５ａおよび
Ａｕ被膜２０の図示は省略されている。
ピン用外部端子１５にはピン１８が垂直に配置された状
態で機械的かつ電気的に接続される。図４（ａ）〜
（ｃ）はピンの外部端子への接続方法の一例である突き
当て法を示している。図４（ａ）において、ピン用外部
端子１５はタングステン（Ｗ）によって形成されてお
り、その表面にはニッケル（Ｎｉ）被膜１５ａが被着さ
れている。図４（ｂ）に示されているように、ピン１８
は上端に円盤形状の鍔部１８ａを有する針形状（ピン形
状）に形成されており、鍔部１８ａの上面がピン用外部
端子１５の下面に突き当てられた状態で銀鑞付け（silv
er-alloy brazing）が施されて形成された銀鑞付け部１
９によって接続される。その後、図４（ｃ）に示されて
いるように、ピン用外部端子１５、ピン１８および銀鑞
付け部１９の表面には金（Ａｕ）被膜２０が被着され
る。但し、図３の外においては、Ｎｉ被膜１５ａおよび
Ａｕ被膜２０の図示は省略されている。
【００１９】図３に示されているように、ベース１１の
バンプ用外部端子１６には半田バンプ２１が機械的かつ
電気的に接続される。図４（ｄ）〜（ｆ）は半田バンプ
の外部端子への接続方法の一例を示している。図４
（ｄ）において、バンプ用外部端子１６はタングステン
によって形成されており、その表面にはＮｉ被膜１６ａ
およびＡｕ被膜１６ｂが順に被着されている。図４
（ｅ）に示されているように、バンプ用外部端子１６に
は半田ボール２２がフラックス２３によって粘着され
る。半田ボール２２は通常のリフロー半田付け実装作業
に使用される半田材料によって球形に形成されている。
この状態で、半田ボール２２が加熱溶融された後に冷却
固化されると、図４（ｆ）に示されているように、バン
プ用外部端子１６には略球形形状の半田バンプ２１が表
面張力によって形成された状態になる。
バンプ用外部端子１６には半田バンプ２１が機械的かつ
電気的に接続される。図４（ｄ）〜（ｆ）は半田バンプ
の外部端子への接続方法の一例を示している。図４
（ｄ）において、バンプ用外部端子１６はタングステン
によって形成されており、その表面にはＮｉ被膜１６ａ
およびＡｕ被膜１６ｂが順に被着されている。図４
（ｅ）に示されているように、バンプ用外部端子１６に
は半田ボール２２がフラックス２３によって粘着され
る。半田ボール２２は通常のリフロー半田付け実装作業
に使用される半田材料によって球形に形成されている。
この状態で、半田ボール２２が加熱溶融された後に冷却
固化されると、図４（ｆ）に示されているように、バン
プ用外部端子１６には略球形形状の半田バンプ２１が表
面張力によって形成された状態になる。
【００２０】ここで、図４に示されているように、ピン
１８のベース１１の下面から下端までの長さＬの値は、
半田バンプ２１のベース１１から下端までの高さＨの値
よりも大きく、すなわち、Ｌ＞Ｈ、に設定されている。
さらに、本実施形態においては、ピン１８の長さＬの値
は半田バンプ２１の高さＨの値と後記する実装基板のス
ルーホールの深さＤの値との和よりも大きく、すなわ
ち、Ｌ＞（Ｈ＋Ｄ）、に設定されている。
１８のベース１１の下面から下端までの長さＬの値は、
半田バンプ２１のベース１１から下端までの高さＨの値
よりも大きく、すなわち、Ｌ＞Ｈ、に設定されている。
さらに、本実施形態においては、ピン１８の長さＬの値
は半田バンプ２１の高さＨの値と後記する実装基板のス
ルーホールの深さＤの値との和よりも大きく、すなわ
ち、Ｌ＞（Ｈ＋Ｄ）、に設定されている。
【００２１】以上のように構成されたベース１１にはペ
レットボンディング工程およびワイヤボンディング工程
において、ペレットボンディングおよびワイヤボンディ
ングが実行されて、図５に示されている組立体２４が製
造される。
レットボンディング工程およびワイヤボンディング工程
において、ペレットボンディングおよびワイヤボンディ
ングが実行されて、図５に示されている組立体２４が製
造される。
【００２２】まず、ペレットボンディング工程におい
て、ベース１１のキャビティー１２の穴底面のボンディ
ング床１３にはペレット２６がフエイスアップ（アクテ
ィブエリア側の主面が穴底面と反対側を向けられた状
態）に配置されて、ボンディング層２５によってボンデ
ィングされる。ペレット２６のボンディング面と反対側
の主面には電極パッド２７が複数個、外周辺部に環状に
配置されてそれぞれ形成されている。なお、ボンディン
グ層２５は銀ペーストによって形成することが好ましい
が、金−シリコン共晶層や高融点半田材料等によって形
成してもよい。
て、ベース１１のキャビティー１２の穴底面のボンディ
ング床１３にはペレット２６がフエイスアップ（アクテ
ィブエリア側の主面が穴底面と反対側を向けられた状
態）に配置されて、ボンディング層２５によってボンデ
ィングされる。ペレット２６のボンディング面と反対側
の主面には電極パッド２７が複数個、外周辺部に環状に
配置されてそれぞれ形成されている。なお、ボンディン
グ層２５は銀ペーストによって形成することが好ましい
が、金−シリコン共晶層や高融点半田材料等によって形
成してもよい。
【００２３】次に、ワイヤボンディング工程において、
ペレット２６の各電極パッド２７にはワイヤ２８がベー
ス１１の各内部端子１４との間にそれぞれ橋絡される。
ワイヤボンディングは超音波ボンディング方式によって
実行することが好ましいが、超音波熱圧着方式等によっ
て実行してもよい。また、ペレットボンディングおよび
ワイヤボンディングの実行に際しては、キャリア治具
（（図示せず）を使用することによって、ピン１８の曲
がりや半田バンプ２１の潰れ等の損傷を防止することが
望ましい。
ペレット２６の各電極パッド２７にはワイヤ２８がベー
ス１１の各内部端子１４との間にそれぞれ橋絡される。
ワイヤボンディングは超音波ボンディング方式によって
実行することが好ましいが、超音波熱圧着方式等によっ
て実行してもよい。また、ペレットボンディングおよび
ワイヤボンディングの実行に際しては、キャリア治具
（（図示せず）を使用することによって、ピン１８の曲
がりや半田バンプ２１の潰れ等の損傷を防止することが
望ましい。
【００２４】以上のようにして製造された組立体２４に
おいて、ペレット２６の集積回路は電極パッド２７、ワ
イヤ２８、内部端子１４、電気配線１７および外部端子
１５、１６を通じてピン１８および半田バンプ２１に電
気的に引き出された状態になる。ここで、ペレット２６
の電極パッド２７群のうちグランド電極および電源電極
はピン用外部端子１５のうち少なくとも数本に電気的に
接続された状態になり、ペレット２６の電極パッド２７
群のうち信号電極の多くはバンプ用外部端子１６に電気
的に接続された状態になる。
おいて、ペレット２６の集積回路は電極パッド２７、ワ
イヤ２８、内部端子１４、電気配線１７および外部端子
１５、１６を通じてピン１８および半田バンプ２１に電
気的に引き出された状態になる。ここで、ペレット２６
の電極パッド２７群のうちグランド電極および電源電極
はピン用外部端子１５のうち少なくとも数本に電気的に
接続された状態になり、ペレット２６の電極パッド２７
群のうち信号電極の多くはバンプ用外部端子１６に電気
的に接続された状態になる。
【００２５】その後、ベース１１の上面にはキャップ２
９がキャビティー１２を閉塞するように被せられて低融
点ガラス等によって溶着され、図１に示されているよう
に、ペレット２６、内部端子１４群およびワイヤ２８群
を気密封止した気密封止体３０が形成される。これによ
り、図１に示されている前記したＢＧＡ・ＩＣ３１が製
造されたことになる。
９がキャビティー１２を閉塞するように被せられて低融
点ガラス等によって溶着され、図１に示されているよう
に、ペレット２６、内部端子１４群およびワイヤ２８群
を気密封止した気密封止体３０が形成される。これによ
り、図１に示されている前記したＢＧＡ・ＩＣ３１が製
造されたことになる。
【００２６】以上のようにして製造され構成されたＢＧ
Ａ・ＩＣ３１は図６（ａ）に示されているように実装基
板４０に実装されて使用される。
Ａ・ＩＣ３１は図６（ａ）に示されているように実装基
板４０に実装されて使用される。
【００２７】図６に示されている実装基板４０はＢＧＡ
・ＩＣ３１よりも充分に大きい四角形の平盤形状に形成
された基板本体４１を備えており、基板本体４１はガラ
ス・エポキシ樹脂基板等の絶縁性を有する絶縁基板が使
用されて形成されている。基板本体４１にはスルーホー
ル４２が複数本、ＢＧＡ・ＩＣ３１のピン１８群に対応
するように略正方形の枠形状に配されて厚さ方向に開設
されている。各スルーホール４２はピン１８の外径と略
等しい円柱形状の貫通孔の開口端面および内周面に銅等
の導電性材料からなる導体層が被着されて形成されてお
り、その導体層の表面にはソルダビリティーを高めるた
めの表面処理が施されている。
・ＩＣ３１よりも充分に大きい四角形の平盤形状に形成
された基板本体４１を備えており、基板本体４１はガラ
ス・エポキシ樹脂基板等の絶縁性を有する絶縁基板が使
用されて形成されている。基板本体４１にはスルーホー
ル４２が複数本、ＢＧＡ・ＩＣ３１のピン１８群に対応
するように略正方形の枠形状に配されて厚さ方向に開設
されている。各スルーホール４２はピン１８の外径と略
等しい円柱形状の貫通孔の開口端面および内周面に銅等
の導電性材料からなる導体層が被着されて形成されてお
り、その導体層の表面にはソルダビリティーを高めるた
めの表面処理が施されている。
【００２８】また、基板本体４１の上面におけるスルー
ホール４２群の正方形枠の内側領域にはランド４３が多
数個、ＢＧＡ・ＩＣ３１の半田バンプ２１群に対応する
ようにマトリクス形状に配されて形成されている。各ラ
ンド４３は銅等の導電性材料が使用されてバンプ用外部
端子１６と略等しい大きさの円形平板形状に形成されて
おり、その表面にはソルダビリティーを高めるための表
面処理が施されている。図示しないが、各スルーホール
４２および各ランド４３には電気配線が接続されてお
り、各スルーホール４２および各ランド４３は各電気配
線によって実装基板４０のコネクタや、実装基板４０に
実装された他の電子部品や電子機器等に電気的に接続さ
れている。特に、スルーホール４２のいくつかはグラン
ド端子および電源端子に接続されている。
ホール４２群の正方形枠の内側領域にはランド４３が多
数個、ＢＧＡ・ＩＣ３１の半田バンプ２１群に対応する
ようにマトリクス形状に配されて形成されている。各ラ
ンド４３は銅等の導電性材料が使用されてバンプ用外部
端子１６と略等しい大きさの円形平板形状に形成されて
おり、その表面にはソルダビリティーを高めるための表
面処理が施されている。図示しないが、各スルーホール
４２および各ランド４３には電気配線が接続されてお
り、各スルーホール４２および各ランド４３は各電気配
線によって実装基板４０のコネクタや、実装基板４０に
実装された他の電子部品や電子機器等に電気的に接続さ
れている。特に、スルーホール４２のいくつかはグラン
ド端子および電源端子に接続されている。
【００２９】次に、前記構成に係るＢＧＡ・ＩＣ３１の
同じく実装基板４０への実装方法を説明する。
同じく実装基板４０への実装方法を説明する。
【００３０】ＢＧＡ・ＩＣ３１が実装基板４０に実装さ
れるに際して、ＢＧＡ・ＩＣ３１の各ピン１８は実装基
板４０の各スルーホール４２に上からそれぞれ挿通され
る。ここで、ピン１８の長さＬは、Ｌ＞（Ｈ＋Ｄ）、に
接続されているため、スルーホール４２に挿通されたピ
ン１８の下端部はスルーホール４２の下端から突き出た
状態になる。各ピン１８が各スルーホール４２にそれぞ
れ挿通されると、ＢＧＡ・ＩＣ３１が実装基板４０に保
持された状態になるとともに、ＢＧＡ・ＩＣ３１の各半
田バンプ２１が各ランド４３にそれぞれ整合されて当接
された状態になる。
れるに際して、ＢＧＡ・ＩＣ３１の各ピン１８は実装基
板４０の各スルーホール４２に上からそれぞれ挿通され
る。ここで、ピン１８の長さＬは、Ｌ＞（Ｈ＋Ｄ）、に
接続されているため、スルーホール４２に挿通されたピ
ン１８の下端部はスルーホール４２の下端から突き出た
状態になる。各ピン１８が各スルーホール４２にそれぞ
れ挿通されると、ＢＧＡ・ＩＣ３１が実装基板４０に保
持された状態になるとともに、ＢＧＡ・ＩＣ３１の各半
田バンプ２１が各ランド４３にそれぞれ整合されて当接
された状態になる。
【００３１】この保持状態で、ＢＧＡ・ＩＣ３１と実装
基板４０との組立体がフロー半田付け処理されると、各
ピン１８と各スルーホール４２との間に半田付け部４４
が形成される。ここで、ピン１８の下端部がスルーホー
ル４２の下端から突出した状態になっているので、半田
付け部４４は実装基板４０の下面側にも形成される。ま
た、各半田バンプ２１は溶融した後に固化することによ
り、各バンプ用外部端子１６と各ランド４３との間に接
続端子４５が形成される。これらピン１８および接続端
子４５によってＢＧＡ・ＩＣ３１は実装基板４０に機械
的かつ電気的に接続された状態になり、図６（ａ）に示
されているＢＧＡ・ＩＣの実装構造体４６が製造された
ことになる。
基板４０との組立体がフロー半田付け処理されると、各
ピン１８と各スルーホール４２との間に半田付け部４４
が形成される。ここで、ピン１８の下端部がスルーホー
ル４２の下端から突出した状態になっているので、半田
付け部４４は実装基板４０の下面側にも形成される。ま
た、各半田バンプ２１は溶融した後に固化することによ
り、各バンプ用外部端子１６と各ランド４３との間に接
続端子４５が形成される。これらピン１８および接続端
子４５によってＢＧＡ・ＩＣ３１は実装基板４０に機械
的かつ電気的に接続された状態になり、図６（ａ）に示
されているＢＧＡ・ＩＣの実装構造体４６が製造された
ことになる。
【００３２】次に、作用を説明する。
【００３３】以上のようにして製造された前記構成に係
るＢＧＡ・ＩＣの実装構造体４６は出荷前に最終検査を
実施される。最終検査としては温度サイクル試験や熱衝
撃試験を含む環境試験が実施される。また、ＢＧＡ・Ｉ
Ｃ３１はその稼動時に温度上昇および冷却を繰り返す。
るＢＧＡ・ＩＣの実装構造体４６は出荷前に最終検査を
実施される。最終検査としては温度サイクル試験や熱衝
撃試験を含む環境試験が実施される。また、ＢＧＡ・Ｉ
Ｃ３１はその稼動時に温度上昇および冷却を繰り返す。
【００３４】このように環境試験や実際の稼動に伴って
熱ストレスがＢＧＡ・ＩＣの実装構造体４６に加わる
と、ＢＧＡ・ＩＣ３１と実装基板４０との熱膨張係数差
による膨張収縮によって各接続端子４５に機械的ストレ
スが加わる。ここで、接続端子４５は塑性変形し易い半
田材料によって形成されているため、半田材料の塑性変
形性によって膨張収縮に伴う機械的ストレスを吸収する
ことができる。
熱ストレスがＢＧＡ・ＩＣの実装構造体４６に加わる
と、ＢＧＡ・ＩＣ３１と実装基板４０との熱膨張係数差
による膨張収縮によって各接続端子４５に機械的ストレ
スが加わる。ここで、接続端子４５は塑性変形し易い半
田材料によって形成されているため、半田材料の塑性変
形性によって膨張収縮に伴う機械的ストレスを吸収する
ことができる。
【００３５】ところで、前記した環境試験や実際の稼動
に伴って熱ストレスがＢＧＡ・ＩＣの実装構造体４６に
加わると、気密封止体３０は外周辺部が実装基板４０か
ら離れるように反りを発生し、図６（ｂ）に示されてい
るように、ＢＧＡ・ＩＣが実装基板に全て接続端子４５
によって機械的かつ電気的に接続されたＢＧＡ・ＩＣの
実装構造体４７においては外周辺部の接続端子４５にお
いて破断部４８が発生する場合がある。
に伴って熱ストレスがＢＧＡ・ＩＣの実装構造体４６に
加わると、気密封止体３０は外周辺部が実装基板４０か
ら離れるように反りを発生し、図６（ｂ）に示されてい
るように、ＢＧＡ・ＩＣが実装基板に全て接続端子４５
によって機械的かつ電気的に接続されたＢＧＡ・ＩＣの
実装構造体４７においては外周辺部の接続端子４５にお
いて破断部４８が発生する場合がある。
【００３６】すなわち、塑性変形し易い半田材料によっ
て形成された接続端子４５は熱膨張係数差による機械的
ストレスを吸収することができるが、図６（ｂ）に示さ
れているように、反りが発生した場合においては、接続
端子４５の塑性変形限界を越えてしまうため、接続端子
４５に破断部４８が発生してしまう。
て形成された接続端子４５は熱膨張係数差による機械的
ストレスを吸収することができるが、図６（ｂ）に示さ
れているように、反りが発生した場合においては、接続
端子４５の塑性変形限界を越えてしまうため、接続端子
４５に破断部４８が発生してしまう。
【００３７】これに対して、本実施形態に係るＢＧＡ・
ＩＣの実装構造体４６においては、気密封止体３０の外
周辺部に配置された各ピン１８が実装基板４０の各スル
ーホール４２に半田付け部４４によって半田付けされて
いるため、気密封止体３０の外周辺部が実装基板４０か
ら離れる反りの発生は防止される。すなわち、各ピン１
８はスルーホール４２に半田付け部４４によってアンカ
ーされた状態になっているため、気密封止体３０の反り
の変形は防止されることになる。ここで、半田付け部４
４が実装基板４０の下面側に形成されている場合には強
固にアンカーされるため、反りはより一層確実に防止さ
れる。
ＩＣの実装構造体４６においては、気密封止体３０の外
周辺部に配置された各ピン１８が実装基板４０の各スル
ーホール４２に半田付け部４４によって半田付けされて
いるため、気密封止体３０の外周辺部が実装基板４０か
ら離れる反りの発生は防止される。すなわち、各ピン１
８はスルーホール４２に半田付け部４４によってアンカ
ーされた状態になっているため、気密封止体３０の反り
の変形は防止されることになる。ここで、半田付け部４
４が実装基板４０の下面側に形成されている場合には強
固にアンカーされるため、反りはより一層確実に防止さ
れる。
【００３８】万一、気密封止体３０の外周辺部が反った
としても、各ピン１８はスルーホール４２に対して摺動
断線するため、各ピン１８の半田付け部４４に破断によ
る不良が発生することは防止することができる。
としても、各ピン１８はスルーホール４２に対して摺動
断線するため、各ピン１８の半田付け部４４に破断によ
る不良が発生することは防止することができる。
【００３９】前記実施形態によれば、次の効果が得られ
る。
る。
【００４０】1) ＢＧＡの封止体の外周辺部に半田バン
プとは別にピンを配設することにより、ＢＧＡ・ＩＣが
実装基板に実装された実装構造体において、実装構造体
の環境試験時や稼働時の熱ストレスに伴って封止体が反
るのを防止することができるため、周辺部の外部端子に
おいて破断による断線不良が発生するのを防止すること
ができる。
プとは別にピンを配設することにより、ＢＧＡ・ＩＣが
実装基板に実装された実装構造体において、実装構造体
の環境試験時や稼働時の熱ストレスに伴って封止体が反
るのを防止することができるため、周辺部の外部端子に
おいて破断による断線不良が発生するのを防止すること
ができる。
【００４１】2) 万一、気密封止体に反りが発生したと
しても、ピンはスルーホールに対して摺動することによ
り、スルーホールとの接触は維持することができるた
め、断線不良が発生するのを防止することができる。
しても、ピンはスルーホールに対して摺動することによ
り、スルーホールとの接触は維持することができるた
め、断線不良が発生するのを防止することができる。
【００４２】3) 前記1)、2)により、ＢＧＡ・ＩＣが実
装基板に実装された実装構造体の品質および信頼性を高
めることができるとともに、寿命を延ばすことができ
る。
装基板に実装された実装構造体の品質および信頼性を高
めることができるとともに、寿命を延ばすことができ
る。
【００４３】4) ピンの長さＬをＬ＞（Ｈ＋Ｄ）に設定
することにより、ピンをスルーホールに強固にアンカー
させることができるため、封止体の反りの発生をより一
層確実に防止することができる。
することにより、ピンをスルーホールに強固にアンカー
させることができるため、封止体の反りの発生をより一
層確実に防止することができる。
【００４４】5) ピンにグランド端子および電源端子を
電気的に接続することにより、接触面積が大きく電気的
抵抗が小さいため比較的大電流を流すことができる。
電気的に接続することにより、接触面積が大きく電気的
抵抗が小さいため比較的大電流を流すことができる。
【００４５】図７は本発明の実施形態であるＢＧＡ・Ｉ
Ｃを示している。
Ｃを示している。
【００４６】本実施形態が前記実施形態と異なる点は、
ピン１８が気密封止体３０の中間部にも配設されている
点である。
ピン１８が気密封止体３０の中間部にも配設されている
点である。
【００４７】本実施形態に係るＢＧＡ・ＩＣ３１Ａにお
いては、ピン１８が気密封止体３０の中間部にも配設さ
れているため、気密封止体３０の外周辺部が実装基板か
ら離れる反りの発生を確実に防止することができるとと
もに、中央部が実装基板から離れる反りの発生も防止す
ることができる。
いては、ピン１８が気密封止体３０の中間部にも配設さ
れているため、気密封止体３０の外周辺部が実装基板か
ら離れる反りの発生を確実に防止することができるとと
もに、中央部が実装基板から離れる反りの発生も防止す
ることができる。
【００４８】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４９】例えば、ピンは封止体に環状に配設するに
限らず、四隅や他の場所に分散配置してもよい。
限らず、四隅や他の場所に分散配置してもよい。
【００５０】ベースとペレットとの電気的接続は、ワイ
ヤボンディング法を使用するに限らず、フリップ・チッ
プ法やテープ・オートメイテッド・ボンディング（ＴＡ
Ｂ）法等の一括ボンディング（ギャングボンディング）
法を使用してもよい。
ヤボンディング法を使用するに限らず、フリップ・チッ
プ法やテープ・オートメイテッド・ボンディング（ＴＡ
Ｂ）法等の一括ボンディング（ギャングボンディング）
法を使用してもよい。
【００５１】ペレットや内部端子およびワイヤ等を封止
する封止体は、気密封止体に限らず樹脂封止体であって
もよい。
する封止体は、気密封止体に限らず樹脂封止体であって
もよい。
【００５２】ピンおよび半田バンプは封止体にペレット
がボンディングされる前に突設するに限らず、封止体に
ペレットがボンディングされた後に突設してもよい。
がボンディングされる前に突設するに限らず、封止体に
ペレットがボンディングされた後に突設してもよい。
【００５３】ペレットや封止体および実装基板の形状は
正方形に限らず、長方形等に形成してもよい。
正方形に限らず、長方形等に形成してもよい。
【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＰＵ
やＭＰＵが作り込まれたＩＣに適用した場合について説
明したが、それに限定されるものではなく、システムＬ
ＳＩや論理回路等が作り込まれた半導体装置全般に適用
することができる。
なされた発明をその背景となった利用分野であるＣＰＵ
やＭＰＵが作り込まれたＩＣに適用した場合について説
明したが、それに限定されるものではなく、システムＬ
ＳＩや論理回路等が作り込まれた半導体装置全般に適用
することができる。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００５６】封止体の外周辺部に半田バンプとは別にピ
ンを配設することにより、半導体装置の実装構造体の環
境試験時や稼働時の熱ストレスに伴って封止体が反るの
を防止することができるため、周辺部の外部端子に断線
不良が発生するのを防止することができる。
ンを配設することにより、半導体装置の実装構造体の環
境試験時や稼働時の熱ストレスに伴って封止体が反るの
を防止することができるため、周辺部の外部端子に断線
不良が発生するのを防止することができる。
【図１】本発明の一実施形態であるＢＧＡ・ＩＣを示し
ており、（ａ）は上半分が一部切断平面図で下半分が底
面図、（ｂ）は正面断面図である。
ており、（ａ）は上半分が一部切断平面図で下半分が底
面図、（ｂ）は正面断面図である。
【図２】本発明の一実施形態であるＢＧＡ・ＩＣの製造
方法に使用されるベースを示しており、（ａ）は上半分
が平面図で下半分が底面図であり、（ｂ）は正面断面図
である。
方法に使用されるベースを示しており、（ａ）は上半分
が平面図で下半分が底面図であり、（ｂ）は正面断面図
である。
【図３】同じくピンおよび半田バンプの接続後のベース
を示しており、（ａ）は上半分が平面図で下半分が底面
図、（ｂ）は正面断面図である。
を示しており、（ａ）は上半分が平面図で下半分が底面
図、（ｂ）は正面断面図である。
【図４】（ａ）、（ｂ）、（ｃ）はピンの接続工程を示
す各拡大部分断面図で、（ｄ）、（ｅ）、（ｆ）は半田
バンプの接続工程を示す各拡大部分断面図である。
す各拡大部分断面図で、（ｄ）、（ｅ）、（ｆ）は半田
バンプの接続工程を示す各拡大部分断面図である。
【図５】ワイヤボンディング後を示しており、（ａ）は
上半分が平面図で下半分が底面図、（ｂ）は正面断面図
である。
上半分が平面図で下半分が底面図、（ｂ）は正面断面図
である。
【図６】ＢＧＡ・ＩＣの実装構造体の各正面断面図であ
り、（ａ）は本発明の一実施形態を示し、（ｂ）は比較
例を示している。
り、（ａ）は本発明の一実施形態を示し、（ｂ）は比較
例を示している。
【図７】本発明の他の実施形態であるＢＧＡ・ＩＣを示
しており、（ａ）は上半分が一部切断平面図で下半分が
底面図、（ｂ）は正面断面図である。
しており、（ａ）は上半分が一部切断平面図で下半分が
底面図、（ｂ）は正面断面図である。
１１…ベース、１２…キャビティー、１３…ボンディン
グ床、１４…内部端子、１５…ピン用外部端子、１６…
バンプ用外部端子、１７…電気配線、１８…ピン、１８
ａ…鍔部、１９…銀蝋付け部、２０…金被膜、２１…半
田バンプ、２２…半田ボール、２３…フラックス、２４
…組立体、２５…ボンディング層、２６…ペレット、２
７…電極パッド、２８…ワイヤ、２９…キャップ、３０
…気密封止体（封止体）、３１、３１Ａ…ＢＧＡ・ＩＣ
（半導体装置）、４０…実装基板、４１…基板本体、４
２…スルーホール、４３…ランド、４４…半田付け部、
４５…接続端子、４６…ＢＧＡ・ＩＣの実装構造体（半
導体装置の実装構造体）、４７…ＢＧＡ・ＩＣの実装構
造体、４８…破断部。
グ床、１４…内部端子、１５…ピン用外部端子、１６…
バンプ用外部端子、１７…電気配線、１８…ピン、１８
ａ…鍔部、１９…銀蝋付け部、２０…金被膜、２１…半
田バンプ、２２…半田ボール、２３…フラックス、２４
…組立体、２５…ボンディング層、２６…ペレット、２
７…電極パッド、２８…ワイヤ、２９…キャップ、３０
…気密封止体（封止体）、３１、３１Ａ…ＢＧＡ・ＩＣ
（半導体装置）、４０…実装基板、４１…基板本体、４
２…スルーホール、４３…ランド、４４…半田付け部、
４５…接続端子、４６…ＢＧＡ・ＩＣの実装構造体（半
導体装置の実装構造体）、４７…ＢＧＡ・ＩＣの実装構
造体、４８…破断部。
Claims (10)
- 【請求項１】 半導体ペレットが封止された四角形平盤
形状の封止体の一主面に外部端子群が配置されており、
各外部端子に半田バンプがそれぞれ突設されている半導
体装置において、前記封止体の前記一主面に複数本のピ
ンが互いに離れた位置に突設されていることを特徴とす
る半導体装置。 - 【請求項２】 前記ピンの長さは前記半田バンプの高さ
以上に設定されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記複数本のピンが前記封止体の一主面
の外周辺部に配置されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項４】 前記複数本のピンが前記封止体の一主面
の中間部に配置されていることを特徴とする請求項１ま
たは２に記載の半導体装置。 - 【請求項５】 前記半導体ペレットのグランド端子およ
び／または電源端子が前記複数本のピンのいずれかに電
気的に接続されていることを特徴とする請求項１、２、
３または４に記載の半導体装置。 - 【請求項６】 半導体ペレットが封止された四角形平盤
形状の封止体の一主面に外部端子群が配置されており、
各外部端子に半田バンプがそれぞれ突設されている半導
体装置の製造方法において、前記封止体の前記一主面に
複数本のピンが互いに離れた位置に突設される工程を備
えていることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記半田バンプ群が前記外部端子群に突
設される前に、前記複数本のピンが前記封止体の一主面
に突設されることを特徴とする請求項６に記載の半導体
装置の製造方法。 - 【請求項８】 前記複数本のピンが前記封止体の一主面
に形成された外部端子のそれぞれに突き当てられて鑞付
けされることを特徴とする請求項６または７に記載の半
導体装置の製造方法。 - 【請求項９】 前記封止体に前記半導体ペレットがボン
ディングされる前に、前記複数本のピンおよび前記半田
バンプが前記封止体の一主面に突設されることを特徴と
する請求項６、７または８に記載の半導体装置の製造方
法。 - 【請求項１０】 前記封止体に前記半導体ペレットがボ
ンディングされた後に、前記複数本のピンおよび前記半
田バンプが前記封止体の一主面に突設されることを特徴
とする請求項６、７または８に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21683199A JP2001044326A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21683199A JP2001044326A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044326A true JP2001044326A (ja) | 2001-02-16 |
Family
ID=16694587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21683199A Pending JP2001044326A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044326A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143796A (ja) * | 2015-02-03 | 2016-08-08 | 日本特殊陶業株式会社 | 静電チャック |
| WO2018017222A1 (en) * | 2016-07-18 | 2018-01-25 | Intel Corporation | Ball grid array (bga) with anchoring pins |
| US10137518B2 (en) | 2015-02-27 | 2018-11-27 | Fujitsu Limited | Semiconductor package, electronic device, and solder mounting method |
| CN117038646A (zh) * | 2023-10-08 | 2023-11-10 | 之江实验室 | 陶瓷封装结构及其设计方法 |
-
1999
- 1999-07-30 JP JP21683199A patent/JP2001044326A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016143796A (ja) * | 2015-02-03 | 2016-08-08 | 日本特殊陶業株式会社 | 静電チャック |
| US10137518B2 (en) | 2015-02-27 | 2018-11-27 | Fujitsu Limited | Semiconductor package, electronic device, and solder mounting method |
| WO2018017222A1 (en) * | 2016-07-18 | 2018-01-25 | Intel Corporation | Ball grid array (bga) with anchoring pins |
| US9953909B2 (en) | 2016-07-18 | 2018-04-24 | Intel Corporation | Ball grid array (BGA) with anchoring pins |
| CN117038646A (zh) * | 2023-10-08 | 2023-11-10 | 之江实验室 | 陶瓷封装结构及其设计方法 |
| CN117038646B (zh) * | 2023-10-08 | 2024-01-26 | 之江实验室 | 陶瓷封装结构及其设计方法 |
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