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JP2001015680A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2001015680A
JP2001015680A JP2000010025A JP2000010025A JP2001015680A JP 2001015680 A JP2001015680 A JP 2001015680A JP 2000010025 A JP2000010025 A JP 2000010025A JP 2000010025 A JP2000010025 A JP 2000010025A JP 2001015680 A JP2001015680 A JP 2001015680A
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pad
memory
chip
integrated circuit
semiconductor integrated
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宏二 五十殿
Hitoshi Saito
仁 斎藤
Toyohiko Tanaka
豊彦 田中
Hitoshi Imai
仁 今井
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Original Assignee
Sharp Corp
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Abstract

(57)【要約】 【課題】 チップサイズを変えることなくメモリ容量を
増加することが可能なＩＣを提供する。 【解決手段】 ＩＣのメモリブロックの入出力端子に接
続されている配線にパッドを設けて、他のメモリチップ
の入出力パッドをＩＣのパッドに接続し得るようにす
る。メモリチップをＩＣに積層してパッド同士を接続す
ることで、メモリの増設がなされる。ＩＣにはメモリブ
ロックおよびメモリチップを使用するか否かの制御をす
るための制御回路を備えておき、必要に応じて使用する
メモリを切り換える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリを内蔵する
半導体集積回路装置（以下「ＩＣ」という）のメモリの
増設に関する。
【０００２】
【従来の技術】図１３に示すように、従来のメモリ内蔵
のＩＣ３０は、ＲＯＭブロック３１およびその他のブロ
ックより構成され、ＲＯＭブロック３１の入出力端子は
金属配線３２によりＩＣ３０の内部で他のブロックと接
続されている。通常、ＲＯＭブロック３１の入出力信号
は、直接ＩＣ３０の外部に出ることはない。
【０００３】このようなメモリが内蔵されているＩＣに
はマイクロコンピュータ（以下「マイコン」という）等
があるが、通常マイコンは制御等のシステムを実現する
ために用いられる。例えば、１チップマイコンを用いて
家電製品の制御を行う場合、内蔵されているＲＯＭにプ
ログラムを、またＲＡＭにデータ等を格納している。こ
のとき、それぞれのメモリ容量は、チップコストを抑え
るためにシステムが必要とする最小限の容量に設定され
る。ところで、昨今の家電製品は新製品開発のサイクル
が早く、その度に機能の向上や新機能の追加が要求され
ている。これらの機能の向上は、通常制御システムに組
み込まれたマイコンのＲＯＭ内のプログラムを書き換え
ることで実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、製品の
機能向上を図るためには、一般的に制御が複雑になり、
機能追加を実現するためにはプログラムの追加が必要
で、これによりプログラムの容量が増加し、従来から使
用しているマイコンではメモリ容量が不足するという問
題が生じる。このような場合には、マイコンのメモリ容
量を増すか、システムボード上に増設メモリを搭載する
必要があるが、前者では必要なメモリ容量を有するマイ
コンを、後者ではシステムボードを再設計しなければな
らず、いずれも開発コストの著しい増大を招いてしま
う。
【０００５】また、このようなことを当初から予想し
て、予めメモリ容量に余裕をもたせておけば、当初は不
要であるメモリ分のコストを負担することになる。機能
向上に伴ってプログラム容量が増えた場合も、不要なメ
モリ容量はコスト面で負担であり、逆に予想以上のメモ
リ容量が必要になれば、前述のようにマイコン本体やシ
ステムボードの再設計という問題が生じてしまう。
【０００６】特開平３−２６８４５０号公報に、補助Ｉ
Ｃの積層によるＩＣの不良ブロックの救済方法が開示さ
れている。この方法を用いると、ＩＣのチップサイズの
増加やシステムボードの大型化を防ぐことができるが、
ＩＣの不良ブロックからＩＣ内部への配線の切断や出力
を外部に出さないという処理を施しているため、不良ブ
ロックなので当然であるが、使用できないブロックが生
じてしまう。
【０００７】本発明は、このような問題を解決し、シス
テムの機能向上等に伴い、メモリ容量の増加が必要な場
合に、チップサイズを変えることなしにメモリ容量の増
加を図ることのできるＩＣを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体集積回路装置すなわちＩＣは、
内蔵されたメモリブロックの選択または非選択信号の切
り換え手段および増設メモリの選択または非選択信号の
切り換え手段を有し、これらの切り換え手段として切り
換えの制御を行うための選択信号生成回路を備え、また
内部に増設メモリと内蔵されたメモリブロックとの接続
用パッドを備えるものとする。
【０００９】この構成によると、ＩＣのメモリ容量が適
量であれば内蔵メモリのみを選択して使用できる。ま
た、メモリ容量を増やしたい場合には、増設メモリを付
加し、いずれかのメモリを選択することで、容易にメモ
リの増量が可能となる。ＩＣには接続用パッドが備えら
れているため、増設メモリの付加は容易である。
【００１０】本発明ではまた、上記のＩＣ上に増設メモ
リを積層し、接続用パッドと増設メモリの外部接続用パ
ッドを電気的に接続した構成とする。増設メモリをＩＣ
上に積層することにより、チップサイズの増大を避ける
ことができる。
【００１１】上記のＩＣに、選択または非選択信号の切
り換え手段の信号の種類に応じて、ＩＣ内部の接続用パ
ッドと内蔵されたメモリブロックを電気的に切断する手
段を備えるとよい。接続用パッドは寄生容量の原因にな
ることがあるが、接続用パッドと内蔵されたメモリブロ
ックを電気的に切断することで、メモリブロックが選択
されているときの寄生容量の影響をなくすことができ
る。
【００１２】本発明ではまた、上記のＩＣを用いて構築
されたシステムにおいてプログラムの追加または修正が
生じた場合、追加または修正したプログラムを搭載した
増設メモリを積層することで、そのシステムのプログラ
ムの追加または修正が行えるものとする。このようにす
ると、ＩＣ側のプログラムについては、例えばジャンプ
先アドレスの変更等の必要最小限の変更を施すだけでよ
いため、プログラムの追加または修正を能率よく行うこ
とができる。
【００１３】本発明ではまた、ＩＣに増設メモリを積層
して構築されたシステムにおいてプログラムの追加また
は修正が生じた場合、増設メモリ内のプログラムの追加
または修正のみで、そのシステムのプログラムの追加ま
たは修正が行えるものとする。このようにすると、ＩＣ
側のプログラムについては何の変更も施す必要がないた
め、きわめて能率よくプログラムの追加または修正をす
ることができる。
【００１４】上記のＩＣは、増設メモリが積層されてい
ない場合または増設メモリが選択されていない場合に、
接続用パッドと内蔵されたメモリブロックを電気的に切
断する手段を備えるものとすることもできる。増設メモ
リを使用しないときに、寄生容量の原因となる可能性の
ある接続用パッドをメモリブロックから切断すること
で、内蔵のメモリブロックを使用する際の寄生容量の影
響を防止することが可能になる。
【００１５】本発明ではさらに、増設メモリの電源パッ
ドおよびグランドパッドとリードフレームの電源ピンお
よびグランドピンをワイヤにより直接接続する。この構
成では、電力をリードフレームから増設メモリに直接供
給することができるため、増設メモリに必要な電流容量
の確保が容易である。
【００１６】ここで、増設メモリに、リードフレームの
電源ピンおよびグランドピンに直接接続するためのワイ
ヤ専用のパッドを備えるとよい。同一のパッドに複数の
ワイヤを取り付けると、取り付け作業が難しくなるとと
もにパッドも損傷し易くなるが、専用のパッドを設ける
ことで、容易にかつ損傷なくワイヤを取り付けることが
可能になる。
【００１７】
【発明の実施の形態】以下、本発明のＩＣの実施形態に
ついて図面を参照しながら説明する。ここではメモリと
してＲＯＭを使用する例について述べるが、本発明はＲ
ＯＭ以外のメモリを使用する構成にも適用可能である。
【００１８】図１に第１の実施形態のＩＣを示す。この
ＩＣは後に増設メモリを積層することを考慮して作製さ
れており、以下、このＩＣをマザーチップ、増設メモリ
をドータチップと呼んで、両者を区別することにする。
【００１９】マザーチップ１０は、図１３に示した従来
のＩＣ３０と同様に、ＲＯＭブロック１１および他のブ
ロックにより構成されているが、本実施形態におけるＲ
ＯＭブロック１１の入出力端子は、パッド付き金属配線
１２によってマザーチップ１０内の他のブロックと接続
されている。配線１２には、アドレス、クロック等の入
力信号を他のブロックからＲＯＭブロック１１に伝送す
るものや、プログラムコードやデータ等の出力信号をＲ
ＯＭブロック１１から他のブロックに伝送するものが含
まれている。
【００２０】マザーチップ１０の各ブロックの構成はマ
ザーチップ１０の用途に応じて大きく異なるが、配線１
２にパッドが設けられていることは、ブロックの構成に
よらず不変である。このようなマザーチップ１０を使用
するシステムにおいて、その機能向上の要請からメモリ
容量を増加する必要が生じた場合、その増加分のメモリ
容量を有するドータチップをマザーチップ１０に積層す
ることで対応することができる。配線１２のパッドはド
ータチップをマザーチップ１０に電気的に接続するため
に用いられる。
【００２１】マザーチップ１０内のＲＯＭブロック１１
に接続された配線１２のパッド１３と、ドータチップ１
４に設けられた入出力用のパッド１５の位置の例を図２
に示す。ドータチップ１４のパッド１５はチップ内部に
形成されているメモリの入出力端子に接続されている。
ドータチップ１４はＲＯＭブロック１１と同程度の大き
さ（面積）を有している。（ａ）に示すように、パッド
１３はＲＯＭブロック１１が形成されている部位に近い
マザーチップ１０の表面に設けられており、また、
（ｂ）に示すように、パッド１５はドータチップ１４の
表面の周辺部に設けられている。
【００２２】この例において、ドータチップ１４をマザ
ーチップ１０に積層する様子を図３に示す。また、積層
後のマザーチップ１０とドータチップ１４の側面を図４
に示す。ドータチップ１４は、パッド１５が設けられた
面がマザーチップ１０の反対側を向くように、マザーチ
ップ１０のＲＯＭブロック１１が設けられた部位の表面
に載置されて、接着剤等により固定される。そして、パ
ッド１３とパッド１５の対応するもの同士がワイヤ１６
によって接続される。この場合、ドータチップ１４のパ
ッド１５は、ワイヤの交差を避け、かつワイヤが長くな
り過ぎるのを避けるために、マザーチップ１０のパッド
１３と同じ順序で、かつ同程度の間隔で配設するのが好
ましい。
【００２３】マザーチップ１０のパッド１３と、ドータ
チップ１４のパッド１５の位置の他の例を図５に示す。
この例では、ドータチップ１４はＲＯＭブロック１１よ
りもやや大きく設定されている。（ａ）に示すように、
パッド１３はＲＯＭブロック１１が形成されている部位
に近いマザーチップ１０の表面に設けられており、ま
た、（ｂ）に示すように、パッド１５はドータチップ１
４の表面の周辺部に設けられている。
【００２４】この例において、ドータチップ１４をマザ
ーチップ１０に積層する様子を図６に示し、積層後のマ
ザーチップ１０とドータチップ１４の側面を図７に示
す。ドータチップ１４は、パッド１５が設けられた面が
マザーチップ１０に対面するように、マザーチップ１０
の表面のＲＯＭブロック１１が設けられた部位全体を含
む領域１７に載置される。マザーチップ１０のパッド１
３とドータチップ１４のパッド１５は、図７に示すよう
に、パッド１３上にあらかじめ設けておいたはんだバン
プ１８によって接続される。この場合、ドータチップ１
４のパッド１５は、マザーチップ１０のパッド１３に対
して鏡面対称になるように配設しておく必要がある。
【００２５】この積層方法では、積層後のドータチップ
１４の表面にパッドやワイヤが存在しないため、ドータ
チップ１４の上により大きな別のチップをさらに積層す
ることも可能である。なお、ここではドータチップ１４
をＲＯＭブロック１１よりも大きくして、ＲＯＭブロッ
ク１１の全体がドータチップ１４に覆われるようにして
いるが、必ずしもこのようにする必要はない。例えば、
ドータチップ１４をＲＯＭブロック１１と同程度の大き
さとして、パッド１５がパッド１３に対向するように、
やや位置をずらして積層するようにしてもよい。
【００２６】マザーチップ１０のＲＯＭブロック１１お
よびドータチップ１４のメモリの制御に関する構成を図
８に示す。マザーチップ１０には、選択信号生成回路２
０、ＲＯＭブロック選択信号線２１、ＲＯＭブロック選
択信号入力パッド２２、ドータチップ選択信号線２３、
およびドータチップ選択信号出力パッド２４が設けられ
ている。一方、ドータチップ１４には、ドータチップ選
択信号入力パッド２５が設けられている。ドータチップ
１４をマザーチップ１０に積層した状態では、マザーチ
ップ１０のドータチップ選択信号出力パッド２４とドー
タチップ１４のドータチップ選択信号入力パッド２５が
電気的に接続される。この接続は、パッド１３とパッド
１５の接続と同様にして行う。
【００２７】ＲＯＭブロック１１の選択信号およびドー
タチップ１４の選択信号は、選択信号生成回路２０によ
り、それぞれのＲＯＭに割り当てられたメモリアドレス
から生成される。ＲＯＭブロック１１を選択する場合
は、選択信号生成回路２０で生成されたＲＯＭブロック
選択信号が、ＲＯＭブロック選択信号線２１およびＲＯ
Ｍブロック選択信号入力パッド２２を介して、ＲＯＭブ
ロック１１内部に伝搬される。これにより、ＲＯＭブロ
ック１１は入出力可能な状態すなわちイネーブル状態と
なる。
【００２８】ドータチップを選択する場合は、選択信号
生成回路２０で生成されたドータチップ選択信号が、ド
ータチップ選択信号線２３、ドータチップ選択信号出力
パッド２４、およびドータチップ選択信号入力パッド２
５を介して、ドータチップ内部に伝搬される。これによ
り、ドータチップ１４はイネーブル状態となる。
【００２９】ＲＯＭブロック１１とドータチップ１４は
排他的に選択してもよいし、同時に選択してもよい。排
他的に選択する場合は、ＲＯＭブロック選択信号を選択
状態にするときにドータチップ選択信号を非選択状態と
し、ドータチップ選択信号を選択状態にするときにＲＯ
Ｍブロック選択信号を非選択状態にする。非選択状態の
選択信号を与えられたＲＯＭブロック１１またはドータ
チップ１４は、入出力を行わないディスエーブル状態と
なる。排他的選択は、ＲＯＭブロック１１とドータチッ
プ１４のいずれか一方から継続して読み出しを行う場合
に適する。一方、同時選択は、ＲＯＭブロック１１とド
ータチップ１４の双方から交互に読み出しを行う場合に
適する。
【００３０】マザーチップ１０にドータチップ１４を積
層した状態のＩＣをパッケージングして完成部品とする
ときの、電源およびグランド電位への接続の方法の一例
を図９に示す。マザーチップ１０は、電源ピン２９ａお
よびグランドピン２９ｂをはじめとする種々の入出力ピ
ンを有するリードフレームのアイランド（不図示）にダ
イボンディングされ、樹脂により封止される。電源ピン
２９ａは完成部品としてのＩＣに電力を供給する電源に
接続され、グランドピン２９ｂはグランド電位に接続さ
れる。
【００３１】マザーチップ１０には電源パッド２６ａと
グランドパッド２６ｂが設けられており、電源パッド２
６ａおよびグランドパッド２６ｂは、ワイヤ２８ａ、２
８ｂによってそれぞれ電源ピン２９ａおよびグランドピ
ン２９ｂに接続される。ＲＯＭブロック１１を含めてマ
ザーチップ１０の全ての回路は、電源パッド２６ａを介
して供給される電力により動作する。マザーチップ１０
には、それぞれ内部で電源パッド２６ａおよびグランド
パッド２６ｂに接続されたパッド２６ｃおよび２６ｄも
設けられている。
【００３２】ドータチップ１４には電源パッド２７ａと
グランドパッド２７ｂが設けられており、電源パッド２
７ａおよびグランドパッド２７ｂは、ワイヤ２８ｃ、２
８ｄによってそれぞれマザーチップ１０のパッド２６ｃ
および２６ｄに接続されている。電源パッド２７ａおよ
びグランドパッド２７ｂは、また、ワイヤ２８ｅ、２８
ｆによってそれぞれ電源ピン２９ａおよびグランドピン
２９ｂに接続される。したがって、ドータチップ１４
は、マザーチップ１０を介して間接に、またマザーチッ
プ１０を介することなく直接に、電源ピン２９ａとグラ
ンドピン２９ｂに接続されることになる。ドータチップ
１４は、電源パッド２７ａを介して供給される電力によ
り動作する。
【００３３】ドータチップ１４を電源ピン２９ａとグラ
ンドピン２９ｂにマザーチップ１０を介して接続するの
は、パッケージングの前に行うＩＣ全体としての動作の
検査を容易にするためである。また、ドータチップ１４
を電源ピン２９ａとグランドピン２９ｂに直接接続する
のは、完成部品として使用するときに必要な電流容量を
確保するためである。ドータチップ１４をマザーチップ
１０を介してのみ電源ピン２９ａとグランドピン２９ｂ
に接続する構成とすることも可能であるが、その場合、
電流容量確保のために、マザーチップ１０内の電源パッ
ド２６ａとパッド２６ｃを接続する配線およびグランド
パッド２６ｂとパッド２６ｄを接続する配線を太くする
必要が生じる。
【００３４】マザーチップ１０とドータチップ１４の電
源ピン２９ａとグランドピン２９ｂへの接続の他の例を
図１０に示す。この例は、上述の電源パッド２７ａとグ
ランドパッド２７ｂのほかに、もう一組の電源パッド２
７ｃとグランドパッド２７ｄをドータチップ１４に設け
て、ワイヤ２８ｅと２８ｆの取り付け位置を電源パッド
２７ｃとグランドパッド２７ｄに変更したものである。
電源パッド２７ａ、２７ｃは互いに接続されており、グ
ランドパッド２７ｂ、２７ｄも互いに接続されている。
【００３５】このようにパッドをワイヤごとに設けるよ
うにすると、ワイヤの取り付けの際にパッドに与える損
傷を軽減して、電気的接続を一層確実にすることができ
る。また、取り付けに使用するツールが既設のワイヤに
接触し難くなり、パッドへのワイヤの取り付けを容易に
行うことが可能になる。
【００３６】なお、ここではリードフレームを使用する
パッケージングについて述べたが、上記の接続方法は、
電源やグランド電位に接続される配線を有する絶縁基板
にＩＣを載置してパッケージングする構成においても採
用可能である。
【００３７】図１１に第２の実施形態のＩＣを示す。こ
のＩＣは第１の実施形態のＩＣに類似する構成であり、
既述の構成要素は同一の符号で示して、重複する説明は
省略する。第１の実施形態では金属配線１２上にパッド
１３を形成していたが、本実施形態では、パッド１３を
金属配線１２から分離して形成し、金属配線１２とパッ
ド１３とをスイッチ回路１８を介して接続している。ス
イッチ回路１８は導通状態と非導通状態とをとり、前述
のドータチップ選択信号によって状態を切り換えられ
る。スイッチ回路１８が導通状態にあるときに、金属配
線１２とパッド１３は電気的に接続され、スイッチ回路
１８が非導通状態にあるときに、金属配線１２とパッド
１３の電気的接続は断たれる。
【００３８】スイッチ回路１８の具体例を図１２に示
す。このスイッチ回路１８は、Ｐチャンネルトランジス
タ１８ｐ、Ｎチャンネルトランジスタ１８ｎ、およびイ
ンバータ１８ｊより成る。トランジスタ１８ｐおよび１
８ｎのソース同士とドレイン同士は接続されており、一
方の接続点１８ａが金属配線１２に、他方の接続点１８
ｂがパッド１３に接続されている。Ｎチャンネルトラン
ジスタ１８ｎのゲートはドータチップ選択信号線２３に
直接接続されており、Ｐチャンネルトランジスタ１８ｐ
のゲートはインバータ１８ｊを介してドータチップ選択
信号線２３に接続されている。
【００３９】ドータチップ選択信号が選択状態であるハ
イレベルのとき、ハイレベルを与えられるＮチャンネル
トランジスタ１８ｎおよびローレベルを与えられるＰチ
ャンネルトランジスタ１８ｐは共に導通状態となって、
金属配線１２とパッド１３が接続される。一方、ドータ
チップ選択信号が非選択状態であるローレベルのとき、
ローレベルを与えられるＮチャンネルトランジスタ１８
ｎおよびハイレベルを与えられるＰチャンネルトランジ
スタ１８ｐは共に非導通状態となり、金属配線１２とパ
ッド１３の接続は断たれる。
【００４０】ドータチップ選択信号およびＲＯＭブロッ
ク選択信号を生成する選択信号生成回路２０は、ＲＯＭ
ブロック１１およびドータチップ１４からの読み出しを
行うためのインターフェース回路１９の一部として構成
されている。選択信号生成回路２０は、マザーチップ１
０にドータチップ１４が積層されているときは、インタ
ーフェース回路１９がドータチップ１４からの読み出し
を行うか否かに応じて、ドータチップ選択信号を選択状
態または非選択状態にするが、マザーチップ１０にドー
タチップ１４が積層されていないときは、ドータチップ
選択信号を常に非選択状態にする。
【００４１】したがって、パッド１３が金属配線１２に
接続されるのは、マザーチップ１０にドータチップ１４
が積層されており、かつ、ドータチップ１４が選択され
ている時のみとなる。パッド１３はある程度の面積をも
つため寄生容量の原因となる可能性があるが、パッド１
３と金属配線１２の電気的接続を断つことにより、その
寄生容量がＲＯＭブロックの入出力信号に影響を及ぼす
ことを避けることが可能になる。すなわち、ＲＯＭブロ
ックの入出力信号の遅延や波形なまりが防止される。こ
れによりＩＣの信頼性が確保される。
【００４２】パッド１３をマザーチップ１０内の配線や
回路から離れた位置に設ければ寄生容量の発生を避ける
ことができるが、そのようにするとマザーチップ１０の
大型化や設計の自由度の低下を招くことになる。本実施
形態のＩＣのようにスイッチ回路を備える構成では、他
の配線や回路との相対位置を特に考慮することなく、所
望の位置にパッドを配設することができる。なお、ドー
タチップ１４の入出力はドータチップ１４内に設けられ
ているバッファを介して行われるため、その入出力信号
に寄生容量の影響が及ぶ心配はない。
【００４３】
【発明の効果】内蔵のメモリブロックおよび増設メモリ
の選択または非選択を切り換える選択信号生成回路と、
増設メモリと内蔵のメモリブロックとの接続用パッドを
備える本発明のＩＣでは、ＩＣのメモリ容量が適量であ
れば内蔵メモリのみを選択して使用し、メモリ容量を増
やしたい場合には増設メモリを付加していずれかのメモ
リを選択することで、容易にメモリの増量が可能とな
る。しかも、ＩＣには接続用パッドが備えられているた
め、増設メモリの付加は容易である。
【００４４】また、ＩＣ側のメモリ内に不具合が生じた
場合、増設メモリのみを選択することで、ＩＣの不良を
救済することも可能になる。このように、各種変更に応
じたＩＣやシステムボードの再設計が不要となり、開発
コストおよび開発期間を大幅に削減することができる。
【００４５】ＩＣ上に増設メモリを積層し、接続用パッ
ドと増設メモリの外部接続用パッドを電気的に接続した
構成では、メモリ容量を増加させながらも、チップサイ
ズの増大を避けることができる。また、増設メモリ上に
別の増設メモリを積層することも可能であり、チップサ
イズの増大を伴うことなく、さらにメモリ容量を増加さ
せることもできる。
【００４６】選択または非選択信号の切り換え手段の信
号の種類に応じて、ＩＣ内部の接続用パッドと内蔵のメ
モリブロックを電気的に切断する手段を備える構成で
は、接続用パッドに起因する寄生容量の影響をなくすこ
とができる。これにより、メモリブロックの入出力信号
の波形なまりや遅延が避けられて、信頼性の高いＩＣと
なる。
【００４７】ＩＣを用いて構築されたシステムにおいて
プログラムの追加または修正が生じた場合、追加または
修正したプログラムを搭載した増設メモリを積層するこ
とで、そのシステムのプログラムの追加または修正が行
えるようにすると、ＩＣ側のプログラムについては必要
最小限の変更を施すだけでよくなり、システム開発に要
するコストの低減および期間の短縮を図ることができ
る。
【００４８】ＩＣに増設メモリを積層して構築されたシ
ステムにおいてプログラムの追加または修正が生じた場
合、増設メモリ内のプログラムの追加または修正のみ
で、そのシステムのプログラムの追加または修正が行え
るようにすると、ＩＣ側のプログラムについては何の変
更も施す必要がなくなり、システム開発を一層効率よく
行うことが可能になる。
【００４９】増設メモリが積層されていない場合および
増設メモリが選択されていない場合に、接続用パッドと
内蔵されたメモリブロックを電気的に切断する手段を備
える構成でも、接続用パッドに起因する寄生容量の影響
をなくすことができるため、メモリブロックの入出力信
号に波形なまりや遅延のない信頼性の高いＩＣとなる。
【００５０】積層された増設メモリの電源パッドおよび
グランドパッドとリードフレームの電源ピンおよびグラ
ンドピンをワイヤにより直接接続する構成では、増設メ
モリが必要とする電流を容易に確保することができる。
【００５１】リードフレームの電源ピンおよびグランド
ピンに直接接続するためのワイヤ専用のパッドを増設メ
モリに備える構成では、ワイヤの取り付けが容易であ
り、しかも、パッドの損傷が避けられて、電気的接続を
確実に行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のＩＣのマザーチッ
プの構成を模式的に示す図。
【図２】 第１の実施形態のＩＣのマザーチップのパッ
ドとドータチップのパッドの位置関係の例を示す図。
【図３】 図２の例のマザーチップとドータチップを積
層する様子を示す斜視図。
【図４】 図２の例のマザーチップとドータチップの積
層した状態での側面図。
【図５】 第１の実施形態のマザーチップのパッドとド
ータチップのパッドの位置関係の他の例を示す図。
【図６】 図５の例のマザーチップとドータチップを積
層する様子を示す斜視図。
【図７】 図５の例のマザーチップとドータチップの積
層した状態での側面図。
【図８】 第１の実施形態のＩＣのマザーチップのＲＯ
Ｍブロックおよびドータチップのメモリの制御に関する
構成を模式的に示す図。
【図９】 第１の実施形態のＩＣを完成部品とするとき
の電源およびグランド電位への接続の方法の例を示す
図。
【図１０】 第１の実施形態のＩＣを完成部品とすると
きの電源およびグランド電位への接続の方法の他の例を
示す図。
【図１１】 本発明の第２の実施形態のＩＣの構成を模
式的に示す図。
【図１２】 第２の実施形態のＩＣのマザーチップに備
えるスイッチ回路の構成の例を示す図。
【図１３】 従来のＩＣの構成を模式的に示す図。
【符号の説明】
１０ マザーチップ １１ ＲＯＭブロック １２ 金属配線 １３ パッド １４ ドータチップ １５ パッド １６ ワイヤ １８ スイッチ回路 １９ インターフェース回路 ２０ 選択信号生成回路 ２１ ＲＯＭブロック選択信号線 ２２ ＲＯＭブロック選択信号入力パッド ２３ ドータチップ選択信号線 ２４ ドータチップ選択信号出力パッド ２５ ドータチップ選択信号入力パッド ２６ａ 電源パッド ２６ｂ グランドパッド ２６ｃ パッド ２６ｄ パッド ２７ａ 電源パッド ２７ｂ グランドパッド ２７ｃ 電源パッド ２７ｄ グランドパッド ２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ ワ
イヤ ２９ａ 電源ピン ２９ｂ グランドピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 豊彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 今井 仁 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 CR00 GA10 GA30 KA15 KA16 LA10 LA17 LA18 LA21 MA01 MA15

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置において、内蔵され
    たメモリブロックの選択または非選択信号の切り換え手
    段および増設メモリの選択または非選択信号の切り換え
    手段を有し、上記切り換え手段として切り換えの制御を
    行うための選択信号生成回路を設け、また内部に増設メ
    モリと内蔵されたメモリブロックとの接続用パッドを設
    けたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 上記半導体集積回路装置上に増設メモリ
    を積層し、上記接続用パッドと上記増設メモリの外部接
    続用パッドを電気的に接続したことを特徴とする請求項
    １に記載の半導体集積回路装置。
  3. 【請求項３】 上記選択または非選択信号の切り換え手
    段の信号の種類に応じて、上記半導体集積回路装置内部
    の接続用パッドと内蔵されたメモリブロックを電気的に
    切断する手段を設けたことを特徴とする請求項１または
    請求項２に記載の半導体集積回路装置。
  4. 【請求項４】 上記半導体集積回路装置を用いて構築さ
    れたシステムにおいてプログラムの追加または修正が生
    じた場合、追加または修正したプログラムを搭載した増
    設メモリを積層することで、上記システムのプログラム
    の追加または修正が行えることを特徴とする請求項１ま
    たは請求項３に記載の半導体集積回路装置。
  5. 【請求項５】 上記半導体集積回路装置に増設メモリを
    積層して構築されたシステムにおいてプログラムの追加
    または修正が生じた場合、上記増設メモリ内のプログラ
    ムの追加または修正のみで、上記システムのプログラム
    の追加または修正が行えることを特徴とする請求項１か
    ら請求項３までのいずれか１項に記載の半導体集積回路
    装置。
  6. 【請求項６】 上記増設メモリが積層されていない場合
    または上記増設メモリが選択されていない場合に、接続
    用パッドと内蔵されたメモリブロックを電気的に切断す
    る手段を設けたことを特徴とする請求項１または請求項
    ２に記載の半導体集積回路装置。
  7. 【請求項７】 上記増設メモリの電源パッドおよびグラ
    ンドパッドとリードフレームの電源ピンおよびグランド
    ピンをワイヤにより直接接続したことを特徴とする請求
    項２に記載の半導体集積回路装置。
  8. 【請求項８】 上記増設メモリに、リードフレームの電
    源ピンおよびグランドピンに直接接続するためのワイヤ
    専用のパッドを設けたことを特徴とする請求項７に記載
    の半導体集積回路装置。
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