JP2000507050A - 電子デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】 フラットパネルディスプレイ又は他の大面積の電子デバイスの製造に当たっては、トランジスタのチャネル領域（２０ｂ）を含むトランジスタ本体（２０ａ）を形成するシリコン膜（２０）の上の絶縁ゲート構体（２５，２１，２２）にソース及びドレインのシリサイド部分（３１，３２）を隣接させて自己整合薄膜トランジスタ（ＴＦＴ）を形成する。トランジスタはシリコン膜（２０）の下に延在するソース及びドレイン電極パターン（１１，１２）を有している。絶縁ゲート構体（２５，２１，２２）は絶縁膜（２１，２２）の上に、この絶縁膜と一緒にパターン化される導電ゲート（２５）として形成する。絶縁ゲート構体（２５，２１，２２）の上及びこれに隣接するシリコン膜の露出領域（２０ｃ及び２０ｄ）の上にシリサイド形成金属（３０）を堆積して、この金属をシリコン膜の前記露出した隣接領域と反応させてシリサイド（３１、３２）を形成する。絶縁構体（２５，２１，２２）から選択性のエッチング剤により未反応の金属を除去して、導電ゲート（２５）と自己整合するソース及びドレインのシリサイド部分（３１及び３２）を残存させる。ソース及びドレインの電極パターン（１１，１２）と、ソース及びドレインの各シリサイド部分（３１及び３２）との間にシリコン膜（２０）を厚さ方向に横切る電気接続部（ｎ＋；３１，３２）を形成する。

Description

【発明の詳細な説明】 電子デバイス及びその製造方法 本発明は薄膜トランジスタ（以後ＴＦＴと称する）、特にこれに限定されるも のではないが、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）の完全に自己整合 される（ＦＳＡ）トップーゲートＴＦＴを具えている電子デバイスを製造する方 法に関するものである。このようなデバイスは、フラットパネルディスプレイ（ 例えば、能動マトリックス液晶ディスプレイ）又は他のタイプの大面積電子デバ イス（例えば、大面積イメージセンサ又は薄膜データ記憶装置又はメモリデバイ ス）とすることができる。本発明はこうした方法によって製造されるようなデバ イスにも関するものである。 大面積のエレクトロニクスアプリケーション用に、絶縁基板上にＴＦＴ及び／ 又は他の薄膜半導体回路素子を有する薄膜回路デバイスを開発することに非常に 関心が持たれている。アモルファス又は多結晶半導体膜の部分で製造されるこれ らの回路素子は、セルマトリックス、例えば米国特許明細書第５，１３０，８２ ９号（出願人の参照番号ＰＨＢ３３６４６）に記載されているようなフラットパ ネルにおけるスイッチング素子を形成することができる。トップ−ゲート及びボ トム−ゲートＴＦＴはいずれも前記米国特許第５，１３０，８２９号に開示され ている。 米国特許明細書第５，３００，４４９号には、（ａ）基板上にソース及びドレ イン用の電極パターンを形成する工程と、（ｂ）前記トランジスタのチャネル領 域を含むトランジスタ本体を形成するために前記ソース及びドレイン電極パター ンの上にシリコン膜を堆積する工程と、（ｃ）前記シリコン膜の前記チャネル領 域の上に絶縁ゲート構体を形成する工程と、（ｄ）前記絶縁ゲート構体の上及び 該絶縁ゲート構体に隣接する前記シリコン膜の露出した隣接領域の上にシリサイ ド形成金属を堆積する工程と、（ｅ）前記シリコン膜の隣接領域と共にシリサイ ドを形成すべく前記金属を反応させる工程と、を含むＴＦＴを具えている電子デ バイスを製造する方法が開示されている。 この米国特許明細書第５，３００，４４９号の全ての内容を参考資料としてこ こに含めるものとする。この米国特許に開示されているようなトップ−ゲートＴ ＦＴの製造方法では、能動マトリックスディスプレイの主として透明画素電極を 形成するのに、これらの画素電極用にＩＴＯ（インジウム錫酸化物）を用いる代 わりに、シリサイドをシリコン膜の上に形成している。ＴＦＴはディスプレイマ トリックスのスイッチング素子を形成する。 本発明によれば、（ａ）基板上にソース及びドレイン用の電極パターンを形成 する工程と、（ｂ）前記トランジスタのチャネル領域を含むトランジスタ本体を 形成するために前記ソース及びドレイン電極パターンの上にシリコン膜を堆積す る工程と、（ｃ）前記シリコン膜の前記チャネル領域の上に絶縁ゲート構体を形 成する工程と、（ｄ）前記絶縁ゲート構体の上及び該絶縁ゲート構体に隣接する 前記シリコン膜の露出した隣接領域の上にシリサイド形成金属を堆積する工程と 、（ｅ）前記シリコン膜の隣接領域と共にシリサイドを形成すべく前記金属を反 応させる工程と、を含む薄膜トランジスタを具えている電子デバイスの製造方法 において、前記絶縁ゲート構体を絶縁膜の上に、該絶縁膜と一緒にパターン化さ れる導電ゲートとして前記工程（ｃ）にて形成し、前記工程（ｅ）の後に、選択 性のエッチング剤によって未反応の金属を前記絶縁ゲート構体から除去して、前 記隣接領域に前記導電ゲートと自己整合するソース及びドレインのシリサイド部 分を残存させ、且つ前記ソース及びドレイン電極パターンと、前記ソース及びド レインの各シリサイド部分との間に前記シリコン膜を厚さ方向に横切る電気接続 部を形成することを特徴とする電子デバイスの製造方法を提供する。 このように、本発明によれば接触抵抗を減らすべく金属シリサイドを用いるこ とにより自己整合するトップ−ゲートＴＦＴを製造することができ、しかも導電 ゲートとソース及びドレイン電極パターンとの間が横方向に離間している場合で も、完全に自己整合される（ＦＳＡ）トップ−ゲートシリコンＴＦＴを形成する ことができる。ソース−ドレイン接触抵抗はシリコン半導体膜（これは例えば、 ａ−Ｓｉ：Ｈとすることができる）の頂部表面に形成した金属シリサイドによっ て低減され、このシリサイドはＴＦＴの導電ゲートと自己整合する。 アモルファスシリコンＴＦＴの性能を改善すること、特に、これらのＴＦＴが 大形の高解像度のディスプレイをアドレス指定する能動マトリックスに適するよ うにすることにかなりの関心が持たされている。特に重要なことは、ゲートライ ンの固有抵抗を減らすことと、完全に自己整合する構成のＴＦＴを用いることと の２つである。完全に自己整合するＴＦＴはソース−ドレインの寄生容量を減ら し、しかも残留キャパシタンスを大面積にわたって均一にする。ディスプレイ以 外にも、完全に自己整合するＴＦＴの利点はマトリックス−アドレスのイメージ センサにとってもかなりのものである。 完全に自己整合するボトム−ゲートＴＦＴを製造する方法は幾つか提案されて おり、例えばM.Akiyama外による論文「“A completely self-aligned a-Si TFT ”,the SID 93 Digest paper 40.2（第887〜889頁）」に記載されている。この ＳＩＤ９３の論文は、ボトム−ゲートＴＦＴ用にソース及びドレインシリサイド 部分を用いることを開示している。 本発明は有利なトップ−ゲート構造のものを提供する。ボトム−ゲートＴＦＴ に比べて、トップ−ゲートＴＦＴの重要な利点は、アルミニウムのような導電率 が高いトップ−ゲート金属で抵抗値の低いゲートラインを容易に造ることができ ることにある。トップ−ゲートＴＦＴを完全に自己整合する構成とすることによ って、大面積のエレクトロニクスアプリケーションにとってもこうした利点の組 合わせが見えてくる。本発明による方法は、ボトム−ゲートの完全に自己整合す るＴＦＴ構成のものに用いられるような２段階の自己整合工程とは異なり、僅か １つの自己整合工程を含むだけである。 ソース及びドレイン電極パターンと、それぞれのソース及びドレインのシリサ イド部分との信号の電気接続部は、チャネル領域を形成するシリコン膜材料を経 る電気接続部よりも抵抗値が低くなるように様々な方法で電気接続部を形成する ことができる。この電気接続部を形成するのに最も簡単な方法としては、シリサ イドそのものの延長部及び／又はシリコン膜を厚さ方向全体に局所的にドープし た個所を用いるのが好適である。 このように、ソース及びドレイン電極パターンと、ソース及びドレインの各シ リサイド部分との間のシリコン膜の領域を導電性タイプのドーパントでドープし て、シリコン膜を厚さ方向に横切る電気接続部の少なくとも一部を形成すること ができる。絶縁ゲート構体は、ソース及びドレイン電極パターンと、ソース及び ドレインの各シリサイド部分との間のシリコン膜の領域に前記導電性タイプのド ーパントを導入する期間中、マスク（例えば、注入マスク）として用いることが できる。このようにすれば、チャネル領域をドーパントで汚染することなく、ド ープ領域を導電ゲートと自己整合させることができる。斯様な電気接続部の形成 には、プラズマドーピング又はイオン注入法を用いることができる。ドーパント イオンは前記工程（ｄ）と（ｅ）との間にてシリサイド形成金属を経て注入する か、及び／又は前記工程（ｅ）の後に、未反応金属を除去してから、ソース及び ドレインのシリサイド部分を経て注入することができる。他の方法として、ソー ス及びドレイン電極パターンと、ソース及びドレインの各シリサイド部分との間 のシリコン膜の領域をソース及びドレイン電極パターンから導電性タイプのドー パントでドープすることができる。 ソース及びドレインの電極パターンはトランジスタ本体の端部にて露出させ、 且つソース及びドレインのシリサイド部分がソース及びドレイン電極パターンに 接触すべく前記トランジスタ本体の端部の上に延在させて、シリコン膜を厚さ方 向に横切る電気接続部の少なくとも一部を形成することができる。トランジスタ 本体の端部にはテーパを付けることができる。これらの端部にテーパを付けるこ とは、前記工程（ｄ）にて堆積される金属膜の連続性、従って前記トランジスタ 本体の端部の上を頂部表面から底部のソース及びドレイン電極パターンにまで延 在するソース及びドレインのシリサイド部分の延長部の連続性を促進する。 以下、本発明を添付図面を参照して実施例につき説明するに、ここに： 図１〜図７は本発明による方法によって大面積電子デバイスのＦＳＡトップ− ゲートＴＦＴを製造する順次の製造段階における断面図であり； 図８は本発明による方法によって製造されるＦＳＡトップ−ゲートＴＦＴをス イッチング素子として有するＡＭＬＣＤデバイスのセルのレイアウトを示す平面 図である。 これらの図は図式的に示したものであり、実寸図示したものではないことに留 意すべきである。さらに、これらの図における各部分の相対寸法及び比率は、明 瞭化及び図面の都合上、その大きさを拡大したり、又は縮小して示してある。 本発明により製造される斯種のＦＳＡトップ−ゲートＴＦＴは、例えば“ＳＬ Ｄ９３ Digest paper”及び／又は米国特許第５，１３０，８２９号（図１）及 び／又は米国特許第５，３００，４４９号に開示されているようなディスプレイ マトリックス（或いは他の大面積電子デバイス）のスイッチング素子を形成する ことができる。例えば、図８は本発明により製造されるフラットパネルディスプ レイ用の能動スイッチングマトリックスの１個のセルの全領域を示したものであ る。このセルは絶縁基板１０上に形成した例えばＩＴＯ製の電極パターン１１及 び１２を具えている。基板１０はディスプレイの背面プレート、例えばガラスプ レートか、又はポリマ膜とすることができる。電極パターン１１，１２の列導体 １１はマトリックスの列におけるスイッチングＴＦＴの共通のソースラインを形 成する。電極パターン１１，１２の他の部分１２ａはＴＦＴのドレイン電極を形 成する。この特定の実施例では、電極パターン１１，１２のうちの部分１２の大 部分が画素電極１２ｂを形成する。この画素電極１２ｂはドレイン電極部分１２ ａと一体であり、且つこの例では部分１２ｃとも一体になっており、この部分１ ２ｃは隣接セルの行導体２５と共に画素蓄積コンデンサの底部電極を形成する。 行導体２５はマトリックス行におけるＴＦＴの共通ゲートラインを形成する。各 セルのスイッチングＴＦＴはシリコンのトランジスタ本体２０ａを具えている。 図８の例におけるこれらのトランジスタ本体２０ａはシリコン膜パターンから成 る別々の島状をしている。一般に、シリコン膜２０は、例えばａ−Ｓｉ：Ｈ製と する。しかし、或る種のディスプレイ及び／又は他の大面積電子デバイスにとっ ては、アモルファスシリコンよりもむしろ多結晶シリコンの方が好適なことがあ る。 図１〜図７は本発明による完全に自己整合するトップ−ゲートＴＦＴ用の製造 方法の一例を示す。この製造方法は次のような諸工程を具えている。即ち、 （ａ）基板１０上にソース及びドレイン用の電極パターン１１，１２を形成す る工程（図１）、 （ｂ）ＴＦＴのチャネル領域２０ｂを含むトランジスタ本体２０ａを形成する ためにソース及びドレイン電極パターン１１，１２の上にシリコン膜２０を堆積 する工程（図２及び図７）、 （ｃ）シリコン膜２０のチャネル領域２０ｂの上に絶縁ゲート構体２５，２２ ，２１を形成する工程（図２〜図５）、 （ｄ）絶縁ゲート構体２５，２２，２１の上及びこれに隣接するシリコン膜２ ０の露出した隣接領域２０ｃ，２０ｄの上にシリサイド形成電極３０を堆積する 工程（図６）及び （ｅ）シリコン膜２０の前記隣接領域２０ｃ，２０ｄと共にシリサイド３１， ３２を形成すべく前記金属３０を反応させる工程（図７）。 本発明によるこの方法では、絶縁ゲート構体２５，２２，２１を絶縁膜２２， ２１の上に、これらの絶縁膜と一緒にパターン化される導電ゲート２５として工 程（ｃ）にて形成し、且つ工程（ｅ）の後に、絶縁ゲート構体２５，２２，２１ から未反応の金属を選択性のエッチング剤により除去して、前記隣接領域２０ｃ ，２０ｄに、導電ゲート２５と自己整合するソース及びドレインのシリサイド部 分３１及び３２をそれぞれ残存させる。さらに、（例えば、領域２０ｃ及び２０ ｄをドーピングすること及び／又はトランジスタ本体２０ａの端部の上にシリサ イド３１，３２を延長させることにより）ソース及びドレイン電極パターン１１ ，１２と、ソース及びドレインの各シリサイド部分３１及び３２との間のシリコ ン膜２０を厚さ方向に横切る電気接続部を形成する。このようにして、チャネル 領域は真性導電率（ｉ）を有する最初に堆積した未ドープのａ−Ｓｉ：Ｈで構成 することができるも、領域２０ｃ及び２０ｄは、ｎ−チャネルＴＦＴの場合には 、例えばリン又はヒ素で強度にドープ（ｎ⁺）することができる。 ゲートライン２５の下側にａ−Ｓｉを持たせたくない場合には、前記工程（ｃ ）にてゲート絶縁体２１，２２の２段階堆積を採用する。特に有利なことは、金 属（Ｃｒ）の堆積及びシリサイドの形成工程（工程（ｄ）及び（ｅ））と一緒に イオン注入又はプラズマドーピングを行なって、接触抵抗を減らすことである。 図３に示すようにａ−Ｓｉ：Ｈの島２０ａをテーパを付けてエッチングすること も接触抵抗を減らすことに役立つ。シリサイド層３１，３２はソース及びドレイ ン電極１１及び１２（例えばＩＴＯ）から電子をチャネル２０ｂへ横方向に伝導 をし、隣接領域２０ｃ及び２０ｄをｎ＋ドーピングすることはＴＦＴのチャネル ２０ｂへの電子の注入を良くする。 製造工程の有利な順序を図１〜図７に示してある。既知のフォトリソグラフィ 及びエッチング法を用いることにより、絶縁基板１０上に堆積した薄膜電極材料 から図１の電極パターン１１，１２を形成する。次いで、未ドープシリコン膜２ ０を堆積してから、この上に第１絶縁膜２１’（例えばシリコン窒化物）を形成 する。これにて得られる構成を図２に示してある。次いで、フォトリソグラフィ 及びエッチング法を用いて膜２０及び２１をパターン化して、絶縁膜部分２１” で覆われるトランジスタ本体２０ａを形成する。トランジスタ本体２０ａにテー パ付きのソース及びドレイン端部２０ｅ及び２０ｆを形成するように、シリコン 膜２０のエッジにテーパを付けるエッチング剤を用いることができる。図３に示 すように、ソース及びドレイン電極パターン１１，１２はトランジスタ本体２０ ａのこれらの端部２０ｅ及び２０ｆにて露出する。 次いで、２つの別の膜、例えば第２絶縁膜２２’（例えば、シリコン窒化物） 及び導電性のゲート膜２５’（例えば、アルミニウム）を堆積する。これにて得 られる構成を図４に示してある。次いで、フォトリソグラフィ及びエッチング法 によって膜２５’、２２’及び２１”をパターン化して、図５の絶縁ゲート構体 ２５，２２，２１を形成する。アルミニウム膜２５’とシリコン窒化物膜２１” 及び２２’用には別々のエッチング剤を用いることができる。しかし、双方の材 料に対するエッチング処理にはアルミニウム膜２５’上の共通のフォトリソグラ フィマスクを用いて、導電ゲート２５及びゲート絶縁体２１，２２のパターンを 規定する。ゲート絶縁体２１，２２のエッチング中には、これらの上にあるゲー ト２５もマスクとして作用し得る。従って、ゲート絶縁体２１，２２はゲート２ ５と一緒にパターン化される。図５はゲート２５とゲート絶縁体２１，２２とが 同一のパターンを有している状態を示している。しかし、エッチング条件は、得 られるゲート絶縁体２１，２２がゲート２５よりも僅かに幅広の同様なパターン となるようにすることができる。 次いで、図６に示すように、シリサイド形成金属（例えば、クロム）を堆積す る。これにて得られるクロム膜３０は、絶縁ゲート構体２５，２２，２１の上、 トランジスタ本体２０ａの（端部２０ｅ及び２０ｆを含む）露出した隣接領域２ ０ｃ及び２０ｄの上及び電極パターン１１，１２と基板１０の露出個所の上に延 在する。次いで、薄膜構体を過熱して、トランジスタ本体２０ａの露出シリコン とクロムとでシリサイド領域３１及び３２を形成することができる。その後、ク ロム用のエッチング剤を用いて、未反応のクロムを除去して、図７のＴＦＴ構体 にシリサイド領域３１及び３２を残すようにする。このＴＦＴ構体では、ソース 及びドレインのシリサイド部分３１及び３２がソース及びドレイン端部２０ｅ及 び２０ｆの上に延在して、ソース及びドレイン電極パターン１１，１２に接触し ている。ＴＦＴにはトランジスタ本体の隣接領域２０ｃ及び２０ｄに、ドープし たソース及びドレイン領域も設けて、これらのドープ領域もシリコン膜２０を厚 さ方向に横切る電気接続部の少なくとも一部を形成するようにすることができる 。 これらのドープ−ソース及びドレイン領域２０ｃ及び２０ｄは、例えばトップ −ゲート構体２５，２２，２１を、その下側にある（真性）チャネル領域２０ｂ をマスクすべく用いながらプラズマドーピングによって形成することができる。 ドープ−ソース及びドレイン領域２０ｃ及び２０ｄは、例えばトップ−ゲート構 体２５，２２，２１を注入マスクとして用いてイオン注入することにより形成す ることもできる。このイオン注入はシリサイド形成金属を堆積する前、即ち、図 ５と図６の工程間にて行なうことができる。しかし、斯様な注入処理はシリサイ ド形成金属（即ち、図６の段階）及び／又はシリサイドを経て行なうのが（プロ セスの信頼度及びシリサイドの良好な品質の見地からして）特に有利である。 一例として、如何なるアニール（加熱）工程も必要とすることなく、金属と共 に高品質のシリサイド３１，３２を形成するために、アモルファス又は多結晶シ リコン膜２０内への（例えばドーパントイオン又はシリサイド形成金属のイオン の）イオン注入を上側のシリサイド形成金属層３０を経て行なうようにする。 他の例では、金属と共に高品質のシリサイドを形成するために、イオン注入工 程の前の加熱工程によってシリサイド３１，３２をアモルファス又は多結晶のシ リコン膜２０とで形成し、次いで好ましくは未反応のシリサイド形成金属を除去 した後に上側のシリサイド層３１，３２を経てアモルファス又は多結晶シリコン ２０内への（ドーパントイオン又は金属のイオンの）イオン注入を行なう。 発明者による実験作業によると、これらの方法で未注入の材料２０の上には、 予めイオン注入してある材料２０をシリサイド化することによって形成し得るよ りももっと高品質のシリサイドを形成し得ることが確かめられた。 これまで述べた実施例では、好適なシリサイド形成金属としてＣｒを用いたが 、本発明による方法及びデバイスは、Ｃｒシリサイドの代わりに他の金属、例え ばＭｏ，Ｎｉ，Ｐｄ，Ｐｔ，Ａｕ等のシリサイドを用いることができる。 ＴＦＴにドープ−ソース及びドレイン領域を形成する場合、これらのドープ領 域は、例えば公開された欧州特許出願ＥＰ−Ａ−０２２１３６１及び１９８９年 １０月１６〜１８日に日本の京都で開催された“Japam Display’89”における 「The 9th Internatinal Display Research Conference」の公報に発表されたYu kawa外による会議録“An Ohmic Contact Formation Method for Fabricating α −Si TFTs on Large Size Substrates”に記載されているように、シリコン膜２ ０を（例えば、その堆積中に）底部のソース及びドレイン電極パターン１１，１ ２からドーピングすることにより形成することができる。このように、ソース及 びドレインにはシリサイド膜を形成するシリコン膜の頂部から（又はそれを介し て）でなく、シリコン膜の底部からドープすることができる。 本発明の範囲内で他の多くの変更及び変形が可能である。ＴＦＴには（例えば ２０ｃ及び２０ｄの個所にてシリコン膜２０を厚さ方向に横切る）ドープーソー ス及びドレイン領域を設けるのが好適であるが、このようなドープ領域は省くこ とができる。この場合には、金属シリサイド部３１及び３２とＴＦＴのチャネル ２０ｂとの間の直接の接触を頼りに適切な注入が行われるようにする。実際上、 この場合には結果的に或る程度の性能劣化が見られるが、この変更構成（これは シリサイド部分３１及び３２によって実際にはコプレーナＴＦＴに変換される） でも依然ａ−ＳｉＴＦＴにとって十分に高いオン電流が与えられることになる。 従って、このようなＴＦＴは多数キャリヤデバイスであり、このデバイスの漏れ 電流はシリコン膜２０のバルクフェルミレベルによって制御される。図３はトラ ンジスタ本体２０ａに対するテーパ付きの端部２０ｅ及び２０ｆを示しているが 、これらの端部２０ｅ及び２０ｆは、あまり目立つテーパを付けないで形成する ことができる。こうした非テーパ端部２０ｅ及び２０ｆの個所の露出したシリコ ンが、これに堆積される金属３０と接触する個所には、シリコン膜２０の頂部表 面から底部電極パターン１１及び１２へのシリサイド接続部を依然形成すること が できる。本発明によるＴＦＴ構体は、トランジスタ本体２０ａをシリサイド形成 工程後にエッチングすることにより規定するようにして形成することもでき、こ の場合、トランジスタ本体２０ａの端部２０ｅ及び２０ｆにはシリサイドは形成 されない。この場合には、領域２０ｃ及び２０ｄにてシリコン膜の厚さ全体に延 在するドープ−ソース及びドレイン領域が、（トランジスタ本体２０ａの頂部表 面にしかない）ソース及びドレインシリサイド部分３１及び３２を底部表面にお けるソース及びドレイン電極パターン１１，１２に電気的に接続することができ る。 当業者にとっては他の変更及び変形も可能であることは明らかである。このよ うな変更及び変形による他の特徴は、能動マトリックスの液晶ディスプレイ及び 他の大面積電子デバイスや、ＴＦＴと他の薄膜回路素子との設計及び回路や、他 の半導体デバイスの製造に当たり既知のものであり、こうした特徴はここで既に 開示した特徴の代わりか、それに加えて用いることができる。本発明は上述した 例のみに限定されるものでなく、幾多の変更を加え得ることは当業者に明らかで ある。

───────────────────────────────────────────────────── 【要約の続き】 ２）を残存させる。ソース及びドレインの電極パターン （１１，１２）と、ソース及びドレインの各シリサイド 部分（３１及び３２）との間にシリコン膜（２０）を厚 さ方向に横切る電気接続部（ｎ＋；３１，３２）を形成 する。

Claims (1)

1. 【特許請求の範囲】 1. 薄膜トランジスタを具えている電子デバイスを製造する方法であって： （ａ）基板上にソース及びドレイン用の電極パターンを形成する工程と、 （ｂ）前記トランジスタのチャネル領域を含むトランジスタ本体を形成する ために前記ソース及びドレイン電極パターンの上にシリコン膜を堆積する工程 と、 （ｃ）前記シリコン膜の前記チャネル領域の上に絶縁ゲート構体を形成する 工程と、 （ｄ）前記絶縁ゲート構体の上及び該絶縁ゲート構体に隣接する前記シリコ ン膜の露出した隣接領域の上にシリサイド形成金属を堆積する工程と、 （ｅ）前記シリコン膜の隣接領域と共にシリサイドを形成すべく前記金属を 反応させる工程と、 を含む電子デバイスの製造方法において、前記絶縁ゲート構体を絶縁膜の上に 、該絶縁膜と一緒にパターン化される導電ゲートとして前記工程（ｃ）にて形 成し、前記工程（ｅ）の後に、選択性のエッチング剤によって未反応の金属を 前記絶縁ゲート構体から除去して、前記隣接領域に前記導電ゲートと自己整合 するソース及びドレインのシリサイド部分を残存させ、且つ前記ソース及びド レイン電極パターンと、前記ソース及びドレインの各シリサイド部分との間に 前記シリコン膜を厚さ方向に横切る電気接続部を形成することを特徴とする電 子デバイスの製造方法。 2. 前記ソース及びドレイン電極パターンと、前記ソース及びドレインの各シリ サイド部分との間における前記シリコン膜の領域を伝導性タイプのドーパント でドープして、前記シリコン膜を厚さ方向に横切る前記電気接続部の少なくと も一部を形成することを特徴とする請求の範囲１に記載の方法。 3. 前記導電性タイプのドーパントを前記ソース及びドレインの電極パターンと 、前記ソース及びドレインの各シリサイド部分との間のシリコン膜の領域内へ 導入する期間中、前記絶縁ゲート構体をマスクとして用いることを特徴とする 請求の範囲２に記載の方法。 4. 前記伝導性タイプのドーパントのイオンを前記工程（ｄ）と（ｅ）との間に て前記シリサイド形成金属を経て注入することを特徴とする請求の範囲３に記 載の方法。 5. 前記伝導性タイプのドーパントのイオンを前記工程（ｅ）の後に未反応金属 を除去してから前記ソース及びドレインのシリサイド部分を経て注入すること を特徴とする請求の範囲３に記載の方法。 6. 前記ソース及びドレインの電極パターンと、前記ソース及びドレインの各シ リサイド部分との間の前記シリコン膜の領域を前記ソース及びドレインの電極 パターンから前記伝導性タイプのドーパントでドープすることを特徴とする請 求の範囲２に記載の方法。 7. 前記ソース及びドレインの電極パターンを前記トランジスタ本体の端部にて 露出させ、前記ソース及びドレインのシリサイド部分が、これらの端部の上を 前記ソース及びドレイン電極パターンに接触すべく延在して、前記シリコン膜 を厚さ方向に横切る前記電気接続部の少なくとも一部を形成することを特徴と する請求の範囲１〜６のいずれか一項に記載の方法。 8. 前記トランジスタ本体の端部にテーパを付け、これらのテーパ付き端部の上 に前記ソース及びドレインのシリサイド部分を延在させることを特徴とする請 求の範囲７に記載の方法。 9. 前記絶縁ゲート構体を前記チャネル領域の上に、前記導電ゲートと前記ソー ス及びドレイン電極パターンとの間を横方向に離間させて形成することを特徴 とする請求の範囲１〜８のいずれか一項に記載の方法。 10．前記基板上にデバイスマトリックスのスイッチング素子として前記トランジ スタを複数個形成することを特徴とする請求の範囲１に記載の方法。