JP2000268577A - 半導体記憶装置とその制御方法 - Google Patents
半導体記憶装置とその制御方法Info
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Abstract
(57)【要約】
【課題】 センスアンプの入力電位をＶＣＣ（電源電
圧）／２程度に引き下げ、センスアンプを高速化させる
ようにした半導体記憶装置を提供する。 【解決手段】 一対のディジット線１０、１１と、この
ディジット線１０、１１上の信号を記憶するメモリセル
４と、このメモリセル４の記憶したデータを読み出すセ
ンスアンプ７と、前記メモリセル７が接続されている前
記ディジット線とセンスアンプ７とが接続されている前
記ディジット線との間に設けられたスイッチ回路５、６
とからなり、リード動作の際、前記ディジット線の電位
１０、１１が電源電位に略等しい半導体記憶装置におい
て、前記メモリセル４のデータを読み出す際、前記セン
スアンプ７をラッチする直前に、前記ディジット線１
０、１１の電位を引き下げるための手段９、９１を設
け、前記センスアンプ７の読み出し動作を早めたことを
特徴とする。
圧）／２程度に引き下げ、センスアンプを高速化させる
ようにした半導体記憶装置を提供する。 【解決手段】 一対のディジット線１０、１１と、この
ディジット線１０、１１上の信号を記憶するメモリセル
４と、このメモリセル４の記憶したデータを読み出すセ
ンスアンプ７と、前記メモリセル７が接続されている前
記ディジット線とセンスアンプ７とが接続されている前
記ディジット線との間に設けられたスイッチ回路５、６
とからなり、リード動作の際、前記ディジット線の電位
１０、１１が電源電位に略等しい半導体記憶装置におい
て、前記メモリセル４のデータを読み出す際、前記セン
スアンプ７をラッチする直前に、前記ディジット線１
０、１１の電位を引き下げるための手段９、９１を設
け、前記センスアンプ７の読み出し動作を早めたことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その制御方法に係わり、特に、ダイナミックセンスアン
プの動作を高速化した半導体記憶装置とその制御方法に
関する。
その制御方法に係わり、特に、ダイナミックセンスアン
プの動作を高速化した半導体記憶装置とその制御方法に
関する。
【０００２】
【従来の技術】現在、超高速ＳＲＡＭなどにおいては、
図６、７に示すように、ダイナミックセンスアンプを用
いてディジット線対の微少電位差を増幅させる方式をと
っているものが主流である。この方式を用いている場
合、ディジット線の電位、つまり、ダイナミックセンス
アンプに入力される電位が、ＶＣＣ電圧に極めて近い値
となっている。この場合、ダイナミックセンスアンプの
入力部は、インバータ形式をとっているので、反応速度
が遅いという欠点がある。
図６、７に示すように、ダイナミックセンスアンプを用
いてディジット線対の微少電位差を増幅させる方式をと
っているものが主流である。この方式を用いている場
合、ディジット線の電位、つまり、ダイナミックセンス
アンプに入力される電位が、ＶＣＣ電圧に極めて近い値
となっている。この場合、ダイナミックセンスアンプの
入力部は、インバータ形式をとっているので、反応速度
が遅いという欠点がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、センスアンプの入
力電位をＶＣＣ（電源電圧）／２程度に引き下げ、ダイ
ナミックセンスアンプの読み出し動作を高速化させるよ
うにした新規な半導体記憶装置とその制御方法を提供す
るものである。
した従来技術の欠点を改良し、特に、センスアンプの入
力電位をＶＣＣ（電源電圧）／２程度に引き下げ、ダイ
ナミックセンスアンプの読み出し動作を高速化させるよ
うにした新規な半導体記憶装置とその制御方法を提供す
るものである。
【０００４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、一対のディジット線と、こ
のディジット線上の信号を記憶するメモリセルと、この
メモリセルの記憶したデータを読み出すセンスアンプ
と、前記メモリセルが接続されている前記ディジット線
とセンスアンプとが接続されている前記ディジット線と
の間に設けられたスイッチ回路とからなる半導体記憶装
置において、前記メモリセルのデータを読み出す際、前
記センスアンプをラッチする直前に、前記ディジット線
の電位を引き下げるための手段を設け、前記センスアン
プの読み出し動作を早めたことを特徴とするものであ
り、又、第２態様は、前記ディジット線の電位を引き下
げるための手段は、前記ディジット線とグランドとを接
続するスイッチングトランジスタで構成したことを特徴
とするものであり、又、第３態様は、前記スイッチング
トランジスタを制御する信号は、所定のパルス幅を有す
るパルス信号であることを特徴とするものであり、又、
第４態様は、前記スイッチングトランジスタは、Ｎチャ
ンネルＭＯＳトランジスタであることを特徴とするもの
であり、又、第５態様は、前記スイッチングトランジス
タは、ＰチャンネルＭＯＳトランジスタであることを特
徴とするものであり、又、第６態様は、前記スイッチン
グトランジスタは、バイポーラトランジスタであること
を特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、一対のディジット線と、こ
のディジット線上の信号を記憶するメモリセルと、この
メモリセルの記憶したデータを読み出すセンスアンプ
と、前記メモリセルが接続されている前記ディジット線
とセンスアンプとが接続されている前記ディジット線と
の間に設けられたスイッチ回路とからなる半導体記憶装
置において、前記メモリセルのデータを読み出す際、前
記センスアンプをラッチする直前に、前記ディジット線
の電位を引き下げるための手段を設け、前記センスアン
プの読み出し動作を早めたことを特徴とするものであ
り、又、第２態様は、前記ディジット線の電位を引き下
げるための手段は、前記ディジット線とグランドとを接
続するスイッチングトランジスタで構成したことを特徴
とするものであり、又、第３態様は、前記スイッチング
トランジスタを制御する信号は、所定のパルス幅を有す
るパルス信号であることを特徴とするものであり、又、
第４態様は、前記スイッチングトランジスタは、Ｎチャ
ンネルＭＯＳトランジスタであることを特徴とするもの
であり、又、第５態様は、前記スイッチングトランジス
タは、ＰチャンネルＭＯＳトランジスタであることを特
徴とするものであり、又、第６態様は、前記スイッチン
グトランジスタは、バイポーラトランジスタであること
を特徴とするものである。
【０００５】又、本発明に係わる半導体記憶装置の制御
方法の第１態様は、一対のディジット線と、このディジ
ット線上の信号を記憶するメモリセルと、このメモリセ
ルの記憶したデータを読み出すセンスアンプと、前記メ
モリセルが接続されている前記ディジット線とセンスア
ンプとが接続されている前記ディジット線との間に設け
られたスイッチ回路とからなる半導体記憶装置の制御方
法において、所定のメモリセルを選択すると共に、前記
スイッチ回路をオン状態にする第１のステップと、前記
ディジット線をグランドにプルダウンする第２のステッ
プと、前記ディジット線のグランドへのプルダウンを解
除する第３のステップと、前記第３のステップ終了時点
で、前記ディジット線の電位を電源電圧の略１／２にす
るように制御する第４のステップとを含むことを特徴と
するものであり、又、第２態様は、前記ディジット線の
電位を電源電圧の略１／２にした後、前記センスアンプ
をラッチし、前記選択したメモリセルに記憶したデータ
を読み出す第５のステップと、を含むことを特徴とする
ものである。
方法の第１態様は、一対のディジット線と、このディジ
ット線上の信号を記憶するメモリセルと、このメモリセ
ルの記憶したデータを読み出すセンスアンプと、前記メ
モリセルが接続されている前記ディジット線とセンスア
ンプとが接続されている前記ディジット線との間に設け
られたスイッチ回路とからなる半導体記憶装置の制御方
法において、所定のメモリセルを選択すると共に、前記
スイッチ回路をオン状態にする第１のステップと、前記
ディジット線をグランドにプルダウンする第２のステッ
プと、前記ディジット線のグランドへのプルダウンを解
除する第３のステップと、前記第３のステップ終了時点
で、前記ディジット線の電位を電源電圧の略１／２にす
るように制御する第４のステップとを含むことを特徴と
するものであり、又、第２態様は、前記ディジット線の
電位を電源電圧の略１／２にした後、前記センスアンプ
をラッチし、前記選択したメモリセルに記憶したデータ
を読み出す第５のステップと、を含むことを特徴とする
ものである。
【０００６】
【発明の実施の形態】高速ＳＲＡＭなどにおいて、ディ
ジット線対の電位差をダイナミックセンスアンプを用い
て、増幅し読み出す場合、ディジット線の電位は、電源
電位と略同じであるため、次段のしきい値（感度）によ
り動作速度がバラツキ、又、動作速度も遅いという問題
があった。
ジット線対の電位差をダイナミックセンスアンプを用い
て、増幅し読み出す場合、ディジット線の電位は、電源
電位と略同じであるため、次段のしきい値（感度）によ
り動作速度がバラツキ、又、動作速度も遅いという問題
があった。
【０００７】そこで、本発明の半導体記憶装置は、セン
スアンプを活性化させる直前に、センスアンプの入力部
（フリップフロップのノード）を適当な電位、つまり、
センスアンプが高速動作するのに適したＶＣＣ／２程度
まで強制的に下げ、センスアンプの動作を高速化させよ
うとするものである。なお、この引き下げられた電位値
は、センスアンプの形態によって異なり、その電位値は
センスアンプが最も高速動作するのに適した任意の値で
よい。
スアンプを活性化させる直前に、センスアンプの入力部
（フリップフロップのノード）を適当な電位、つまり、
センスアンプが高速動作するのに適したＶＣＣ／２程度
まで強制的に下げ、センスアンプの動作を高速化させよ
うとするものである。なお、この引き下げられた電位値
は、センスアンプの形態によって異なり、その電位値は
センスアンプが最も高速動作するのに適した任意の値で
よい。
【０００８】このための手段として、センスアンプの入
力ノードにプルダウン用のＮｃｈトランジスタを接続
し、上記のノードの電位が所定の電位となるように、前
記プルダウン用のトランジスタのゲートにパルス信号を
入力することで、前記ノードの電位を下げるように制御
し、読み出しを高速化するものである。勿論、電位を引
き下げる手段は、他の論理形式を用いたものでも構わな
い。
力ノードにプルダウン用のＮｃｈトランジスタを接続
し、上記のノードの電位が所定の電位となるように、前
記プルダウン用のトランジスタのゲートにパルス信号を
入力することで、前記ノードの電位を下げるように制御
し、読み出しを高速化するものである。勿論、電位を引
き下げる手段は、他の論理形式を用いたものでも構わな
い。
【０００９】
【実施例】以下に、本発明に係わる半導体記憶装置とそ
の制御方法の実施例を図面を参照しながら詳細に説明す
る。 （第１の実施例）図１は、本発明に係わる半導体記憶装
置とその制御方法の第１の実施例の構造を示す図であっ
て、これらの図には、一対のディジット線１０、１１
と、このディジット線１０、１１上の信号を記憶するメ
モリセル４と、このメモリセル４の記憶したデータを読
み出すセンスアンプ７と、前記メモリセル７が接続され
ている前記ディジット線とセンスアンプ７とが接続され
ている前記ディジット線との間に設けられたスイッチ回
路５、６とからなり、リード動作の際、前記ディジット
線の電位１０、１１が電源電位に略等しい半導体記憶装
置において、前記メモリセル４のデータを読み出す際、
前記センスアンプ７をラッチする直前に、前記ディジッ
ト線１０、１１の電位を引き下げるための手段９、９１
を設け、前記センスアンプ７の読み出し動作を早めた半
導体記憶装置が示され、更に、前記ディジット線１０、
１１の電位を引き下げるための手段は、前記ディジット
線１０、１１とグランドとを接続するスイッチングトラ
ンジスタ９、９１で構成した半導体記憶装置が示されて
いる。
の制御方法の実施例を図面を参照しながら詳細に説明す
る。 （第１の実施例）図１は、本発明に係わる半導体記憶装
置とその制御方法の第１の実施例の構造を示す図であっ
て、これらの図には、一対のディジット線１０、１１
と、このディジット線１０、１１上の信号を記憶するメ
モリセル４と、このメモリセル４の記憶したデータを読
み出すセンスアンプ７と、前記メモリセル７が接続され
ている前記ディジット線とセンスアンプ７とが接続され
ている前記ディジット線との間に設けられたスイッチ回
路５、６とからなり、リード動作の際、前記ディジット
線の電位１０、１１が電源電位に略等しい半導体記憶装
置において、前記メモリセル４のデータを読み出す際、
前記センスアンプ７をラッチする直前に、前記ディジッ
ト線１０、１１の電位を引き下げるための手段９、９１
を設け、前記センスアンプ７の読み出し動作を早めた半
導体記憶装置が示され、更に、前記ディジット線１０、
１１の電位を引き下げるための手段は、前記ディジット
線１０、１１とグランドとを接続するスイッチングトラ
ンジスタ９、９１で構成した半導体記憶装置が示されて
いる。
【００１０】以下に、本発明を更に詳細に説明する。こ
の実施例は、従来例と同様のメモリセル、プリチャージ
回路、イコライズ回路、リードスイッチ用トランスファ
回路、センスアンプなど、一般的なＳＲＡＭの構成とな
っている。接続状態を説明すると、符号１と２がプリチ
ャージ用Ｐｃｈトランジスタであり、トランジスタ１、
２のソースはＶＣＣ電源に、又、ドレインは、ディジッ
ト線１０、１１に接続されている。符号３はイコライザ
用のＰｃｈトランジスタであり、トランジスタ３のソー
スとドレインは、上記それぞれのプリチャージ用Ｐｃｈ
トランジスタ１、２のドレインに接続されている。そし
て、トランジスタ１〜３のゲートは、ＥＱ信号線に接続
されている。
の実施例は、従来例と同様のメモリセル、プリチャージ
回路、イコライズ回路、リードスイッチ用トランスファ
回路、センスアンプなど、一般的なＳＲＡＭの構成とな
っている。接続状態を説明すると、符号１と２がプリチ
ャージ用Ｐｃｈトランジスタであり、トランジスタ１、
２のソースはＶＣＣ電源に、又、ドレインは、ディジッ
ト線１０、１１に接続されている。符号３はイコライザ
用のＰｃｈトランジスタであり、トランジスタ３のソー
スとドレインは、上記それぞれのプリチャージ用Ｐｃｈ
トランジスタ１、２のドレインに接続されている。そし
て、トランジスタ１〜３のゲートは、ＥＱ信号線に接続
されている。
【００１１】又、符号４はメモリセルであり、メモリセ
ル４の一般的な構成は、図３に示されている。このメモ
リセル構造に関しても、様々な形態を持つものとする。
このメモリセル４が、一対のディジット線１０、１１上
に、例えば、５１２〜１０２４個接続されている。
ル４の一般的な構成は、図３に示されている。このメモ
リセル構造に関しても、様々な形態を持つものとする。
このメモリセル４が、一対のディジット線１０、１１上
に、例えば、５１２〜１０２４個接続されている。
【００１２】ディジット線１０、１１には、リードスイ
ッチ用トランスファ用のトランジスタ５、６のソースま
たはドレインの一方が接続され、他方は、ダイナミック
センスアンプ７のノード７ｄ、７ｃにそれぞれ接続され
ている。トランジスタ５、６のゲートは、Ｙスイッチ信
号Ｙｊで制御され、複数のディジット線対から所定のデ
ィジット線対を選択する為のものである。
ッチ用トランスファ用のトランジスタ５、６のソースま
たはドレインの一方が接続され、他方は、ダイナミック
センスアンプ７のノード７ｄ、７ｃにそれぞれ接続され
ている。トランジスタ５、６のゲートは、Ｙスイッチ信
号Ｙｊで制御され、複数のディジット線対から所定のデ
ィジット線対を選択する為のものである。
【００１３】ここで、トランジスタ５、６とノード７
ｃ、７ｄ間に、トランジスタ５、６と同様の形態を持つ
トランスファ回路を挿入する場合がある。これは、ダイ
ナミックセンスアンプ７でフル振幅した電位が、ディジ
ット線１０、１１に伝わらないようにするためのスイッ
チであるが、図１では、簡単の為に省略している。又、
符号７は、ダイナミックセンスアンプであり、センスア
ンプ７の構成は、インバータ７ａとインバータ７ｂとが
たすき掛けに接続されていて、インバータ７ａの出力と
インバータ７ｂの入力とがディジット線１０に接続され
るノード７ｄに接続され、インバータ７ａの入力とイン
バータ７ｂの出力とがディジット線１１に接続されるノ
ード７ｃに接続されている。
ｃ、７ｄ間に、トランジスタ５、６と同様の形態を持つ
トランスファ回路を挿入する場合がある。これは、ダイ
ナミックセンスアンプ７でフル振幅した電位が、ディジ
ット線１０、１１に伝わらないようにするためのスイッ
チであるが、図１では、簡単の為に省略している。又、
符号７は、ダイナミックセンスアンプであり、センスア
ンプ７の構成は、インバータ７ａとインバータ７ｂとが
たすき掛けに接続されていて、インバータ７ａの出力と
インバータ７ｂの入力とがディジット線１０に接続され
るノード７ｄに接続され、インバータ７ａの入力とイン
バータ７ｂの出力とがディジット線１１に接続されるノ
ード７ｃに接続されている。
【００１４】ここで、インバータ７ａ、７ｂのＮｃｈト
ランジスタのソースは、スイッチ用Ｎｃｈトランジスタ
８のドレインに接続されている。そして、Ｎｃｈトラン
ジスタ８のゲートは、信号ＳＥ１によって制御されてい
る。センスアンプ７のノード７ｃ、７ｄには、それぞ
れ、出力信号線ＳＡＢ、ＳＡＴが接続され、この出力信
号線ＳＡＢ、ＳＡＴにＮｃｈトランジスタ９、９１のド
レインを接続し、トランジスタ９、９１のソースはＧＮ
Ｄに接地され、ゲートを所定のパルス幅の信号ＳＥ０で
制御するように構成している。
ランジスタのソースは、スイッチ用Ｎｃｈトランジスタ
８のドレインに接続されている。そして、Ｎｃｈトラン
ジスタ８のゲートは、信号ＳＥ１によって制御されてい
る。センスアンプ７のノード７ｃ、７ｄには、それぞ
れ、出力信号線ＳＡＢ、ＳＡＴが接続され、この出力信
号線ＳＡＢ、ＳＡＴにＮｃｈトランジスタ９、９１のド
レインを接続し、トランジスタ９、９１のソースはＧＮ
Ｄに接地され、ゲートを所定のパルス幅の信号ＳＥ０で
制御するように構成している。
【００１５】次に、従来回路のタイミングチャートと比
較しながら、図２の動作タイミング（リード動作）につ
いて説明する。リード（Ｒｅａｄ）動作を開始する時刻
Ｔ１に、ＥＱ信号がＨになり、プリチャージ用Ｐｃｈト
ランジスタ１、２及びイコライザ用のＰｃｈトランジス
タ３とがＯＦＦする。
較しながら、図２の動作タイミング（リード動作）につ
いて説明する。リード（Ｒｅａｄ）動作を開始する時刻
Ｔ１に、ＥＱ信号がＨになり、プリチャージ用Ｐｃｈト
ランジスタ１、２及びイコライザ用のＰｃｈトランジス
タ３とがＯＦＦする。
【００１６】同じく時刻Ｔ１に、ワード線ＷｏｒｄがＨ
レベルになり、メモリセル４に保持されているデータが
読み出される。これにより、ディジット線対１０、１１
に、電位差が生じ始める。ここで、ディジット線１０側
をＨレベル、ディジット線１１側をＬレベルとする。Ｙ
ｊ信号もワード線と略同時に、Ｌレベルになり、Ｐｃｈ
トランジスタ５、６は導通状態となる。これにより、セ
ンスアンプ７のノード７ｃには、ＶＣＣ−３０ｍＶ程
度、ノード７ｄには、ＶＣＣ程度の電位が伝えられる。
上記電位差が伝えられ始めている時刻Ｔ２に、プルダウ
ン用の信号ＳＥ０がＨレベルになり、トランジスタ９、
９１がＯＮ状態になり、ノード７ｃ、７ｄの電位が降下
し始める。ここで、信号ＳＥ０は、任意の幅（Ｔ２’−
Ｔ２）を持ったパルス信号である。この動作により、ノ
ード７ｃ、７ｄの電位は、所定の電位まで引き下げられ
る。この場合、所定のレベルまで達するようにパルス
幅、Ｎｃｈトランジスタのゲート幅Ｗを設定する。ここ
で言う所定の電位レベルとは、センスアンプ７が高速動
作するのに適した感度となるＶＣＣ／２程度のレベルで
あるが、このレベルは、センスアンプの形態や次段のし
きい値により異なった任意の値であるものとする。ま
た、信号ＳＥ０がＬレベルとなる時刻Ｔ２’に関して
は、信号ＳＥ１がＨレベルとなる時刻Ｔ３と同時か、そ
れよりも早いものが望ましい。ただし、時刻Ｔ２’に関
しても、種々の要因により異なる。
レベルになり、メモリセル４に保持されているデータが
読み出される。これにより、ディジット線対１０、１１
に、電位差が生じ始める。ここで、ディジット線１０側
をＨレベル、ディジット線１１側をＬレベルとする。Ｙ
ｊ信号もワード線と略同時に、Ｌレベルになり、Ｐｃｈ
トランジスタ５、６は導通状態となる。これにより、セ
ンスアンプ７のノード７ｃには、ＶＣＣ−３０ｍＶ程
度、ノード７ｄには、ＶＣＣ程度の電位が伝えられる。
上記電位差が伝えられ始めている時刻Ｔ２に、プルダウ
ン用の信号ＳＥ０がＨレベルになり、トランジスタ９、
９１がＯＮ状態になり、ノード７ｃ、７ｄの電位が降下
し始める。ここで、信号ＳＥ０は、任意の幅（Ｔ２’−
Ｔ２）を持ったパルス信号である。この動作により、ノ
ード７ｃ、７ｄの電位は、所定の電位まで引き下げられ
る。この場合、所定のレベルまで達するようにパルス
幅、Ｎｃｈトランジスタのゲート幅Ｗを設定する。ここ
で言う所定の電位レベルとは、センスアンプ７が高速動
作するのに適した感度となるＶＣＣ／２程度のレベルで
あるが、このレベルは、センスアンプの形態や次段のし
きい値により異なった任意の値であるものとする。ま
た、信号ＳＥ０がＬレベルとなる時刻Ｔ２’に関して
は、信号ＳＥ１がＨレベルとなる時刻Ｔ３と同時か、そ
れよりも早いものが望ましい。ただし、時刻Ｔ２’に関
しても、種々の要因により異なる。
【００１７】上記のように、所定の電位レベルが得ら
れ、更に、ノード７ｃと７ｄの電位差（例えば、３０ｍ
Ｖ）が得られた時点（Ｔ３）において、信号ＳＥ１がＨ
になり、トランジスタ８がＯＮし、センスアンプ７が動
作し始める。その後、時刻Ｔ４の時点で、センスアンプ
７は、フル振幅する。以上が、本発明の動作であり、従
来例の動きと比較すると、信号ＳＥ１信号がＨになって
センスアンプ７のラッチ動作が開始する時刻Ｔ３は、同
じであるが、データがフル振幅する時刻Ｔ４は、プルダ
ウン用のトランジスタ９、９１の作用で、従来の回路よ
りも早くなる。
れ、更に、ノード７ｃと７ｄの電位差（例えば、３０ｍ
Ｖ）が得られた時点（Ｔ３）において、信号ＳＥ１がＨ
になり、トランジスタ８がＯＮし、センスアンプ７が動
作し始める。その後、時刻Ｔ４の時点で、センスアンプ
７は、フル振幅する。以上が、本発明の動作であり、従
来例の動きと比較すると、信号ＳＥ１信号がＨになって
センスアンプ７のラッチ動作が開始する時刻Ｔ３は、同
じであるが、データがフル振幅する時刻Ｔ４は、プルダ
ウン用のトランジスタ９、９１の作用で、従来の回路よ
りも早くなる。
【００１８】つまり、センスアンプが検出可能な電位差
（例えば３０ｍＶ）は、センスアンプの形態を変えなく
ては不可能であるが、入力（ノード７ｃ、７ｄ）に与え
られる電位が、ＶＣＣレベルから感度の良い次段のしき
い値である電位程度にスピーディに引き下げられている
為、データがフル振幅するスピードが速くなる。 （第２の実施例）図４に本発明の第２の実施例の回路図
を、又、図５にその動作タイミング図を示す。第１の実
施例との違いは、図１におけるＮｃｈトランジスタ９、
９１を、図４ではＰｃｈトランジスタ１２に置き換えた
ものである。
（例えば３０ｍＶ）は、センスアンプの形態を変えなく
ては不可能であるが、入力（ノード７ｃ、７ｄ）に与え
られる電位が、ＶＣＣレベルから感度の良い次段のしき
い値である電位程度にスピーディに引き下げられている
為、データがフル振幅するスピードが速くなる。 （第２の実施例）図４に本発明の第２の実施例の回路図
を、又、図５にその動作タイミング図を示す。第１の実
施例との違いは、図１におけるＮｃｈトランジスタ９、
９１を、図４ではＰｃｈトランジスタ１２に置き換えた
ものである。
【００１９】図５の動作タイミング図では、Ｐｃｈトラ
ンジスタを用いているので、図２のＳＥ０の波形を反転
させたものとなっている。この場合の効果としては、第
１の実施例と同様であるが、その他の効果として、閾値
分、クランプされた電位までしか降下しない為、電位が
必要以上に降下してしまうのを防ぐ働きがある。
ンジスタを用いているので、図２のＳＥ０の波形を反転
させたものとなっている。この場合の効果としては、第
１の実施例と同様であるが、その他の効果として、閾値
分、クランプされた電位までしか降下しない為、電位が
必要以上に降下してしまうのを防ぐ働きがある。
【００２０】また、この電位を引き下げるための手段と
しては、勿論、他の論理形式を用いたものでも構わな
い。このように、本発明の半導体記憶装置の制御方法
は、一対のディジット線と、このディジット線上の信号
を記憶するメモリセルと、このメモリセルの記憶したデ
ータを読み出すセンスアンプと、前記メモリセルが接続
されている前記ディジット線とセンスアンプとが接続さ
れている前記ディジット線との間に設けられたスイッチ
回路とからなる半導体記憶装置の制御方法において、所
定のメモリセルを選択すると共に、前記スイッチ回路を
オン状態にする第１のステップと、前記ディジット線を
グランドにプルダウンする第２のステップと、前記ディ
ジット線のグランドへのプルダウンを解除する第３のス
テップと、前記第３のステップ終了時点で、前記ディジ
ット線の電位を電源電圧の略１／２にするように制御す
る第４のステップとを含むものであり、更に、前記ディ
ジット線の電位を電源電圧の略１／２にした後、前記セ
ンスアンプをラッチし、前記選択したメモリセルに記憶
したデータを読み出す第５のステップとを含むものであ
る。
しては、勿論、他の論理形式を用いたものでも構わな
い。このように、本発明の半導体記憶装置の制御方法
は、一対のディジット線と、このディジット線上の信号
を記憶するメモリセルと、このメモリセルの記憶したデ
ータを読み出すセンスアンプと、前記メモリセルが接続
されている前記ディジット線とセンスアンプとが接続さ
れている前記ディジット線との間に設けられたスイッチ
回路とからなる半導体記憶装置の制御方法において、所
定のメモリセルを選択すると共に、前記スイッチ回路を
オン状態にする第１のステップと、前記ディジット線を
グランドにプルダウンする第２のステップと、前記ディ
ジット線のグランドへのプルダウンを解除する第３のス
テップと、前記第３のステップ終了時点で、前記ディジ
ット線の電位を電源電圧の略１／２にするように制御す
る第４のステップとを含むものであり、更に、前記ディ
ジット線の電位を電源電圧の略１／２にした後、前記セ
ンスアンプをラッチし、前記選択したメモリセルに記憶
したデータを読み出す第５のステップとを含むものであ
る。
【００２１】
【発明の効果】本発明に係わる半導体記憶装置とその制
御方法は、上述のように構成したので、読出し速度を高
速動作させることが可能になった。
御方法は、上述のように構成したので、読出し速度を高
速動作させることが可能になった。
【図１】本発明に係わる半導体記憶装置の第１の実施例
の回路図である。
の回路図である。
【図２】第１の実施例の動作波形図である。
【図３】メモリセルの回路図である。
【図４】本発明の第２の実施例の回路図である。
【図５】第２の実施例の動作波形図である。
【図６】従来例の回路図である。
【図７】従来例の動作波形図である。
１、２ Ｐｃｈトランジスタ（プリチャージ用） ３ Ｐｃｈトランジスタ（イコライズ用） ４ メモリセル ５、６ Ｐｃｈトランスファートランジスタ ７ ダイナミックセンスアンプ ７ａ、７ｂ インバータ回路 ７ｃ、７ｄ センスアンプのノード ８ Ｎｃｈトランジスタ（ラッチ用） ９、９１ Ｎｃｈトランジスタ（プルダウン用） １０、１１ ｄｉｇｉｔ線 １２ Ｐｃｈトランジスタ（プルダウン用）
Claims (8)
- 【請求項１】 一対のディジット線と、このディジット
線上の信号を記憶するメモリセルと、このメモリセルの
記憶したデータを読み出すセンスアンプと、前記メモリ
セルが接続されている前記ディジット線とセンスアンプ
とが接続されている前記ディジット線との間に設けられ
たスイッチ回路とからなる半導体記憶装置において、 前記メモリセルのデータを読み出す際、前記センスアン
プをラッチする直前に、前記ディジット線の電位を引き
下げるための手段を設け、前記センスアンプの読み出し
動作を早めたことを特徴とする半導体記憶装置。 - 【請求項２】 前記ディジット線の電位を引き下げるた
めの手段は、前記ディジット線とグランドとを接続する
スイッチングトランジスタで構成したことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記スイッチングトランジスタを制御す
る信号は、所定のパルス幅を有するパルス信号であるこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記スイッチングトランジスタは、Ｎチ
ャンネルＭＯＳトランジスタであることを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項５】 前記スイッチングトランジスタは、Ｐチ
ャンネルＭＯＳトランジスタであることを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項６】 前記スイッチングトランジスタは、バイ
ポーラトランジスタであることを特徴とする請求項３記
載の半導体記憶装置。 - 【請求項７】 一対のディジット線と、このディジット
線上の信号を記憶するメモリセルと、このメモリセルの
記憶したデータを読み出すセンスアンプと、前記メモリ
セルが接続されている前記ディジット線とセンスアンプ
とが接続されている前記ディジット線との間に設けられ
たスイッチ回路とからなる半導体記憶装置の制御方法に
おいて、 所定のメモリセルを選択すると共に、前記スイッチ回路
をオン状態にする第１のステップと、 前記ディジット線をグランドにプルダウンする第２のス
テップと、 前記ディジット線のグランドへのプルダウンを解除する
第３のステップと、 前記第３のステップ終了時点で、前記ディジット線の電
位を電源電圧の略１／２にするように制御する第４のス
テップと、を含むことを特徴とする半導体記憶装置の制
御方法。 - 【請求項８】 前記ディジット線の電位を電源電圧の略
１／２にした後、前記センスアンプをラッチし、前記選
択したメモリセルに記憶したデータを読み出す第５のス
テップと、 を含むことを特徴とする請求項７記載の半導体記憶装置
の制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07155199A JP3317270B2 (ja) | 1999-03-17 | 1999-03-17 | Ｓｒａｍ装置とその制御方法 |
| US09/525,611 US6331959B1 (en) | 1999-03-17 | 2000-03-14 | Semiconductor memory device and control method thereof |
| KR1020000013241A KR100338336B1 (ko) | 1999-03-17 | 2000-03-16 | 반도체 기억 장치 및 그 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07155199A JP3317270B2 (ja) | 1999-03-17 | 1999-03-17 | Ｓｒａｍ装置とその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000268577A true JP2000268577A (ja) | 2000-09-29 |
| JP3317270B2 JP3317270B2 (ja) | 2002-08-26 |
Family
ID=13463996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07155199A Expired - Fee Related JP3317270B2 (ja) | 1999-03-17 | 1999-03-17 | Ｓｒａｍ装置とその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6331959B1 (ja) |
| JP (1) | JP3317270B2 (ja) |
| KR (1) | KR100338336B1 (ja) |
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| JP4646106B2 (ja) * | 2004-05-25 | 2011-03-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US9013940B2 (en) * | 2013-02-28 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sense amplifier |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
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| US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
| JPH0814989B2 (ja) | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| JP2980797B2 (ja) * | 1993-12-03 | 1999-11-22 | シャープ株式会社 | Ｍｏｓ型スタティックメモリ装置 |
| US5835427A (en) * | 1993-12-22 | 1998-11-10 | Stmicroelectronics, Inc. | Stress test mode |
| JPH087573A (ja) | 1994-06-14 | 1996-01-12 | Mitsubishi Electric Corp | 半導体記憶装置と、そのデータの読出および書込方法 |
-
1999
- 1999-03-17 JP JP07155199A patent/JP3317270B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-14 US US09/525,611 patent/US6331959B1/en not_active Expired - Lifetime
- 2000-03-16 KR KR1020000013241A patent/KR100338336B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3317270B2 (ja) | 2002-08-26 |
| US6331959B1 (en) | 2001-12-18 |
| KR20000062905A (ko) | 2000-10-25 |
| KR100338336B1 (ko) | 2002-05-27 |
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