JP2000223703A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000223703A JP2000223703A JP11022688A JP2268899A JP2000223703A JP 2000223703 A JP2000223703 A JP 2000223703A JP 11022688 A JP11022688 A JP 11022688A JP 2268899 A JP2268899 A JP 2268899A JP 2000223703 A JP2000223703 A JP 2000223703A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- film
- semiconductor substrate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 239000000758 substrate Substances 0.000 claims abstract description 151
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 18
- 238000011109 contamination Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 204
- 238000009792 diffusion process Methods 0.000 claims description 157
- 238000000034 method Methods 0.000 claims description 66
- 229910021332 silicide Inorganic materials 0.000 claims description 65
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 65
- 239000012535 impurity Substances 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 239000011229 interlayer Substances 0.000 claims description 43
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 32
- 238000006243 chemical reaction Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 22
- 238000010306 acid treatment Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 13
- 230000002265 prevention Effects 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 229910000510 noble metal Inorganic materials 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 108
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 108
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 60
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 50
- 229920005591 polysilicon Polymers 0.000 abstract description 47
- 239000000126 substance Substances 0.000 abstract description 9
- 239000010408 film Substances 0.000 description 442
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 110
- 229910052710 silicon Inorganic materials 0.000 description 110
- 239000010703 silicon Substances 0.000 description 110
- 238000005530 etching Methods 0.000 description 23
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 22
- 238000002955 isolation Methods 0.000 description 21
- 238000001020 plasma etching Methods 0.000 description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229910052763 palladium Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 9
- 229910017052 cobalt Inorganic materials 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 238000000137 annealing Methods 0.000 description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 229910001936 tantalum oxide Inorganic materials 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000007790 solid phase Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- 239000010955 niobium Substances 0.000 description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 101100321670 Fagopyrum esculentum FA18 gene Proteins 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 150000002940 palladium Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】本発明は、半導体基板表面のＲＩＥ処理による
汚染を防止する。 【解決手段】半導体基板１００上にシリコン窒化膜１０
２を形成し、このシリコン窒化膜１０２上にポリシリコ
ン１０３を選択的に形成する。このポリシリコン１０３
上にシリコン酸化膜１０４を形成し、また、ポリシリコ
ン１０３の側面にシリコン酸化膜１０５を形成する。そ
の後、リン酸の薬液処理を行うことにより、半導体基板
１００表面に汚染層を形成することなく、シリコン窒化
膜１０２を除去し、半導体基板１００表面を露出するこ
とができる。
汚染を防止する。 【解決手段】半導体基板１００上にシリコン窒化膜１０
２を形成し、このシリコン窒化膜１０２上にポリシリコ
ン１０３を選択的に形成する。このポリシリコン１０３
上にシリコン酸化膜１０４を形成し、また、ポリシリコ
ン１０３の側面にシリコン酸化膜１０５を形成する。そ
の後、リン酸の薬液処理を行うことにより、半導体基板
１００表面に汚染層を形成することなく、シリコン窒化
膜１０２を除去し、半導体基板１００表面を露出するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、微細化が要求される素子構
造に関する。
の製造方法に係わり、特に、微細化が要求される素子構
造に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいて、微細かつ高速な
素子の実現のために、浅いソース・ドレイン拡散層を形
成する要求と、その拡散層上に形成するシリサイド膜に
よる拡散層接合リーク電流の発生の問題を同時に解決で
きる技術が要求される。この要求を満たす有効な技術と
して、ソース・ドレイン拡散層上にシリコンをエピタキ
シャル成長させ、ソース・ドレイン拡散層の表面を元々
のシリコン基板の表面よりも迫り上げるエレベーテッド
・ソース・ドレイン技術がある。
素子の実現のために、浅いソース・ドレイン拡散層を形
成する要求と、その拡散層上に形成するシリサイド膜に
よる拡散層接合リーク電流の発生の問題を同時に解決で
きる技術が要求される。この要求を満たす有効な技術と
して、ソース・ドレイン拡散層上にシリコンをエピタキ
シャル成長させ、ソース・ドレイン拡散層の表面を元々
のシリコン基板の表面よりも迫り上げるエレベーテッド
・ソース・ドレイン技術がある。
【０００３】このエレベーテッド・ソース・ドレイン技
術により形成されたエレベーテッド・ソース・ドレイン
拡散層、及びシリサイド膜を有するＭＯＳＦＥＴの製造
工程を以下に示す。
術により形成されたエレベーテッド・ソース・ドレイン
拡散層、及びシリサイド膜を有するＭＯＳＦＥＴの製造
工程を以下に示す。
【０００４】まず、図２６（ａ）に示すように、ＳＴＩ
（Shallow Trench Isolation）技術等を用いて、シリコ
ン基板１０内にシリコン酸化膜からなる素子分離領域１
１が形成される。この素子分離領域１１が形成されてい
ないシリコン基板１０上に、酸化技術を用いて厚さが例
えば３ｎｍのゲート酸化膜１２が形成される。
（Shallow Trench Isolation）技術等を用いて、シリコ
ン基板１０内にシリコン酸化膜からなる素子分離領域１
１が形成される。この素子分離領域１１が形成されてい
ないシリコン基板１０上に、酸化技術を用いて厚さが例
えば３ｎｍのゲート酸化膜１２が形成される。
【０００５】次に、ＣＶＤ（Chemical Vapor Depositio
n）技術を用いて、ゲート酸化膜１２上に、将来除去さ
れるダミーのゲートとして、厚さが例えば１５０ｎｍの
ポリシリコン１３が形成され、このポリシリコン１３上
に厚さが例えば５０ｎｍのシリコン窒化膜１４が形成さ
れる。その後、リソグラフィ技術を用いてシリコン窒化
膜１４上にパターニングされたレジスト（図示せず）が
形成され、ＲＩＥ（反応性イオンエッチング）技術を用
いてポリシリコン１３及びシリコン窒化膜１４が選択的
に除去され、積層構造からなるダミーゲートが形成され
る。ここで、ポリシリコン１３には、リン（Ｐ）、ヒ素
（Ａｓ）等のＮ型不純物、又はボロン（Ｂ）等のＰ型不
純物が注入されてもよい。
n）技術を用いて、ゲート酸化膜１２上に、将来除去さ
れるダミーのゲートとして、厚さが例えば１５０ｎｍの
ポリシリコン１３が形成され、このポリシリコン１３上
に厚さが例えば５０ｎｍのシリコン窒化膜１４が形成さ
れる。その後、リソグラフィ技術を用いてシリコン窒化
膜１４上にパターニングされたレジスト（図示せず）が
形成され、ＲＩＥ（反応性イオンエッチング）技術を用
いてポリシリコン１３及びシリコン窒化膜１４が選択的
に除去され、積層構造からなるダミーゲートが形成され
る。ここで、ポリシリコン１３には、リン（Ｐ）、ヒ素
（Ａｓ）等のＮ型不純物、又はボロン（Ｂ）等のＰ型不
純物が注入されてもよい。
【０００６】次に、イオン注入により、シリコン基板１
０の表面にエクステンション拡散層領域１５が形成され
る。
０の表面にエクステンション拡散層領域１５が形成され
る。
【０００７】次に、ＣＶＤ技術により全面にシリコン酸
化膜が形成される。その後、図２６（ｂ）に示すよう
に、ＲＩＥ技術によりシリコン酸化膜がエッチングさ
れ、シリコン基板１０の表面が露出されるとともに、ポ
リシリコン１３の側面にシリコン酸化膜の側壁１６が形
成される。
化膜が形成される。その後、図２６（ｂ）に示すよう
に、ＲＩＥ技術によりシリコン酸化膜がエッチングさ
れ、シリコン基板１０の表面が露出されるとともに、ポ
リシリコン１３の側面にシリコン酸化膜の側壁１６が形
成される。
【０００８】図２６（ｃ）に示すように、シリコン基板
１０が露出された領域のみ選択的にシリコンをエピタキ
シャル成長させ、エレベーテッド・ソース・ドレイン拡
散層１７が形成される。この際、ポリシリコン１３の側
面はシリコン酸化膜１６で形成されているため、結晶成
長はポリシリコンの側面においてファセットを生じて成
長する。
１０が露出された領域のみ選択的にシリコンをエピタキ
シャル成長させ、エレベーテッド・ソース・ドレイン拡
散層１７が形成される。この際、ポリシリコン１３の側
面はシリコン酸化膜１６で形成されているため、結晶成
長はポリシリコンの側面においてファセットを生じて成
長する。
【０００９】図２７（ａ）に示すように、エレベーテッ
ド・ソース・ドレイン拡散層１７中の不純物を固相拡散
させソース・ドレイン拡散層１８が形成される。
ド・ソース・ドレイン拡散層１７中の不純物を固相拡散
させソース・ドレイン拡散層１８が形成される。
【００１０】図２７（ｂ）に示すように、全面にコバル
ト、あるいはチタン等の金属膜が形成された後、サリサ
イド・プロセス技術を用いて、ダミーゲートをマスクに
エレベーテッド・ソース・ドレイン拡散層１７の表面に
コバルト、あるいはチタン等のシリサイド膜１９が形成
される。その後、ウエットエッチング等により、未反応
の金属膜が除去される。
ト、あるいはチタン等の金属膜が形成された後、サリサ
イド・プロセス技術を用いて、ダミーゲートをマスクに
エレベーテッド・ソース・ドレイン拡散層１７の表面に
コバルト、あるいはチタン等のシリサイド膜１９が形成
される。その後、ウエットエッチング等により、未反応
の金属膜が除去される。
【００１１】次に、ＣＶＤ法により、全面に例えばシリ
コン酸化膜等の層間絶縁膜２０が形成される。図２７
（ｃ）に示すように、ＣＭＰ技術により層間絶縁膜２０
の平坦化が行われ、ダミーゲート上部のシリコン窒化膜
１４及びシリコン酸化膜の側壁１６の表面が露出され
る。
コン酸化膜等の層間絶縁膜２０が形成される。図２７
（ｃ）に示すように、ＣＭＰ技術により層間絶縁膜２０
の平坦化が行われ、ダミーゲート上部のシリコン窒化膜
１４及びシリコン酸化膜の側壁１６の表面が露出され
る。
【００１２】図２８（ａ）に示すように、例えばリン酸
を用いて、ダミーゲート上部のシリコン窒化膜１４が層
間絶縁膜２０に対し選択的に除去される。この際、シリ
コン酸化膜の側壁１６もポリシリコン１３表面の高さ程
度までエッチングされる。その後、例えばＣＤＥ（Chem
ical Dry Etching）技術を用いて、ポリシリコン１３が
層間絶縁膜２０、シリコン酸化膜の側壁１６に対し選択
的に除去される。次に、フッ酸等のウエット処理により
ダミーのシリコン酸化膜１２が除去され、ゲート電極形
成部が全て開口される。
を用いて、ダミーゲート上部のシリコン窒化膜１４が層
間絶縁膜２０に対し選択的に除去される。この際、シリ
コン酸化膜の側壁１６もポリシリコン１３表面の高さ程
度までエッチングされる。その後、例えばＣＤＥ（Chem
ical Dry Etching）技術を用いて、ポリシリコン１３が
層間絶縁膜２０、シリコン酸化膜の側壁１６に対し選択
的に除去される。次に、フッ酸等のウエット処理により
ダミーのシリコン酸化膜１２が除去され、ゲート電極形
成部が全て開口される。
【００１３】図２８（ｂ）に示すように、シリコン基板
１０の酸化、あるいはＣＶＤ法等による高誘電体絶縁膜
を堆積してゲート絶縁膜２１が形成される。その後、全
面に導電体であるバリア膜（反応防止膜）として例えば
チタン窒化膜２２が形成され、このチタン窒化膜２２上
に金属膜としてタングステン２３が形成される。
１０の酸化、あるいはＣＶＤ法等による高誘電体絶縁膜
を堆積してゲート絶縁膜２１が形成される。その後、全
面に導電体であるバリア膜（反応防止膜）として例えば
チタン窒化膜２２が形成され、このチタン窒化膜２２上
に金属膜としてタングステン２３が形成される。
【００１４】図２８（ｃ）に示すように、ＣＭＰ技術を
用いて、チタン窒化膜２２及びタングステン２３の平坦
化が行われ、積層構造のゲート電極２４が形成される。
用いて、チタン窒化膜２２及びタングステン２３の平坦
化が行われ、積層構造のゲート電極２４が形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来技術による半導体装置の製造方法は以下に示す問題を
有している。
来技術による半導体装置の製造方法は以下に示す問題を
有している。
【００１６】第１の問題として、従来の方法において
は、シリコン酸化膜をエッチングし、シリコン基板１０
の表面を露出するとともにシリコン酸化膜の側壁１６を
形成する際、ＲＩＥ技術が用いられている。
は、シリコン酸化膜をエッチングし、シリコン基板１０
の表面を露出するとともにシリコン酸化膜の側壁１６を
形成する際、ＲＩＥ技術が用いられている。
【００１７】そのため、図２９に示すように、露出した
シリコン基板１０表面にはエッチングガスの成分として
のカーボン（Ｃ）、水素（Ｈ）、酸素（Ｏ）、フッ素
（Ｆ）等のいずれかがシリコン基板１０に侵入し汚染層
２５が５乃至３０ｎｍ程度の深さまで形成される。
シリコン基板１０表面にはエッチングガスの成分として
のカーボン（Ｃ）、水素（Ｈ）、酸素（Ｏ）、フッ素
（Ｆ）等のいずれかがシリコン基板１０に侵入し汚染層
２５が５乃至３０ｎｍ程度の深さまで形成される。
【００１８】また、全面に形成されたシリコン酸化膜を
シリコン基板１０に対して選択的にＲＩＥを行ってい
る。しかしながら、選択比は無限大ではないため、シリ
コン基板１０の露出面はエッチングされて後退する。
シリコン基板１０に対して選択的にＲＩＥを行ってい
る。しかしながら、選択比は無限大ではないため、シリ
コン基板１０の露出面はエッチングされて後退する。
【００１９】更に、素子分離領域１１はシリコン酸化膜
で形成されている。このため、ＲＩＥにより素子分離領
域１１もエッチングされて後退し、その結果素子領域の
シリコン基板１０の側面が露出するという問題も発生す
る。
で形成されている。このため、ＲＩＥにより素子分離領
域１１もエッチングされて後退し、その結果素子領域の
シリコン基板１０の側面が露出するという問題も発生す
る。
【００２０】従って、図３０に示すように、ＲＩＥによ
り生じた汚染層２５により、シリコンのエピタキシャル
成長が阻害され、エピタキシャル成長が局所的に進まず
に低いファセット・エレベーテッド・ソース・ドレイン
拡散層２６が形成される。また、汚染層２５により、エ
ピタキシャル層の中に結晶欠陥が形成されるため、ファ
セット角がばらついたり、堆積膜厚がばらついてしまう
といった問題も発生する。
り生じた汚染層２５により、シリコンのエピタキシャル
成長が阻害され、エピタキシャル成長が局所的に進まず
に低いファセット・エレベーテッド・ソース・ドレイン
拡散層２６が形成される。また、汚染層２５により、エ
ピタキシャル層の中に結晶欠陥が形成されるため、ファ
セット角がばらついたり、堆積膜厚がばらついてしまう
といった問題も発生する。
【００２１】また、上述した汚染層２５による不純物の
拡散抑制等の問題に加え、シリコン基板１０の表面がＲ
ＩＥによりエッチングされている。また、そのエッチン
グ量はウエハ面内あるいはゲート・パターン間でばらつ
きを生じる。このため、ソース・ドレイン拡散層１８を
形成する際、ソース・ドレイン拡散層１８の深さにばら
つきが生じる。このソース・ドレイン拡散層１８の深さ
のばらつきは、ゲート長が細くなるにつれて、ＭＯＳＦ
ＥＴのしきい値のばらつきに及ぼす影響が増大する。従
って、ＭＯＳＦＥＴの微細化とともに安定な回路の動作
が不可能となり、歩留まりが大幅に低下するという問題
が生じる。
拡散抑制等の問題に加え、シリコン基板１０の表面がＲ
ＩＥによりエッチングされている。また、そのエッチン
グ量はウエハ面内あるいはゲート・パターン間でばらつ
きを生じる。このため、ソース・ドレイン拡散層１８を
形成する際、ソース・ドレイン拡散層１８の深さにばら
つきが生じる。このソース・ドレイン拡散層１８の深さ
のばらつきは、ゲート長が細くなるにつれて、ＭＯＳＦ
ＥＴのしきい値のばらつきに及ぼす影響が増大する。従
って、ＭＯＳＦＥＴの微細化とともに安定な回路の動作
が不可能となり、歩留まりが大幅に低下するという問題
が生じる。
【００２２】次に、第２の問題として、従来の方法にお
いては、図２６（ａ）に示すように、イオン注入によっ
てエクステンション拡散層１５を形成した後、エピタキ
シャル成長によりエレベーテッド・ソース・ドレイン拡
散層１７（図２６（ｃ））を形成している。
いては、図２６（ａ）に示すように、イオン注入によっ
てエクステンション拡散層１５を形成した後、エピタキ
シャル成長によりエレベーテッド・ソース・ドレイン拡
散層１７（図２６（ｃ））を形成している。
【００２３】このため、同一のシリコン基板上にＮ型と
Ｐ型のトランジスタを形成する場合、ソース・ドレイン
拡散層内の不純物が異なるため、Ｎ型とＰ型のそれぞれ
の拡散層上のエピタキシャル成長を同じ膜厚に制御する
ことが困難である。また、エピタキシャル成長による熱
処理によってエクステンション拡散層１５の領域が広が
るという問題も生じる。
Ｐ型のトランジスタを形成する場合、ソース・ドレイン
拡散層内の不純物が異なるため、Ｎ型とＰ型のそれぞれ
の拡散層上のエピタキシャル成長を同じ膜厚に制御する
ことが困難である。また、エピタキシャル成長による熱
処理によってエクステンション拡散層１５の領域が広が
るという問題も生じる。
【００２４】更に、第３の問題としては、従来の方法に
おいては、図２８（ｂ）に示すように、ゲート絶縁膜２
１を形成する際、エレベーテッド・ソース・ドレイン拡
散層１７表面にシリサイド膜１９が形成されている。
おいては、図２８（ｂ）に示すように、ゲート絶縁膜２
１を形成する際、エレベーテッド・ソース・ドレイン拡
散層１７表面にシリサイド膜１９が形成されている。
【００２５】このため、シリサイド膜１９中のメタルが
ゲート絶縁膜２１へ混入することによりゲート絶縁膜２
１の信頼性劣化が生じる。また、この問題を回避するこ
とが極めて困難となる。
ゲート絶縁膜２１へ混入することによりゲート絶縁膜２
１の信頼性劣化が生じる。また、この問題を回避するこ
とが極めて困難となる。
【００２６】更に、この種のダマシン・ゲート形成技術
では、ダミーゲート除去時にチャネル領域のみにイオン
注入により不純物を導入することが可能である。しか
し、従来の製造方法によると、イオン注入後の活性化の
熱工程において、シリサイド膜１９のアグロメレーショ
ンによりソース・ドレイン拡散層の抵抗が急激に上昇す
るという問題が発生し、上記問題と併せて更に製造が困
難となる。
では、ダミーゲート除去時にチャネル領域のみにイオン
注入により不純物を導入することが可能である。しか
し、従来の製造方法によると、イオン注入後の活性化の
熱工程において、シリサイド膜１９のアグロメレーショ
ンによりソース・ドレイン拡散層の抵抗が急激に上昇す
るという問題が発生し、上記問題と併せて更に製造が困
難となる。
【００２７】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、半導体基板表
面のＲＩＥ処理による汚染を防止し、エレベーテッド・
ソース・ドレイン拡散層の膜厚の制御が可能で、且つゲ
ート絶縁膜の信頼性を向上することができる半導体装置
及びその製造方法を提供することにある。
たものであり、その目的とするところは、半導体基板表
面のＲＩＥ処理による汚染を防止し、エレベーテッド・
ソース・ドレイン拡散層の膜厚の制御が可能で、且つゲ
ート絶縁膜の信頼性を向上することができる半導体装置
及びその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００２９】本発明の半導体装置は、半導体基板上に選
択的に形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成されたゲート電極と、前記ゲート電極上に形成さ
れた第２の絶縁膜と、前記ゲート電極の側面に形成され
た第３の絶縁膜と、前記第３の絶縁膜の両側の汚染層を
持たない前記半導体基板上に前記半導体基板の表面より
高く形成されたファセットを有するソース・ドレイン領
域と、前記ソース・ドレイン領域下の前記半導体基板内
に形成された拡散層と、前記ソース・ドレイン領域上に
形成されたシリサイド膜とを有する。
択的に形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成されたゲート電極と、前記ゲート電極上に形成さ
れた第２の絶縁膜と、前記ゲート電極の側面に形成され
た第３の絶縁膜と、前記第３の絶縁膜の両側の汚染層を
持たない前記半導体基板上に前記半導体基板の表面より
高く形成されたファセットを有するソース・ドレイン領
域と、前記ソース・ドレイン領域下の前記半導体基板内
に形成された拡散層と、前記ソース・ドレイン領域上に
形成されたシリサイド膜とを有する。
【００３０】本発明の半導体装置は、半導体基板上に選
択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の側面に形
成された側壁と、前記ゲート絶縁膜の両側の前記半導体
基板上に前記半導体基板の表面より高く形成されたソー
ス・ドレイン領域とを有し、前記側壁が誘電率の異なる
絶縁膜で形成されている。
択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の側面に形
成された側壁と、前記ゲート絶縁膜の両側の前記半導体
基板上に前記半導体基板の表面より高く形成されたソー
ス・ドレイン領域とを有し、前記側壁が誘電率の異なる
絶縁膜で形成されている。
【００３１】前記側壁を形成する絶縁膜の少なくとも１
層は空気である。
層は空気である。
【００３２】本発明の半導体装置は、半導体基板上に選
択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の側面に形
成された絶縁膜からなる側壁と、前記ゲート電極の表面
に形成された金属酸化膜と、前記ゲート電極の両側に位
置する前記半導体基板内に形成された拡散層と、前記拡
散層上で前記側壁と接して形成されたソース・ドレイン
領域と、前記ソース・ドレイン領域の表面に形成された
シリサイド膜とを有し、前記金属酸化膜の表面と前記シ
リサイド膜の表面が同じ高さである。
択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の側面に形
成された絶縁膜からなる側壁と、前記ゲート電極の表面
に形成された金属酸化膜と、前記ゲート電極の両側に位
置する前記半導体基板内に形成された拡散層と、前記拡
散層上で前記側壁と接して形成されたソース・ドレイン
領域と、前記ソース・ドレイン領域の表面に形成された
シリサイド膜とを有し、前記金属酸化膜の表面と前記シ
リサイド膜の表面が同じ高さである。
【００３３】前記シリサイド膜は、アルミニウムの融点
より低い温度でシリサイドを形成する貴金属を含むシリ
サイド膜である。また、前記シリサイド膜は、パラジウ
ム、ニッケル、白金、コバルトのいずれか１つからなる
金属、あるいはそれらの少なくとも１つを含む合金であ
る。
より低い温度でシリサイドを形成する貴金属を含むシリ
サイド膜である。また、前記シリサイド膜は、パラジウ
ム、ニッケル、白金、コバルトのいずれか１つからなる
金属、あるいはそれらの少なくとも１つを含む合金であ
る。
【００３４】前記ゲート電極の金属は、アルミニウム、
チタン、ジルコニウム、ハフニウム、タンタル、ニオ
ブ、バナジウム、あるいはこれらの窒化物のいずれかで
ある。
チタン、ジルコニウム、ハフニウム、タンタル、ニオ
ブ、バナジウム、あるいはこれらの窒化物のいずれかで
ある。
【００３５】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にゲート電極を選択的に形成する工程と、前記ゲ
ート電極上に第２の絶縁膜を選択的に形成する工程と、
前記ゲート電極の側面に第３の絶縁膜を形成する工程
と、リン酸処理により、前記ゲート電極及び前記第３の
絶縁膜が形成されていない前記半導体基板上の前記第１
の絶縁膜を除去し、前記半導体基板の表面を露出する工
程と、前記露出された半導体基板をエピタキシャル成長
し、ファセットを有するエピタキシャル層を形成する工
程と、前記エピタキシャル層にイオン注入を行い、第１
の拡散層を形成する工程と、前記第１の拡散層中の不純
物を拡散させて、前記半導体基板表面に第２の拡散層を
形成する工程とを含む。
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にゲート電極を選択的に形成する工程と、前記ゲ
ート電極上に第２の絶縁膜を選択的に形成する工程と、
前記ゲート電極の側面に第３の絶縁膜を形成する工程
と、リン酸処理により、前記ゲート電極及び前記第３の
絶縁膜が形成されていない前記半導体基板上の前記第１
の絶縁膜を除去し、前記半導体基板の表面を露出する工
程と、前記露出された半導体基板をエピタキシャル成長
し、ファセットを有するエピタキシャル層を形成する工
程と、前記エピタキシャル層にイオン注入を行い、第１
の拡散層を形成する工程と、前記第１の拡散層中の不純
物を拡散させて、前記半導体基板表面に第２の拡散層を
形成する工程とを含む。
【００３６】前記リン酸処理の加熱温度は室温乃至１８
０℃間である。
０℃間である。
【００３７】前記リン酸処理の加熱温度は１６０℃であ
る。
る。
【００３８】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にダミーゲートを選択的に形成する工程と、前記
ダミーゲートの側面に第２の絶縁膜を形成する工程と、
リン酸処理により、前記ダミーゲート及び前記第２の絶
縁膜が形成されていない前記半導体基板上の前記第１の
絶縁膜を除去し、前記半導体基板の表面を露出する工程
と、前記露出された半導体基板をエピタキシャル成長
し、ファセットを有するエピタキシャル層を形成する工
程と、前記エピタキシャル層にイオン注入を行い、第１
の拡散層を形成する工程と、前記第１の拡散層中の不純
物を拡散させて、前記半導体基板表面に第２の拡散層を
形成する工程と、前記第１の拡散層表面にシリサイド膜
を形成する工程と、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜を平坦化し、前記ダミーゲートの表
面を露出する工程と、前記ダミーゲート及び前記第１の
絶縁膜を除去し、開口を形成する工程と、前記開口にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に反
応防止膜を形成する工程と、前記反応防止膜上に金属膜
を形成する工程と、前記ゲート絶縁膜及び前記反応防止
膜及び前記金属膜を平坦化し、前記層間絶縁膜の表面を
露出させる工程とを含む。
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にダミーゲートを選択的に形成する工程と、前記
ダミーゲートの側面に第２の絶縁膜を形成する工程と、
リン酸処理により、前記ダミーゲート及び前記第２の絶
縁膜が形成されていない前記半導体基板上の前記第１の
絶縁膜を除去し、前記半導体基板の表面を露出する工程
と、前記露出された半導体基板をエピタキシャル成長
し、ファセットを有するエピタキシャル層を形成する工
程と、前記エピタキシャル層にイオン注入を行い、第１
の拡散層を形成する工程と、前記第１の拡散層中の不純
物を拡散させて、前記半導体基板表面に第２の拡散層を
形成する工程と、前記第１の拡散層表面にシリサイド膜
を形成する工程と、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜を平坦化し、前記ダミーゲートの表
面を露出する工程と、前記ダミーゲート及び前記第１の
絶縁膜を除去し、開口を形成する工程と、前記開口にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に反
応防止膜を形成する工程と、前記反応防止膜上に金属膜
を形成する工程と、前記ゲート絶縁膜及び前記反応防止
膜及び前記金属膜を平坦化し、前記層間絶縁膜の表面を
露出させる工程とを含む。
【００３９】前記ゲート絶縁膜はタンタル酸化膜であ
る。前記反応防止膜はチタン窒化膜である。前記金属膜
はアルミニウムである。
る。前記反応防止膜はチタン窒化膜である。前記金属膜
はアルミニウムである。
【００４０】本発明の半導体装置の製造方法は、半導体
基板上に選択的にダミーゲートを形成する工程と、前記
ダミーゲートの側面に第１の絶縁膜側壁を形成する工程
と、前記ダミーゲートの形成されていない前記半導体基
板上にエピタキシャル層を形成する工程と、前記エピタ
キシャル層に不純物を注入し第１の拡散層を形成する工
程と、前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁
を形成する工程と、前記第２の絶縁膜側壁の側面に第３
の絶縁膜側壁を形成する工程と、前記半導体基板に不純
物を注入し前記半導体基板表面に第２の拡散層を形成す
る工程と、全面に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの
表面を露出する工程と、前記ダミーゲートを除去し、第
１の溝を形成する工程と、前記第１の溝の底面にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記溝
内にゲート電極を形成する工程とを含む。
基板上に選択的にダミーゲートを形成する工程と、前記
ダミーゲートの側面に第１の絶縁膜側壁を形成する工程
と、前記ダミーゲートの形成されていない前記半導体基
板上にエピタキシャル層を形成する工程と、前記エピタ
キシャル層に不純物を注入し第１の拡散層を形成する工
程と、前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁
を形成する工程と、前記第２の絶縁膜側壁の側面に第３
の絶縁膜側壁を形成する工程と、前記半導体基板に不純
物を注入し前記半導体基板表面に第２の拡散層を形成す
る工程と、全面に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの
表面を露出する工程と、前記ダミーゲートを除去し、第
１の溝を形成する工程と、前記第１の溝の底面にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記溝
内にゲート電極を形成する工程とを含む。
【００４１】前記ゲート電極を形成した後、前記第１の
絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第
３の溝を形成する工程と、全面に第２の層間絶縁膜を形
成する工程とを含む。
絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第
３の溝を形成する工程と、全面に第２の層間絶縁膜を形
成する工程とを含む。
【００４２】本発明の半導体装置の製造方法は、半導体
基板上に選択的にダミーゲートを形成する工程と、前記
ダミーゲートの側面に第１の絶縁膜側壁を形成する工程
と、前記ダミーゲートの形成されていない前記半導体基
板上に前記第１の絶縁膜側壁と接する第１のエピタキシ
ャル層を形成する工程と、前記エピタキシャル層に不純
物を注入し、第１の拡散層を形成する工程と、前記第１
の絶縁膜側壁の側面に第２の絶縁膜側壁を形成する工程
と、前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を
形成する工程と、前記第１の拡散層上に前記第２の絶縁
膜側壁と接する第２のエピタキシャル層を形成する工程
と、前記第２のエピタキシャル層に不純物を注入し、第
２の拡散層を形成する工程と、全面に第１の層間絶縁膜
を形成する工程と、前記第１の層間絶縁膜を平坦化し、
前記ダミーゲートの表面を露出する工程と、前記ダミー
ゲートを除去し、第１の溝を形成する工程と、前記第１
の溝の底面にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程とを含む。
基板上に選択的にダミーゲートを形成する工程と、前記
ダミーゲートの側面に第１の絶縁膜側壁を形成する工程
と、前記ダミーゲートの形成されていない前記半導体基
板上に前記第１の絶縁膜側壁と接する第１のエピタキシ
ャル層を形成する工程と、前記エピタキシャル層に不純
物を注入し、第１の拡散層を形成する工程と、前記第１
の絶縁膜側壁の側面に第２の絶縁膜側壁を形成する工程
と、前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を
形成する工程と、前記第１の拡散層上に前記第２の絶縁
膜側壁と接する第２のエピタキシャル層を形成する工程
と、前記第２のエピタキシャル層に不純物を注入し、第
２の拡散層を形成する工程と、全面に第１の層間絶縁膜
を形成する工程と、前記第１の層間絶縁膜を平坦化し、
前記ダミーゲートの表面を露出する工程と、前記ダミー
ゲートを除去し、第１の溝を形成する工程と、前記第１
の溝の底面にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程とを含む。
【００４３】前記ゲート電極を形成した後、前記第１の
絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第
３の溝を形成する工程と、全面に第２の層間絶縁膜を形
成する工程とを含む。
絶縁膜側壁及び第３の絶縁膜側壁を除去し、第２及び第
３の溝を形成する工程と、全面に第２の層間絶縁膜を形
成する工程とを含む。
【００４４】前記第２の層間絶縁膜の形成時に、第２及
び第３の溝が埋め込まれる。また、前記第２の層間絶縁
膜の形成時に、第２及び第３の溝に空洞が形成される。
び第３の溝が埋め込まれる。また、前記第２の層間絶縁
膜の形成時に、第２及び第３の溝に空洞が形成される。
【００４５】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に選択的にゲート電極を形成する工程と、前記ゲ
ート電極の側面に第１の絶縁膜側壁を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜側壁の形成されて
いない前記半導体基板上にエピタキシャル層を形成する
工程と、前記エピタキシャル層に不純物を注入し第１の
拡散層を形成する工程と、前記第１の絶縁膜側壁の側面
に第２の絶縁膜側壁を形成する工程と、前記第２の絶縁
膜側壁の側面に第３の絶縁膜側壁を形成する工程と、前
記半導体基板に不純物を注入し前記半導体基板表面に第
２の拡散層を形成する工程とを含む。
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上に選択的にゲート電極を形成する工程と、前記ゲ
ート電極の側面に第１の絶縁膜側壁を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜側壁の形成されて
いない前記半導体基板上にエピタキシャル層を形成する
工程と、前記エピタキシャル層に不純物を注入し第１の
拡散層を形成する工程と、前記第１の絶縁膜側壁の側面
に第２の絶縁膜側壁を形成する工程と、前記第２の絶縁
膜側壁の側面に第３の絶縁膜側壁を形成する工程と、前
記半導体基板に不純物を注入し前記半導体基板表面に第
２の拡散層を形成する工程とを含む。
【００４６】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にダミーゲートを選択的に形成する工程と、前記
ダミーゲートをマスクとして前記半導体基板表面に第１
の拡散層を形成する工程と、前記ダミーゲートの側面に
第２の絶縁膜を形成する工程と、フッ酸処理により、前
記第１の絶縁膜を除去し、前記第１の拡散層上の前記半
導体基板を露出する工程と、前記露出された半導体基板
をエピタキシャル成長し、第２の拡散層を形成する工程
と、全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜を平坦化し、前記ダミーゲートの表面を露出する工程
と、前記ダミーゲートを除去する工程と、第１の絶縁膜
を除去し、前記半導体基板の表面を露出する工程と、前
記露出した半導体基板の表面にゲート絶縁膜を形成する
工程と、全面に反応防止膜を形成する工程と、前記反応
防止膜上にゲート電極材を形成する工程と、前記第２の
絶縁膜及び前記反応防止膜及び前記ゲート電極材を平坦
化し、前記第２の拡散層の表面を露出する工程と、全面
に酸化を行い、前記反応防止膜の表面に反応防止膜の酸
化物、前記ゲート電極材の表面にゲート電極材の酸化
物、前記第２の拡散層の表面に酸化膜を形成する工程
と、フッ酸処理により、前記第２の拡散層の表面の前記
酸化膜を除去する工程と、全面に金属膜を形成する工程
と、熱処理により、前記第２の拡散層表面にシリサイド
膜を形成する工程と、未反応の前記金属膜を除去する工
程とを含む。
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上にダミーゲートを選択的に形成する工程と、前記
ダミーゲートをマスクとして前記半導体基板表面に第１
の拡散層を形成する工程と、前記ダミーゲートの側面に
第２の絶縁膜を形成する工程と、フッ酸処理により、前
記第１の絶縁膜を除去し、前記第１の拡散層上の前記半
導体基板を露出する工程と、前記露出された半導体基板
をエピタキシャル成長し、第２の拡散層を形成する工程
と、全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜を平坦化し、前記ダミーゲートの表面を露出する工程
と、前記ダミーゲートを除去する工程と、第１の絶縁膜
を除去し、前記半導体基板の表面を露出する工程と、前
記露出した半導体基板の表面にゲート絶縁膜を形成する
工程と、全面に反応防止膜を形成する工程と、前記反応
防止膜上にゲート電極材を形成する工程と、前記第２の
絶縁膜及び前記反応防止膜及び前記ゲート電極材を平坦
化し、前記第２の拡散層の表面を露出する工程と、全面
に酸化を行い、前記反応防止膜の表面に反応防止膜の酸
化物、前記ゲート電極材の表面にゲート電極材の酸化
物、前記第２の拡散層の表面に酸化膜を形成する工程
と、フッ酸処理により、前記第２の拡散層の表面の前記
酸化膜を除去する工程と、全面に金属膜を形成する工程
と、熱処理により、前記第２の拡散層表面にシリサイド
膜を形成する工程と、未反応の前記金属膜を除去する工
程とを含む。
【００４７】前記未反応の金属膜の除去方法がＣＭＰで
ある。
ある。
【００４８】前記金属膜は、アルミニウムの融点より低
い温度でシリサイドを形成する貴金属である。前記金属
膜は、パラジウム、ニッケル、白金、コバルトのいずれ
か１つからなる金属、あるいはそれらの少なくとも１つ
を含む合金である。
い温度でシリサイドを形成する貴金属である。前記金属
膜は、パラジウム、ニッケル、白金、コバルトのいずれ
か１つからなる金属、あるいはそれらの少なくとも１つ
を含む合金である。
【００４９】前記ゲート電極材は、アルミニウム、チタ
ン、ジルコニウム、ハフニウム、タンタル、ニオブ、バ
ナジウム、あるいはこれらの窒化物のいずれかである。
ン、ジルコニウム、ハフニウム、タンタル、ニオブ、バ
ナジウム、あるいはこれらの窒化物のいずれかである。
【００５０】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００５１】［第１の実施例］従来技術の第１の問題に
あげたように、シリコンの選択エピタキシャル成長を行
う下地のシリコン基板表面は、ＲＩＥにより結晶損傷や
ガス不純物汚染を受けるなど理想的な表面になっていな
いことが判明している。
あげたように、シリコンの選択エピタキシャル成長を行
う下地のシリコン基板表面は、ＲＩＥにより結晶損傷や
ガス不純物汚染を受けるなど理想的な表面になっていな
いことが判明している。
【００５２】これまで、ファセット・エレベーテッド・
ソース・ドレイン拡散層構造を形成するためには、シリ
コンがエピタキシャル成長する際、ファセットが生じる
ようにゲート側壁の絶縁膜をシリコン酸化膜で形成する
必要があった。そのため、シリコン酸化膜をＲＩＥによ
りエッチングして側壁を形成する必要があった。
ソース・ドレイン拡散層構造を形成するためには、シリ
コンがエピタキシャル成長する際、ファセットが生じる
ようにゲート側壁の絶縁膜をシリコン酸化膜で形成する
必要があった。そのため、シリコン酸化膜をＲＩＥによ
りエッチングして側壁を形成する必要があった。
【００５３】そこで、本発明の第１の実施例によれば、
ＲＩＥ技術を用いることなくシリコン酸化膜の側壁を形
成することが可能となる。
ＲＩＥ技術を用いることなくシリコン酸化膜の側壁を形
成することが可能となる。
【００５４】以下に、第１の問題を解決する方法とし
て、２つの実施例を示す。
て、２つの実施例を示す。
【００５５】［第１の実施例（１）］図１（ａ）に示す
ように、ＳＴＩ技術等を用いて、シリコン基板１００内
に酸化膜からなる素子分離領域１０１が形成される。こ
の素子分離領域１０１の形成法は、例えばシリコン基板
１００上にエッチングマスク材として、バッファ酸化膜
（図示せず）を介してシリコン窒化膜（図示せず）を積
層形成させる。次に、転写用のレジスト（図示せず）が
パターンニングされ、ＲＩＥによりシリコン窒化膜に素
子領域のパターンが形成される。このパターニングされ
たシリコン窒化膜をマスクとして、素子分離領域１０１
に対応するシリコン基板１０１がエッチングされる。こ
の後、レジストが除去される。次に、素子分離領域１０
１を含む基板１００の全面にシリコン酸化膜などの絶縁
膜が堆積され、ＣＭＰ（ChemicalMechanical Polish：
化学的機械研磨）等により、ストッパーとしての前記シ
リコン窒化膜上面まで平坦化される。その後、シリコン
窒化膜とバッファ酸化膜が除去され、素子領域と素子分
離領域１０１とが形成される。
ように、ＳＴＩ技術等を用いて、シリコン基板１００内
に酸化膜からなる素子分離領域１０１が形成される。こ
の素子分離領域１０１の形成法は、例えばシリコン基板
１００上にエッチングマスク材として、バッファ酸化膜
（図示せず）を介してシリコン窒化膜（図示せず）を積
層形成させる。次に、転写用のレジスト（図示せず）が
パターンニングされ、ＲＩＥによりシリコン窒化膜に素
子領域のパターンが形成される。このパターニングされ
たシリコン窒化膜をマスクとして、素子分離領域１０１
に対応するシリコン基板１０１がエッチングされる。こ
の後、レジストが除去される。次に、素子分離領域１０
１を含む基板１００の全面にシリコン酸化膜などの絶縁
膜が堆積され、ＣＭＰ（ChemicalMechanical Polish：
化学的機械研磨）等により、ストッパーとしての前記シ
リコン窒化膜上面まで平坦化される。その後、シリコン
窒化膜とバッファ酸化膜が除去され、素子領域と素子分
離領域１０１とが形成される。
【００５６】次に、ＣＶＤ法等を用いて、シリコン基板
１００上にゲート絶縁膜としてシリコン窒化膜１０２が
形成される。ここで、シリコン窒化膜１０２の膜厚は１
０ｎｍ以下で形成され、３乃至６ｎｍ程度に薄く形成さ
れることが望ましい。また、ＣＶＤでは例えばＮＨ3／
ＳｉＨ2Ｃｌ2系、又はＮＨ3／ＳｉＣｌ4系、若しくはＮ
Ｈ3／Ｓｉ2Ｃｌ6系のガスが用いられる。この際、シリ
コン窒化膜１０２の形成時の温度は、使用するガス系に
より各々７８０℃、７００℃、４５０乃至７００℃であ
る。ここで、窒化層が素子分離領域１０１とシリコン基
板１００の界面に形成されることを防ぐには、下地の素
子分離領域１０１とシリコン基板１００の界面へのアン
モニアの侵入を抑制する必要がある。従って、シリコン
窒化膜１０２の形成時の温度は低温化することが望まし
い。また、シリコン窒化膜１０２の下地としては、３ｎ
ｍ以下であれば、自然酸化膜や薬品で形成したシリコン
酸化膜であってもよい。
１００上にゲート絶縁膜としてシリコン窒化膜１０２が
形成される。ここで、シリコン窒化膜１０２の膜厚は１
０ｎｍ以下で形成され、３乃至６ｎｍ程度に薄く形成さ
れることが望ましい。また、ＣＶＤでは例えばＮＨ3／
ＳｉＨ2Ｃｌ2系、又はＮＨ3／ＳｉＣｌ4系、若しくはＮ
Ｈ3／Ｓｉ2Ｃｌ6系のガスが用いられる。この際、シリ
コン窒化膜１０２の形成時の温度は、使用するガス系に
より各々７８０℃、７００℃、４５０乃至７００℃であ
る。ここで、窒化層が素子分離領域１０１とシリコン基
板１００の界面に形成されることを防ぐには、下地の素
子分離領域１０１とシリコン基板１００の界面へのアン
モニアの侵入を抑制する必要がある。従って、シリコン
窒化膜１０２の形成時の温度は低温化することが望まし
い。また、シリコン窒化膜１０２の下地としては、３ｎ
ｍ以下であれば、自然酸化膜や薬品で形成したシリコン
酸化膜であってもよい。
【００５７】次に、ＣＶＤ法等により、シリコン窒化膜
１０２上にリン又はヒ素若しくはボロン等のＮ型やＰ型
となる不純物をドーピングした厚さが例えば１００乃至
１５０ｎｍのポリシリコン又はアモルファスシリコン１
０３が形成される。その後、ＣＶＤ法等により、ポリシ
リコン１０３上に厚さが例えば５０ｎｍのシリコン酸化
膜１０４が形成される。
１０２上にリン又はヒ素若しくはボロン等のＮ型やＰ型
となる不純物をドーピングした厚さが例えば１００乃至
１５０ｎｍのポリシリコン又はアモルファスシリコン１
０３が形成される。その後、ＣＶＤ法等により、ポリシ
リコン１０３上に厚さが例えば５０ｎｍのシリコン酸化
膜１０４が形成される。
【００５８】次に、リソグラフィ技術により、シリコン
酸化膜１０４上にパターニングされたレジスト（図示せ
ず）が形成される。その後、このレジストをマスクとし
て、ＲＩＥ技術によりポリシリコン１０３及びシリコン
酸化膜１０４がエッチングされる。この際、ＲＩＥは、
シリコン窒化膜１０２がシリコン基板１００上の全面に
残るような選択比で行われる。これより、シリコン窒化
膜１０２、ポリシリコン１０３、シリコン酸化膜１０４
の積層構造からなるゲート電極が形成される。
酸化膜１０４上にパターニングされたレジスト（図示せ
ず）が形成される。その後、このレジストをマスクとし
て、ＲＩＥ技術によりポリシリコン１０３及びシリコン
酸化膜１０４がエッチングされる。この際、ＲＩＥは、
シリコン窒化膜１０２がシリコン基板１００上の全面に
残るような選択比で行われる。これより、シリコン窒化
膜１０２、ポリシリコン１０３、シリコン酸化膜１０４
の積層構造からなるゲート電極が形成される。
【００５９】この後、図１（ｂ）に示すように、酸化が
行われ、ポリシリコン１０３の側面のみにシリコン酸化
膜の側壁１０５が形成される。この際、シリコン基板１
００の表面はシリコン窒化膜１０２により覆われている
ため、シリコン酸化膜は形成されない。
行われ、ポリシリコン１０３の側面のみにシリコン酸化
膜の側壁１０５が形成される。この際、シリコン基板１
００の表面はシリコン窒化膜１０２により覆われている
ため、シリコン酸化膜は形成されない。
【００６０】図２（ａ）に示すように、加熱したリン酸
等の薬液を用いてエッチングを行うことにより、シリコ
ン基板１００上でゲート電極の下部以外のシリコン窒化
膜１０２が除去される。この際、下地のシリコン基板１
００及び素子分離領域１０２を形成する酸化膜がエッチ
ングされないように、リン酸処理の加熱温度は室温から
１８０℃の範囲であり、１６０℃程度で使用するのが望
ましい。このような温度に制御してシリコン窒化膜１０
２を除去することにより、シリコン窒化膜１０２とシリ
コン基板１００、又はシリコン窒化膜１０２とシリコン
酸化膜１０４のエッチング選択比を１０以上と高めにす
ることが可能である。
等の薬液を用いてエッチングを行うことにより、シリコ
ン基板１００上でゲート電極の下部以外のシリコン窒化
膜１０２が除去される。この際、下地のシリコン基板１
００及び素子分離領域１０２を形成する酸化膜がエッチ
ングされないように、リン酸処理の加熱温度は室温から
１８０℃の範囲であり、１６０℃程度で使用するのが望
ましい。このような温度に制御してシリコン窒化膜１０
２を除去することにより、シリコン窒化膜１０２とシリ
コン基板１００、又はシリコン窒化膜１０２とシリコン
酸化膜１０４のエッチング選択比を１０以上と高めにす
ることが可能である。
【００６１】図２（ｂ）に示すように、Ｎ型やＰ型不純
物の含有量が１０19ｃｍ-3以下のシリコン又はシリコン
−ゲルマニウム膜を選択エピタキシャル成長させ、エピ
タキシャルシリコン層が形成される。その後、このエピ
タキシャルシリコン層の中の平均不純物濃度が１０19ｃ
ｍ-3以上になるようにＮ型やＰ型不純物がイオン注入等
の方法で導入される。ここで、１５０℃／ｓｅｃ以上の
高速昇温で９００乃至１１００℃まで昇温し、６０秒以
下の熱処理を行ってエピタキシャル層に不純物をドーピ
ングしてもよい。この熱処理の温度を９００℃未満にす
ると、イオン注入された不純物の分布のテイル（最も基
板に近い部分）が急峻でなくなり、不純物分布の深さの
割に、５０ｎｍ程度の深さまで１０19ｃｍ-3以上を維持
しながら、且つシリコン基板１００の内部に形成される
ｐｎ接合の深さを５０ｎｍ以下に制御することが困難に
なる。
物の含有量が１０19ｃｍ-3以下のシリコン又はシリコン
−ゲルマニウム膜を選択エピタキシャル成長させ、エピ
タキシャルシリコン層が形成される。その後、このエピ
タキシャルシリコン層の中の平均不純物濃度が１０19ｃ
ｍ-3以上になるようにＮ型やＰ型不純物がイオン注入等
の方法で導入される。ここで、１５０℃／ｓｅｃ以上の
高速昇温で９００乃至１１００℃まで昇温し、６０秒以
下の熱処理を行ってエピタキシャル層に不純物をドーピ
ングしてもよい。この熱処理の温度を９００℃未満にす
ると、イオン注入された不純物の分布のテイル（最も基
板に近い部分）が急峻でなくなり、不純物分布の深さの
割に、５０ｎｍ程度の深さまで１０19ｃｍ-3以上を維持
しながら、且つシリコン基板１００の内部に形成される
ｐｎ接合の深さを５０ｎｍ以下に制御することが困難に
なる。
【００６２】このように、シリコン基板１００のシリコ
ンを選択エピタキシャル成長させ、ソース・ドレインが
形成される領域のシリコン基板１００上のみ、選択的に
シリコン結晶が成長して、エレベーテッド・ソース・ド
レイン拡散層が形成される。このエレベーテッド・ソー
ス・ドレイン拡散層は、ゲート電極の下端から離れるに
従って、エレベーテッド・ソース・ドレイン拡散層の高
さが増加していくファセット・エレベーテッド・ソース
・ドレイン拡散層１０６である。
ンを選択エピタキシャル成長させ、ソース・ドレインが
形成される領域のシリコン基板１００上のみ、選択的に
シリコン結晶が成長して、エレベーテッド・ソース・ド
レイン拡散層が形成される。このエレベーテッド・ソー
ス・ドレイン拡散層は、ゲート電極の下端から離れるに
従って、エレベーテッド・ソース・ドレイン拡散層の高
さが増加していくファセット・エレベーテッド・ソース
・ドレイン拡散層１０６である。
【００６３】この後、熱処理によりファセット・エレベ
ーテッド・ソース・ドレイン拡散層１０６中の不純物を
固相拡散させて、エクステンション拡散層領域１０７が
形成される。
ーテッド・ソース・ドレイン拡散層１０６中の不純物を
固相拡散させて、エクステンション拡散層領域１０７が
形成される。
【００６４】尚、本発明は、上記実施例に限定されるも
のではない。例えば、シリコン窒化膜１０２の形成時の
熱工程や大気中の酸素、又は薬品処理等により、シリコ
ン窒化膜１０２とシリコン基板１００との界面に薄いシ
リコン酸化膜が形成されることもある。このような場
合、シリコン基板１００の表面を露出させる際、リン酸
処理によりシリコン窒化膜１０２を除去した後に、フッ
酸処理によりシリコン酸化膜を除去すればよい。しか
し、このフッ酸処理によってシリコン酸化膜１０５及び
素子分離領域１０１も同時にエッチングされる。従っ
て、これらを防止するために、このシリコン酸化膜の膜
厚は３ｎｍ程度以下の薄膜にすることが望ましい。
のではない。例えば、シリコン窒化膜１０２の形成時の
熱工程や大気中の酸素、又は薬品処理等により、シリコ
ン窒化膜１０２とシリコン基板１００との界面に薄いシ
リコン酸化膜が形成されることもある。このような場
合、シリコン基板１００の表面を露出させる際、リン酸
処理によりシリコン窒化膜１０２を除去した後に、フッ
酸処理によりシリコン酸化膜を除去すればよい。しか
し、このフッ酸処理によってシリコン酸化膜１０５及び
素子分離領域１０１も同時にエッチングされる。従っ
て、これらを防止するために、このシリコン酸化膜の膜
厚は３ｎｍ程度以下の薄膜にすることが望ましい。
【００６５】また、上記シリコン窒化膜１０２はチタン
酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜
はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜
と同様の効果を得ることができる。
酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜
はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜
と同様の効果を得ることができる。
【００６６】以上のように、上記第１の実施例（１）に
よれば、ＲＩＥではなくリン酸の薬液処理により、基板
上に形成されたシリコン窒化膜等の絶縁膜を除去してい
る。このため、ソース・ドレイン用の選択エピタキシャ
ル成長を行うシリコン基板表面にダメージを与えること
なく露出でき、且つゲートの側壁がシリコン酸化膜１０
５で覆われた構造を形成できる。また、リン酸を用いる
ため、従来技術のように素子分離領域１０１がエッチン
グされることもないため、素子分離領域１０１の後退等
の問題はほとんどない。従って、ゲートの側壁がシリコ
ン酸化膜である場合も、ゲート電極の下端から離れるに
従って、エレベーテッド・ソース・ドレイン拡散層の高
さが増加していくファセット・エレベーテッド・ソース
・ドレイン拡散層１０６を形成することができる。
よれば、ＲＩＥではなくリン酸の薬液処理により、基板
上に形成されたシリコン窒化膜等の絶縁膜を除去してい
る。このため、ソース・ドレイン用の選択エピタキシャ
ル成長を行うシリコン基板表面にダメージを与えること
なく露出でき、且つゲートの側壁がシリコン酸化膜１０
５で覆われた構造を形成できる。また、リン酸を用いる
ため、従来技術のように素子分離領域１０１がエッチン
グされることもないため、素子分離領域１０１の後退等
の問題はほとんどない。従って、ゲートの側壁がシリコ
ン酸化膜である場合も、ゲート電極の下端から離れるに
従って、エレベーテッド・ソース・ドレイン拡散層の高
さが増加していくファセット・エレベーテッド・ソース
・ドレイン拡散層１０６を形成することができる。
【００６７】［第１の実施例（２）］実際に量産するＭ
ＯＳＦＥＴとしては、ゲート電極及びソース・ドレイン
拡散層の低抵抗化、ゲート絶縁膜の高誘電率化、Ｎ型Ｍ
ＯＳＦＥＴとＰ型ＭＯＳＦＥＴの同一ウエハ内での作り
分けが必要である。
ＯＳＦＥＴとしては、ゲート電極及びソース・ドレイン
拡散層の低抵抗化、ゲート絶縁膜の高誘電率化、Ｎ型Ｍ
ＯＳＦＥＴとＰ型ＭＯＳＦＥＴの同一ウエハ内での作り
分けが必要である。
【００６８】そこで、第１の実施例（２）では、ゲート
がメタル電極、ゲート絶縁膜が高誘電体膜、ソース・ド
レイン拡散層上部にはシリサイドを形成したＭＯＳＦＥ
Ｔの製造方法について以下説明する。
がメタル電極、ゲート絶縁膜が高誘電体膜、ソース・ド
レイン拡散層上部にはシリサイドを形成したＭＯＳＦＥ
Ｔの製造方法について以下説明する。
【００６９】図３（ａ）に示すように、ＳＴＩ技術等を
用いて、シリコン基板１１０内に酸化膜からなる素子分
離領域１１１が形成される。
用いて、シリコン基板１１０内に酸化膜からなる素子分
離領域１１１が形成される。
【００７０】次に、ＣＶＤ法等を用いて、シリコン基板
１１０上に厚さが例えば６ｎｍの薄い第１のシリコン窒
化膜１１２が形成される。
１１０上に厚さが例えば６ｎｍの薄い第１のシリコン窒
化膜１１２が形成される。
【００７１】次に、ＣＶＤ法等により第１のシリコン窒
化膜１１２上に厚さが例えば１５０ｎｍのポリシリコン
１１３が形成され、このポリシリコン１１３上に例えば
５０ｎｍの第２のシリコン窒化膜１１４が形成される。
ここで、ポリシリコン１１３は将来除去されるダミーゲ
ートであるため、不純物のドーピングの必要はない。
化膜１１２上に厚さが例えば１５０ｎｍのポリシリコン
１１３が形成され、このポリシリコン１１３上に例えば
５０ｎｍの第２のシリコン窒化膜１１４が形成される。
ここで、ポリシリコン１１３は将来除去されるダミーゲ
ートであるため、不純物のドーピングの必要はない。
【００７２】次に、リソグラフィ技術により、第２のシ
リコン窒化膜１１４上にパターニングされたレジスト
（図示せず）が形成される。その後、このレジストをマ
スクとして、ＲＩＥ技術によりポリシリコン１１３及び
第２のシリコン窒化膜１１４がエッチングされる。この
際、ＲＩＥは、第１のシリコン窒化膜１１２がシリコン
基板１１０上の全面に残るような選択比で行われる。こ
れにより、第１のシリコン窒化膜１１２、ポリシリコン
１１３、第２のシリコン窒化膜１１４の積層構造からな
るゲート電極構造が形成される。
リコン窒化膜１１４上にパターニングされたレジスト
（図示せず）が形成される。その後、このレジストをマ
スクとして、ＲＩＥ技術によりポリシリコン１１３及び
第２のシリコン窒化膜１１４がエッチングされる。この
際、ＲＩＥは、第１のシリコン窒化膜１１２がシリコン
基板１１０上の全面に残るような選択比で行われる。こ
れにより、第１のシリコン窒化膜１１２、ポリシリコン
１１３、第２のシリコン窒化膜１１４の積層構造からな
るゲート電極構造が形成される。
【００７３】次に、図３（ｂ）に示すように、酸化が行
われ、ポリシリコン１１３の側面のみ第１のシリコン酸
化膜１１５が形成される。この際、シリコン基板１１０
の表面は第１のシリコン窒化膜１１２により覆われてい
るため、第１のシリコン酸化膜は形成されない。
われ、ポリシリコン１１３の側面のみ第１のシリコン酸
化膜１１５が形成される。この際、シリコン基板１１０
の表面は第１のシリコン窒化膜１１２により覆われてい
るため、第１のシリコン酸化膜は形成されない。
【００７４】以下の製造工程ではＮ型ＭＯＳＦＥＴとＰ
型ＭＯＳＦＥＴが別々に形成される。図４（ａ）におい
て、領域ＡはＮ型ＭＯＳＦＥＴ、領域ＢはＰ型ＭＯＳＦ
ＥＴを示している。
型ＭＯＳＦＥＴが別々に形成される。図４（ａ）におい
て、領域ＡはＮ型ＭＯＳＦＥＴ、領域ＢはＰ型ＭＯＳＦ
ＥＴを示している。
【００７５】図４（ａ）に示すように、リソグラフィ技
術により、領域Ｂ上のみにパターニングされたレジスト
１１６が形成される。その後、このレジスト１１６をマ
スクとして、リン酸により第１のシリコン窒化膜１１２
のウエットエッチングが行われ、領域Ａのシリコン基板
の表面１１７が露出される。この際、第２のシリコン窒
化膜１１４もエッチングされるが、そのエッチング量は
第１のシリコン窒化膜１１２が薄膜のため微量であり問
題ない。
術により、領域Ｂ上のみにパターニングされたレジスト
１１６が形成される。その後、このレジスト１１６をマ
スクとして、リン酸により第１のシリコン窒化膜１１２
のウエットエッチングが行われ、領域Ａのシリコン基板
の表面１１７が露出される。この際、第２のシリコン窒
化膜１１４もエッチングされるが、そのエッチング量は
第１のシリコン窒化膜１１２が薄膜のため微量であり問
題ない。
【００７６】次に、硫酸と過酸化水素水の混合液により
レジスト１１６が剥離される。この際、領域Ａのシリコ
ン基板の表面１１７に自然酸化膜（図示せず）が形成さ
れる。その後、エピタキシャル成長を行う装置で高温の
水素を含むアニールにより自然酸化膜は除去される。こ
の際、領域Ｂのシリコン基板１１０上は、第１のシリコ
ン窒化膜１１２で覆われているので、このアニールによ
る酸化膜の除去プロセスに対しても何らエッチングされ
ることはない。
レジスト１１６が剥離される。この際、領域Ａのシリコ
ン基板の表面１１７に自然酸化膜（図示せず）が形成さ
れる。その後、エピタキシャル成長を行う装置で高温の
水素を含むアニールにより自然酸化膜は除去される。こ
の際、領域Ｂのシリコン基板１１０上は、第１のシリコ
ン窒化膜１１２で覆われているので、このアニールによ
る酸化膜の除去プロセスに対しても何らエッチングされ
ることはない。
【００７７】図４（ｂ）に示すように、リン又はヒ素等
のＮ型半導体となる不純物を含むシリコンの選択エピタ
キシャル成長を行うことで、領域Ａのシリコン基板１１
７上のみにシリコンが選択的に結晶成長し、またゲート
側面が第１のシリコン酸化膜１１５であるためゲート側
面はファセットを生じて結晶成長し、Ｎ型のファセット
・エレベーテッド・ソース・ドレイン拡散層１１８が形
成される。このＮ型のファセット・エレベーテッド・ソ
ース・ドレイン拡散層１１８の高さはダミーゲートのポ
リシリコン１１３の高さ以下になるようにする。この
後、レジスト１１６が除去される。
のＮ型半導体となる不純物を含むシリコンの選択エピタ
キシャル成長を行うことで、領域Ａのシリコン基板１１
７上のみにシリコンが選択的に結晶成長し、またゲート
側面が第１のシリコン酸化膜１１５であるためゲート側
面はファセットを生じて結晶成長し、Ｎ型のファセット
・エレベーテッド・ソース・ドレイン拡散層１１８が形
成される。このＮ型のファセット・エレベーテッド・ソ
ース・ドレイン拡散層１１８の高さはダミーゲートのポ
リシリコン１１３の高さ以下になるようにする。この
後、レジスト１１６が除去される。
【００７８】次に、図５（ａ）に示すように、全面に厚
さが例えば３ｎｍの薄い第３のシリコン窒化膜１１９が
形成される。
さが例えば３ｎｍの薄い第３のシリコン窒化膜１１９が
形成される。
【００７９】次に、図４（ａ）と同様に、リソグラフィ
技術により、領域Ａ上のみにパターニングされたレジス
ト（図示せず）が形成される。その後、このレジストを
マスクとして、リン酸により第３のシリコン窒化膜１１
９及び第１のシリコン窒化膜１１２のウエットエッチン
グが行われる。これより、図５（ｂ）に示すように、領
域Ｂのシリコン基板の表面１２０が露出される。このエ
ッチング時に第２のシリコン窒化膜１１４もエッチング
されるが、そのエッチング量は第１のシリコン窒化膜１
１２が薄膜のため微量であり問題ない。
技術により、領域Ａ上のみにパターニングされたレジス
ト（図示せず）が形成される。その後、このレジストを
マスクとして、リン酸により第３のシリコン窒化膜１１
９及び第１のシリコン窒化膜１１２のウエットエッチン
グが行われる。これより、図５（ｂ）に示すように、領
域Ｂのシリコン基板の表面１２０が露出される。このエ
ッチング時に第２のシリコン窒化膜１１４もエッチング
されるが、そのエッチング量は第１のシリコン窒化膜１
１２が薄膜のため微量であり問題ない。
【００８０】次に、硫酸と過酸化水素水の混合液により
レジストが剥離される。この際、領域Ｂのシリコン基板
の表面１２０に自然酸化膜（図示せず）が形成される。
その後、エピタキシャル成長を行う装置で高温の水素を
含むアニールにより自然酸化膜は除去される。この際、
領域Ａにおいては、第３のシリコン窒化膜１１９で覆わ
れているので、このアニールによる酸化膜の除去プロセ
スに対しても何らエッチングされることはない。
レジストが剥離される。この際、領域Ｂのシリコン基板
の表面１２０に自然酸化膜（図示せず）が形成される。
その後、エピタキシャル成長を行う装置で高温の水素を
含むアニールにより自然酸化膜は除去される。この際、
領域Ａにおいては、第３のシリコン窒化膜１１９で覆わ
れているので、このアニールによる酸化膜の除去プロセ
スに対しても何らエッチングされることはない。
【００８１】図６（ａ）に示すように、ボロン等のＰ型
半導体となる不純物を含むシリコンの選択エピタキシャ
ル成長を行うことで、領域Ｂのシリコン基板の表面１２
０のみにＰ型のファセット・エレベーテッド・ソース・
ドレイン拡散層１２１が形成される。この際、領域Ａは
第３のシリコン窒化膜１１９に覆われているため、選択
エピタキシャル成長は起こらない。また、Ｐ型のファセ
ット・エレベーテッド・ソース・ドレイン拡散層１２１
の高さもＮ型のファセット・エレベーテッド・ソース・
ドレイン拡散層１１８と同様に、ダミーゲートのポリシ
リコン１１３の高さ以下になるようにする。
半導体となる不純物を含むシリコンの選択エピタキシャ
ル成長を行うことで、領域Ｂのシリコン基板の表面１２
０のみにＰ型のファセット・エレベーテッド・ソース・
ドレイン拡散層１２１が形成される。この際、領域Ａは
第３のシリコン窒化膜１１９に覆われているため、選択
エピタキシャル成長は起こらない。また、Ｐ型のファセ
ット・エレベーテッド・ソース・ドレイン拡散層１２１
の高さもＮ型のファセット・エレベーテッド・ソース・
ドレイン拡散層１１８と同様に、ダミーゲートのポリシ
リコン１１３の高さ以下になるようにする。
【００８２】次に、第３のシリコン窒化膜１１９が除去
される。この際、第２のシリコン窒化膜１１４もエッチ
ングされるが、そのエッチング量は微量であり問題な
い。
される。この際、第２のシリコン窒化膜１１４もエッチ
ングされるが、そのエッチング量は微量であり問題な
い。
【００８３】図６（ｂ）に示すように、ＣＶＤ法によ
り、全面に厚さが例えば４０ｎｍの第２のシリコン酸化
膜１２２が形成される。
り、全面に厚さが例えば４０ｎｍの第２のシリコン酸化
膜１２２が形成される。
【００８４】次に、熱処理を行うことで、Ｎ型のファセ
ット・エレベーテッド・ソース・ドレイン拡散層１１８
及びＰ型のファセット・エレベーテッド・ソース・ドレ
イン拡散層１２１のそれれぞれの中に含まれる不純物の
固相拡散が行われ、シリコン基板１１０上にエクステン
ション拡散層１２３が形成される。ここで、Ｎ型とＰ型
の不純物の固相拡散量が違いが大きすぎて同時の熱処理
を行えない場合は、まず、例えば図５（ａ）に示す工程
において、ヒ素等の拡散速度の遅いＮ型不純物のみをあ
る程度の高温によって固相拡散を行う。その後、本工程
にてボロン等の拡散速度の速いＰ型不純物の拡散を行え
ばよい。
ット・エレベーテッド・ソース・ドレイン拡散層１１８
及びＰ型のファセット・エレベーテッド・ソース・ドレ
イン拡散層１２１のそれれぞれの中に含まれる不純物の
固相拡散が行われ、シリコン基板１１０上にエクステン
ション拡散層１２３が形成される。ここで、Ｎ型とＰ型
の不純物の固相拡散量が違いが大きすぎて同時の熱処理
を行えない場合は、まず、例えば図５（ａ）に示す工程
において、ヒ素等の拡散速度の遅いＮ型不純物のみをあ
る程度の高温によって固相拡散を行う。その後、本工程
にてボロン等の拡散速度の速いＰ型不純物の拡散を行え
ばよい。
【００８５】図７（ａ）に示すように、ＲＩＥ技術を用
いて第２のシリコン酸化膜１２２のエッチバックが行わ
れ、後述するシリサイドを形成するＮ型のファセット・
エレベーテッド・ソース・ドレイン拡散層１１８及びＰ
型のファセット・エレベーテッド・ソース・ドレイン拡
散層１２１の上面が露出される。この際、第２のシリコ
ン酸化膜１２２は、ゲートの側壁及びファセット・エレ
ベーテッド・ソース・ドレイン拡散層１１８、１２１の
側壁に残る。
いて第２のシリコン酸化膜１２２のエッチバックが行わ
れ、後述するシリサイドを形成するＮ型のファセット・
エレベーテッド・ソース・ドレイン拡散層１１８及びＰ
型のファセット・エレベーテッド・ソース・ドレイン拡
散層１２１の上面が露出される。この際、第２のシリコ
ン酸化膜１２２は、ゲートの側壁及びファセット・エレ
ベーテッド・ソース・ドレイン拡散層１１８、１２１の
側壁に残る。
【００８６】次に、全面にチタン、あるいはコバルト等
の金属膜が堆積される。その後、図７（ｂ）に示すよう
に、サリサイド・プロセス技術により、ファセット・エ
レベーテッド・ソース・ドレイン拡散層１１８、１２１
の上面にのみシリサイド層１２４が選択的に形成され
る。
の金属膜が堆積される。その後、図７（ｂ）に示すよう
に、サリサイド・プロセス技術により、ファセット・エ
レベーテッド・ソース・ドレイン拡散層１１８、１２１
の上面にのみシリサイド層１２４が選択的に形成され
る。
【００８７】次に、ＣＶＤ法により、全面に酸化膜から
なる層間絶縁膜１２５が堆積される。その後、図８
（ａ）に示すように、層間絶縁膜１２５が例えばＣＭＰ
法を用いて平坦化がされ、ダミーゲート上の第２のシリ
コン窒化膜１１４の表面が露出される。この際、ファセ
ット・エレベーテッド・ソース・ドレイン拡散層１１
８、１２１はダミーゲートのポリシリコン１１３の高さ
以下に形成しているため、ファセット・エレベーテッド
・ソース・ドレイン拡散層１１８、１２１の上面のシリ
サイド１２４は露出しない。
なる層間絶縁膜１２５が堆積される。その後、図８
（ａ）に示すように、層間絶縁膜１２５が例えばＣＭＰ
法を用いて平坦化がされ、ダミーゲート上の第２のシリ
コン窒化膜１１４の表面が露出される。この際、ファセ
ット・エレベーテッド・ソース・ドレイン拡散層１１
８、１２１はダミーゲートのポリシリコン１１３の高さ
以下に形成しているため、ファセット・エレベーテッド
・ソース・ドレイン拡散層１１８、１２１の上面のシリ
サイド１２４は露出しない。
【００８８】図８（ｂ）に示すように、リン酸によるウ
エットエッチング技術により、第２のシリコン窒化膜１
１４が層間絶縁膜１２５に対して選択的に除去される。
その後、ＣＤＥ又は混酸等のウエットエッチングによ
り、ポリシリコン１１３が層間絶縁膜１２５と第１のシ
リコン酸化膜１１５と第１のシリコン窒化膜１１２に対
して選択的に除去される。次に、リン酸により、第１の
シリコン窒化膜１１２が層間絶縁膜１２５と第１のシリ
コン酸化膜１１５に対して選択的にエッチングされる。
これより、ダミーゲート電極が除去されてゲート電極形
成部が開口される。
エットエッチング技術により、第２のシリコン窒化膜１
１４が層間絶縁膜１２５に対して選択的に除去される。
その後、ＣＤＥ又は混酸等のウエットエッチングによ
り、ポリシリコン１１３が層間絶縁膜１２５と第１のシ
リコン酸化膜１１５と第１のシリコン窒化膜１１２に対
して選択的に除去される。次に、リン酸により、第１の
シリコン窒化膜１１２が層間絶縁膜１２５と第１のシリ
コン酸化膜１１５に対して選択的にエッチングされる。
これより、ダミーゲート電極が除去されてゲート電極形
成部が開口される。
【００８９】次に、図８（ｃ）に示すように、全面に高
誘電体ゲート絶縁膜として厚さが例えば１０ｎｍのタン
タル酸化膜１２６がＣＶＤ法等を用いて形成される。こ
のタンタル酸化膜１２６上に、厚さが例えば１０ｎｍの
導電体であるバリア膜（反応防止膜）としてのチタン窒
化膜１２７が形成される。その後、チタン窒化膜１２７
上に、ゲート電極としてアルミニウム１２８が形成さ
れ、開口したゲート電極形成部が埋め込まれる。
誘電体ゲート絶縁膜として厚さが例えば１０ｎｍのタン
タル酸化膜１２６がＣＶＤ法等を用いて形成される。こ
のタンタル酸化膜１２６上に、厚さが例えば１０ｎｍの
導電体であるバリア膜（反応防止膜）としてのチタン窒
化膜１２７が形成される。その後、チタン窒化膜１２７
上に、ゲート電極としてアルミニウム１２８が形成さ
れ、開口したゲート電極形成部が埋め込まれる。
【００９０】この後、図８（ｃ）に示すように、ＣＭＰ
技術等を用いてアルミニウム１２８、チタン窒化膜１２
７、タンタル酸化膜１２６が平坦化され、層間絶縁膜１
２５の表面が露出されて、ゲート電極が形成される。
技術等を用いてアルミニウム１２８、チタン窒化膜１２
７、タンタル酸化膜１２６が平坦化され、層間絶縁膜１
２５の表面が露出されて、ゲート電極が形成される。
【００９１】以上のように、上部にシリサイドが形成さ
れたファセット・エレベーテッド・ソース・ドレイン拡
散層構造のソース・ドレイン拡散層を持ち、且つゲート
絶縁膜が高誘電体膜、ゲート電極がメタルゲートの構造
を持つＮ型とＰ型のＭＯＳＦＥＴを形成することができ
る。
れたファセット・エレベーテッド・ソース・ドレイン拡
散層構造のソース・ドレイン拡散層を持ち、且つゲート
絶縁膜が高誘電体膜、ゲート電極がメタルゲートの構造
を持つＮ型とＰ型のＭＯＳＦＥＴを形成することができ
る。
【００９２】尚、本発明は、上記実施例に限定されるも
のではない。ゲート絶縁膜を形成するシリコン基板１１
０の表面は、第１のシリコン窒化膜１１２が図８（ｂ）
の工程において除去されるまで形成されている。よっ
て、少なくとも第１のシリコン窒化膜１１２が形成され
た工程（図３（ａ））からこの膜が除去される工程（図
８（ｂ））の間において、高温の熱処理を加えること
で、図８（ｂ）の工程において第１のシリコン窒化膜１
１２が除去されて露出したシリコン基板表面にはシリコ
ン熱窒化膜層が形成される。そこで、ゲート絶縁膜とし
てこの熱窒化膜層、又は更に酸化を行って、シリコン熱
窒化酸化膜層、若しくはこれらのシリコン熱窒化膜層や
シリコン熱窒化酸化膜上に高誘電体膜を成膜した積層構
造のゲート絶縁膜を形成することも可能である。
のではない。ゲート絶縁膜を形成するシリコン基板１１
０の表面は、第１のシリコン窒化膜１１２が図８（ｂ）
の工程において除去されるまで形成されている。よっ
て、少なくとも第１のシリコン窒化膜１１２が形成され
た工程（図３（ａ））からこの膜が除去される工程（図
８（ｂ））の間において、高温の熱処理を加えること
で、図８（ｂ）の工程において第１のシリコン窒化膜１
１２が除去されて露出したシリコン基板表面にはシリコ
ン熱窒化膜層が形成される。そこで、ゲート絶縁膜とし
てこの熱窒化膜層、又は更に酸化を行って、シリコン熱
窒化酸化膜層、若しくはこれらのシリコン熱窒化膜層や
シリコン熱窒化酸化膜上に高誘電体膜を成膜した積層構
造のゲート絶縁膜を形成することも可能である。
【００９３】また、上記シリコン窒化膜１１２はチタン
酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜
はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜
と同様の効果を得ることができる。
酸化膜等の金属酸化膜でもよい。例えば、チタン酸化膜
はフッ酸に不溶で熱硫酸に可溶のため、シリコン窒化膜
と同様の効果を得ることができる。
【００９４】以上のように、上記第１の実施例（２）に
よれば、シリコン基板上にシリコンの熱酸化膜を形成す
ることなく、ウエットエッチング処理においてシリコン
酸化膜とお互いに選択比のある、例えばシリコン窒化膜
１１２を形成している。従って、ウエットエッチング処
理によりシリコン窒化膜１１２を除去できるため、シリ
コン基板１１０の表面１２０にダメージを与えることな
く表面１２０を露出できる。すなわち、ウエットエッチ
ング処理等で一部の領域のシリコン酸化膜の除去が必要
なプロセスでは、シリコン窒化膜がエッチングを望まな
いシリコン酸化膜のバリア膜となる。また、シリコン基
板を露出するためにシリコン窒化膜をウエット処理によ
り除去する際は、リン酸処理を行うことによってシリコ
ン酸化膜はエッチングされない。従って、種々の処理に
適用できる。
よれば、シリコン基板上にシリコンの熱酸化膜を形成す
ることなく、ウエットエッチング処理においてシリコン
酸化膜とお互いに選択比のある、例えばシリコン窒化膜
１１２を形成している。従って、ウエットエッチング処
理によりシリコン窒化膜１１２を除去できるため、シリ
コン基板１１０の表面１２０にダメージを与えることな
く表面１２０を露出できる。すなわち、ウエットエッチ
ング処理等で一部の領域のシリコン酸化膜の除去が必要
なプロセスでは、シリコン窒化膜がエッチングを望まな
いシリコン酸化膜のバリア膜となる。また、シリコン基
板を露出するためにシリコン窒化膜をウエット処理によ
り除去する際は、リン酸処理を行うことによってシリコ
ン酸化膜はエッチングされない。従って、種々の処理に
適用できる。
【００９５】［第２の実施例］次に、本発明の第２の実
施例について説明する。
施例について説明する。
【００９６】次に、従来技術の第２の問題にあげたよう
に、エクステンション拡散層を形成した後、エピタキシ
ャル成長によるエレベーテッド・ソース・ドレイン拡散
層を形成する場合、Ｎ型、Ｐ型の拡散層の不純物の相異
により、成長した膜厚を等しくすることが困難であるこ
とが判明している。
に、エクステンション拡散層を形成した後、エピタキシ
ャル成長によるエレベーテッド・ソース・ドレイン拡散
層を形成する場合、Ｎ型、Ｐ型の拡散層の不純物の相異
により、成長した膜厚を等しくすることが困難であるこ
とが判明している。
【００９７】そこで、この問題を回避するために、第２
の実施例では、エピタキシャル成長によるエレベーテッ
ド・ソース・ドレイン拡散層の形成を行った後に、エク
ステンション拡散層の形成が行われる。
の実施例では、エピタキシャル成長によるエレベーテッ
ド・ソース・ドレイン拡散層の形成を行った後に、エク
ステンション拡散層の形成が行われる。
【００９８】以下に、第２の問題を解決する方法とし
て、２つの実施例を示す。
て、２つの実施例を示す。
【００９９】［第２の実施例（１）］図９（ａ）に示す
ように、シリコン基板２００内に、ＳＴＩ技術を用い
て、素子分離領域（図示せず）が形成される。
ように、シリコン基板２００内に、ＳＴＩ技術を用い
て、素子分離領域（図示せず）が形成される。
【０１００】次に、必要に応じて、トランジスタが形成
される領域の全面に不純物を注入することにより、トラ
ンジスタのチャネル部分の不純物濃度の調整が行われ
る。
される領域の全面に不純物を注入することにより、トラ
ンジスタのチャネル部分の不純物濃度の調整が行われ
る。
【０１０１】次に、シリコン基板２００上にバッファ酸
化膜（図示せず）が形成され、このバッファ酸化膜上に
非結晶又は多結晶シリコン膜（ポリシリコン）２０１が
形成される。このポリシリコン２０１上にシリコン窒化
膜２０２が形成される。その後、シリコン窒化膜２０２
上にパターニングされたレジスト（図示せず）が塗布さ
れ、このレジストをマスクとして異方性エッチングによ
りシリコン窒化膜２０２とポリシリコン２０１が選択的
に除去され、図９（ａ）に示すように、ダミーゲートが
形成される。その後、レジストが除去される。
化膜（図示せず）が形成され、このバッファ酸化膜上に
非結晶又は多結晶シリコン膜（ポリシリコン）２０１が
形成される。このポリシリコン２０１上にシリコン窒化
膜２０２が形成される。その後、シリコン窒化膜２０２
上にパターニングされたレジスト（図示せず）が塗布さ
れ、このレジストをマスクとして異方性エッチングによ
りシリコン窒化膜２０２とポリシリコン２０１が選択的
に除去され、図９（ａ）に示すように、ダミーゲートが
形成される。その後、レジストが除去される。
【０１０２】次に、必要に応じてダミーゲートを酸化さ
せた後、全面に厚さが例えば１０ｎｍのシリコン窒化膜
が形成される。その後、図９（ｂ）に示すように、異方
性エッチングによりシリコン窒化膜がエッチングされ、
ダミーゲートの側面部分に極薄の第１のシリコン窒化膜
の側壁２０３が形成される。
せた後、全面に厚さが例えば１０ｎｍのシリコン窒化膜
が形成される。その後、図９（ｂ）に示すように、異方
性エッチングによりシリコン窒化膜がエッチングされ、
ダミーゲートの側面部分に極薄の第１のシリコン窒化膜
の側壁２０３が形成される。
【０１０３】図９（ｃ）に示すように、ソース・ドレイ
ン形成領域のシリコン基板２００表面を希フッ酸処理と
高温水素処理（例えば９００℃、５ｍｉｎ）によって洗
浄し、シリコンを選択的に例えば３０ｎｍエピタキシャ
ル成長させ、エピタキシャルシリコン層２０４が形成さ
れる。この際、ダミーゲート上面はシリコン窒化膜２０
２に覆われているため、シリコンはエピタキシャル成長
しない。また、ダミーゲートの側面はシリコン窒化膜２
０３で覆われているため、エピタキシャルシリコン層に
ファセットは生じない。
ン形成領域のシリコン基板２００表面を希フッ酸処理と
高温水素処理（例えば９００℃、５ｍｉｎ）によって洗
浄し、シリコンを選択的に例えば３０ｎｍエピタキシャ
ル成長させ、エピタキシャルシリコン層２０４が形成さ
れる。この際、ダミーゲート上面はシリコン窒化膜２０
２に覆われているため、シリコンはエピタキシャル成長
しない。また、ダミーゲートの側面はシリコン窒化膜２
０３で覆われているため、エピタキシャルシリコン層に
ファセットは生じない。
【０１０４】図１０（ａ）に示すように、不純物イオン
が注入され、ソース・ドレイン拡散層から伸びるエクス
テンション拡散層２０５が形成される。拡散層の設計方
法は深さ方向の伸びが、シリコンエピタキシャル成長さ
せたエピタキシャルシリコン層２０４分だけ余裕を持つ
ことになり通常のイオン注入技術の範囲で実現できる。
例えば、ｎ型拡散層を形成する条件は、不純物がヒ素
（Ａｓ）、加速電圧が２０ＫｅＶ、ドーズ量が１×１０
15ｃｍ-2である。ここで、エクステンション拡散層２０
５を活性化するためのアニール条件は、例えば温度が８
００℃、処理時間が例えば１０秒である。また、不純物
はヒ素に限らずリン（Ｐ）でもよく、Ｐ型拡散層を形成
する場合はボロン（Ｂ）やフッ化ボロン（ＢＦ２）等を
用いることによって実現できる。尚、それらのイオン種
においてイオンの注入条件は異なる。また、第１のシリ
コン窒化膜の側壁２０３は薄く形成されているため、エ
クステンション拡散層２０５は、ダミーゲートの端部ま
で十分に形成することができる。
が注入され、ソース・ドレイン拡散層から伸びるエクス
テンション拡散層２０５が形成される。拡散層の設計方
法は深さ方向の伸びが、シリコンエピタキシャル成長さ
せたエピタキシャルシリコン層２０４分だけ余裕を持つ
ことになり通常のイオン注入技術の範囲で実現できる。
例えば、ｎ型拡散層を形成する条件は、不純物がヒ素
（Ａｓ）、加速電圧が２０ＫｅＶ、ドーズ量が１×１０
15ｃｍ-2である。ここで、エクステンション拡散層２０
５を活性化するためのアニール条件は、例えば温度が８
００℃、処理時間が例えば１０秒である。また、不純物
はヒ素に限らずリン（Ｐ）でもよく、Ｐ型拡散層を形成
する場合はボロン（Ｂ）やフッ化ボロン（ＢＦ２）等を
用いることによって実現できる。尚、それらのイオン種
においてイオンの注入条件は異なる。また、第１のシリ
コン窒化膜の側壁２０３は薄く形成されているため、エ
クステンション拡散層２０５は、ダミーゲートの端部ま
で十分に形成することができる。
【０１０５】次に、必要に応じて全面にシリコン酸化膜
がエッチングストッパーとして形成され、このシリコン
酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が形
成される。
がエッチングストッパーとして形成され、このシリコン
酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が形
成される。
【０１０６】図１０（ｂ）に示すように、異方性エッチ
ングによりシリコン酸化膜がエッチングされ、ダミーゲ
ート側面部分にシリコン酸化膜の側壁２０６及び第２の
シリコン窒化膜の側壁２０７が形成される。
ングによりシリコン酸化膜がエッチングされ、ダミーゲ
ート側面部分にシリコン酸化膜の側壁２０６及び第２の
シリコン窒化膜の側壁２０７が形成される。
【０１０７】図１０（ｃ）に示すように、イオン注入に
より、第２のシリコン窒化膜の側壁２０７をマスクとし
てソース・ドレイン拡散層２０８が形成される。ここ
で、ソース・ドレインを活性化するためのアニール条件
は、温度が例えば１０００℃、処理時間が例えば１０秒
である。
より、第２のシリコン窒化膜の側壁２０７をマスクとし
てソース・ドレイン拡散層２０８が形成される。ここ
で、ソース・ドレインを活性化するためのアニール条件
は、温度が例えば１０００℃、処理時間が例えば１０秒
である。
【０１０８】次に、図１１（ａ）に示すように、全面に
層間絶縁膜２０９が形成される。その後、ＣＭＰ等によ
り、層間絶縁膜２０９が平坦化され、ダミーゲート上面
のシリコン窒化膜２０２の表面が露出される。ここで、
平坦化にはＣＭＰを用いたがエッチバックでもよい。
層間絶縁膜２０９が形成される。その後、ＣＭＰ等によ
り、層間絶縁膜２０９が平坦化され、ダミーゲート上面
のシリコン窒化膜２０２の表面が露出される。ここで、
平坦化にはＣＭＰを用いたがエッチバックでもよい。
【０１０９】図１１（ｂ）に示すように、熱リン酸処理
により、シリコン窒化膜２０２が除去されポリシリコン
２０１の表面が露出されるとともに、このポリシリコン
２０１の表面が露出される位置まで第１及び第２のシリ
コン窒化膜の側壁が除去される。
により、シリコン窒化膜２０２が除去されポリシリコン
２０１の表面が露出されるとともに、このポリシリコン
２０１の表面が露出される位置まで第１及び第２のシリ
コン窒化膜の側壁が除去される。
【０１１０】図１１（ｃ）に示すように、ＣＤＥによ
り、ダミーゲートのポリシリコン２０１が除去され、溝
２１０が形成される。その後、希フッ酸処理により、バ
ッファとして形成したシリコン酸化膜（図示せず）が除
去され、シリコン基板２００表面が露出される。ここ
で、ダミーゲートを除去した際に、バッファ酸化膜越し
にイオン注入することで局所的なしきい値調整を行うこ
ともできる。
り、ダミーゲートのポリシリコン２０１が除去され、溝
２１０が形成される。その後、希フッ酸処理により、バ
ッファとして形成したシリコン酸化膜（図示せず）が除
去され、シリコン基板２００表面が露出される。ここ
で、ダミーゲートを除去した際に、バッファ酸化膜越し
にイオン注入することで局所的なしきい値調整を行うこ
ともできる。
【０１１１】図１２（ａ）に示すように、露出されたシ
リコン基板２００の表面を酸化させるか、又は絶縁膜
（例えば酸化タンタル）を堆積させることによってゲー
ト絶縁膜２１１が形成される。ここで、ゲート絶縁膜２
１１は酸化タンタルに限らず、誘電率の高い絶縁膜であ
ればよい。次に、全面に導電体であるバリア膜（反応防
止膜）としてのチタン窒化膜２１２が形成され、このチ
タン窒化膜２１２上に金属膜としてタングステン（Ｗ）
２１３が形成され、溝２１０が埋め込まれる。ここで、
金属膜はタングステンに限らず、アルミニウム（Ａｌ）
や銅（Ｃｕ）等の他の金属でも可能である。また、反応
防止膜はチタン窒化膜に限らず、窒化タングステン、窒
化タンタルでもよい。尚、電極自体が金属でなく、リン
を含んだポリシリコンの場合は反応防止膜を必要としな
い。
リコン基板２００の表面を酸化させるか、又は絶縁膜
（例えば酸化タンタル）を堆積させることによってゲー
ト絶縁膜２１１が形成される。ここで、ゲート絶縁膜２
１１は酸化タンタルに限らず、誘電率の高い絶縁膜であ
ればよい。次に、全面に導電体であるバリア膜（反応防
止膜）としてのチタン窒化膜２１２が形成され、このチ
タン窒化膜２１２上に金属膜としてタングステン（Ｗ）
２１３が形成され、溝２１０が埋め込まれる。ここで、
金属膜はタングステンに限らず、アルミニウム（Ａｌ）
や銅（Ｃｕ）等の他の金属でも可能である。また、反応
防止膜はチタン窒化膜に限らず、窒化タングステン、窒
化タンタルでもよい。尚、電極自体が金属でなく、リン
を含んだポリシリコンの場合は反応防止膜を必要としな
い。
【０１１２】次に、ＣＭＰ等により平坦化することで、
溝２１０にゲート電極２１４が形成される。ここで、平
坦化にはＣＭＰを用いたがエッチバックでもよい。ま
た、ゲート部分に関しては、ＣＭＰで平坦化を行わず
に、パターニングとエッチングによりゲート電極を形成
してもよい。
溝２１０にゲート電極２１４が形成される。ここで、平
坦化にはＣＭＰを用いたがエッチバックでもよい。ま
た、ゲート部分に関しては、ＣＭＰで平坦化を行わず
に、パターニングとエッチングによりゲート電極を形成
してもよい。
【０１１３】その後、通常のトランジスタの形成工程に
従ってもよいが、後述するように、側壁を除去する工程
を加えることで、より高性能なトランジスタを形成する
ことができる。
従ってもよいが、後述するように、側壁を除去する工程
を加えることで、より高性能なトランジスタを形成する
ことができる。
【０１１４】まず、図１２（ｂ）に示すように、第１及
び第２のシリコン窒化膜の側壁２０３、２０４が除去さ
れる。その後、全面に例えばＴＥＯＳ等の層間絶縁膜２
１８が形成される。
び第２のシリコン窒化膜の側壁２０３、２０４が除去さ
れる。その後、全面に例えばＴＥＯＳ等の層間絶縁膜２
１８が形成される。
【０１１５】ここで、ゲート電極２１４の高さが例えば
３０ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが
例えば２０ｎｍの場合（条件１）、図１３（ａ）に示す
ように、溝２１７は層間絶縁膜２１８によってほぼ埋め
込まれる。また、ゲート電極２１４の高さが例えば１０
０ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが例
えば１０ｎｍの場合（条件２）、そのアスペクト比が１
０になるため、図１３（ｂ）に示すように、溝２１７は
層間絶縁膜２１８によって全ては埋め込まれず、空洞２
１９が形成される。このように、空洞２１９が形成され
ることにより、低誘電率化が実現でき誘電特性が向上す
る。
３０ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが
例えば２０ｎｍの場合（条件１）、図１３（ａ）に示す
ように、溝２１７は層間絶縁膜２１８によってほぼ埋め
込まれる。また、ゲート電極２１４の高さが例えば１０
０ｎｍ、第１のシリコン窒化膜の側壁２０３の厚さが例
えば１０ｎｍの場合（条件２）、そのアスペクト比が１
０になるため、図１３（ｂ）に示すように、溝２１７は
層間絶縁膜２１８によって全ては埋め込まれず、空洞２
１９が形成される。このように、空洞２１９が形成され
ることにより、低誘電率化が実現でき誘電特性が向上す
る。
【０１１６】また、図１４（ａ）に示すように、シリコ
ン窒化膜の側壁２０６ａの側壁にシリコン酸化膜の側壁
２０７ａが形成された場合、シリコン窒化膜の側壁２０
３、２０６ａが除去され、図１４（ｂ）に示すように溝
２１７ａが形成される。ここで、条件１の場合、図１５
（ａ）に示すように層間絶縁膜２１８によって溝２１７
ａは埋め込まれ、条件２の場合、図１５（ｂ）に示すよ
うに空洞２１９ａが形成される。このように、空洞２１
９ａが形成されることにより、低誘電率化が実現でき誘
電特性が向上する。
ン窒化膜の側壁２０６ａの側壁にシリコン酸化膜の側壁
２０７ａが形成された場合、シリコン窒化膜の側壁２０
３、２０６ａが除去され、図１４（ｂ）に示すように溝
２１７ａが形成される。ここで、条件１の場合、図１５
（ａ）に示すように層間絶縁膜２１８によって溝２１７
ａは埋め込まれ、条件２の場合、図１５（ｂ）に示すよ
うに空洞２１９ａが形成される。このように、空洞２１
９ａが形成されることにより、低誘電率化が実現でき誘
電特性が向上する。
【０１１７】尚、本発明は、上記実施例に限定されるも
のではない。例えば、図５に示す工程後、イオン注入を
行う前に、図１６（ａ）、図１７（ａ）に示すように、
エクステンション拡散層２０５を選択エピタキシャル成
長させ、エピタキシャルシリコン２１５、２１６を形成
してもよい。その後、図１６（ｂ）、図１７（ｂ）に示
すように、イオン注入によりソース・ドレイン拡散層２
０８が形成される。
のではない。例えば、図５に示す工程後、イオン注入を
行う前に、図１６（ａ）、図１７（ａ）に示すように、
エクステンション拡散層２０５を選択エピタキシャル成
長させ、エピタキシャルシリコン２１５、２１６を形成
してもよい。その後、図１６（ｂ）、図１７（ｂ）に示
すように、イオン注入によりソース・ドレイン拡散層２
０８が形成される。
【０１１８】ここで、ソース・ドレイン拡散層２０８部
分にシリサイド層を形成する場合、シリサイド反応はシ
リコンを消費して行われる。このため、上記実施例のよ
うに、予めソース・ドレイン拡散層２０８部分を嵩上げ
しておくという狙いがある。また、シリサイド層を形成
しない場合であっても、ソース・ドレイン拡散層２０８
の深さに余裕があるため、不純物を高濃度にイオン注入
することができ、コンタクト抵抗の低減に有効である。
分にシリサイド層を形成する場合、シリサイド反応はシ
リコンを消費して行われる。このため、上記実施例のよ
うに、予めソース・ドレイン拡散層２０８部分を嵩上げ
しておくという狙いがある。また、シリサイド層を形成
しない場合であっても、ソース・ドレイン拡散層２０８
の深さに余裕があるため、不純物を高濃度にイオン注入
することができ、コンタクト抵抗の低減に有効である。
【０１１９】以上のように、上記第２の実施例（１）に
よれば、エクステンション拡散層の形成前にエピタキシ
ャルシリコン層を形成する。このため、同一基板にＮ
型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上
のエピタキシャル成長を同じ膜厚に制御することが容易
となる。また、エピタキシャル成長の熱処理によるエク
ステンション拡散層の広がりも防止できる。
よれば、エクステンション拡散層の形成前にエピタキシ
ャルシリコン層を形成する。このため、同一基板にＮ
型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上
のエピタキシャル成長を同じ膜厚に制御することが容易
となる。また、エピタキシャル成長の熱処理によるエク
ステンション拡散層の広がりも防止できる。
【０１２０】［第２の実施例（２）］第２の実施例
（２）は、ダマシンプロセスを用いない通常のポリシリ
コンゲート電極を用いたトランジスタに関するものであ
る。
（２）は、ダマシンプロセスを用いない通常のポリシリ
コンゲート電極を用いたトランジスタに関するものであ
る。
【０１２１】まず、図１８（ａ）に示すように、第２の
実施例（１）と同様に、シリコン基板２２０内に図示し
ない素子領域と素子分離領域が形成される。必要に応じ
て、所定の領域に不純物イオンが注入され、形成するト
ランジスタのしきい値の調整が行われる。
実施例（１）と同様に、シリコン基板２２０内に図示し
ない素子領域と素子分離領域が形成される。必要に応じ
て、所定の領域に不純物イオンが注入され、形成するト
ランジスタのしきい値の調整が行われる。
【０１２２】次に、シリコン基板２２０の表面が酸化さ
れ、素子領域上にゲート酸化膜２２１が形成され、全面
にポリシリコン２２２が形成される。その後、ポリシリ
コン２２２上にパターニングされたレジスト（図示せ
ず）が形成される。
れ、素子領域上にゲート酸化膜２２１が形成され、全面
にポリシリコン２２２が形成される。その後、ポリシリ
コン２２２上にパターニングされたレジスト（図示せ
ず）が形成される。
【０１２３】その後、図１８（ａ）に示すように、レジ
ストをマスクとして、異方性エッチングによりポリシリ
コン２２２が選択的に除去され、ゲート電極が形成され
る。ここでゲート電極はポリシリコン（多結晶シリコ
ン）に限らず、非結晶シリコンでもよい。また、予め例
えばリン等の不純物をドープした多結晶シリコンや、更
にその上にタングステンを堆積させた積層膜であっても
よい。
ストをマスクとして、異方性エッチングによりポリシリ
コン２２２が選択的に除去され、ゲート電極が形成され
る。ここでゲート電極はポリシリコン（多結晶シリコ
ン）に限らず、非結晶シリコンでもよい。また、予め例
えばリン等の不純物をドープした多結晶シリコンや、更
にその上にタングステンを堆積させた積層膜であっても
よい。
【０１２４】次に、ゲート電極を例えば５ｎｍ程酸化さ
せ、エッチングダメージが除去される。その後、全面に
厚さが例えば１０ｎｍのシリコン窒化膜が形成される。
次に、図１８（ｂ）に示すように、異方性エッチングに
よりシリコン窒化膜がエッチングされ、ポリシリコン２
２２の側面に第１のシリコン窒化膜の側壁２２３が形成
される。
せ、エッチングダメージが除去される。その後、全面に
厚さが例えば１０ｎｍのシリコン窒化膜が形成される。
次に、図１８（ｂ）に示すように、異方性エッチングに
よりシリコン窒化膜がエッチングされ、ポリシリコン２
２２の側面に第１のシリコン窒化膜の側壁２２３が形成
される。
【０１２５】次に、希フッ酸処理と熱水素処理が行わ
れ、ソース・ドレイン部分のシリコン基板２２０が露出
されると同時に洗浄化される。
れ、ソース・ドレイン部分のシリコン基板２２０が露出
されると同時に洗浄化される。
【０１２６】図１８（ｃ）に示すように、シリコンを選
択的に例えば３０ｎｍエピタキシャル成長させ、基板２
００上にエピタキシャルシリコン層２２４が形成され
る。尚、ポリシリコン２２２の上面部にもシリコンが成
長する場合があるがトランジスタ特性には影響しない。
ここで、ポリシリコン２２２の側壁はシリコン窒化膜２
２３で形成されているため、エピタキシャルシリコン層
２２４にファセットは生じない。
択的に例えば３０ｎｍエピタキシャル成長させ、基板２
００上にエピタキシャルシリコン層２２４が形成され
る。尚、ポリシリコン２２２の上面部にもシリコンが成
長する場合があるがトランジスタ特性には影響しない。
ここで、ポリシリコン２２２の側壁はシリコン窒化膜２
２３で形成されているため、エピタキシャルシリコン層
２２４にファセットは生じない。
【０１２７】図１９（ａ）に示すように、エピタキシャ
ルシリコン層２２４に不純物のイオンが注入され、ソー
ス・ドレイン拡散層から伸びるエクステンション拡散層
２２５が形成される。拡散層の設計方法は深さ方向の伸
びが、シリコンエピタキシャル成長させたエピタキシャ
ルシリコン層２２４分だけ余裕を持つことになり通常の
イオン注入技術の範囲で実現できる。例えば、Ｎ型拡散
層を形成する場合の条件は、例えば不純物をヒ素（Ａ
ｓ）として、加速電圧が２０ＫｅＶ、ドーズ量が１×１
０15ｃｍ-2である。ここで、エクステンション拡散層２
２５を活性化するためのアニール条件は、温度が例えば
８００℃、処理時間が例えば１０秒で行われる。
ルシリコン層２２４に不純物のイオンが注入され、ソー
ス・ドレイン拡散層から伸びるエクステンション拡散層
２２５が形成される。拡散層の設計方法は深さ方向の伸
びが、シリコンエピタキシャル成長させたエピタキシャ
ルシリコン層２２４分だけ余裕を持つことになり通常の
イオン注入技術の範囲で実現できる。例えば、Ｎ型拡散
層を形成する場合の条件は、例えば不純物をヒ素（Ａ
ｓ）として、加速電圧が２０ＫｅＶ、ドーズ量が１×１
０15ｃｍ-2である。ここで、エクステンション拡散層２
２５を活性化するためのアニール条件は、温度が例えば
８００℃、処理時間が例えば１０秒で行われる。
【０１２８】次に、必要に応じて全面にエッチングスト
ッパーとしてのシリコン酸化膜が形成され、このシリコ
ン酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が
形成される。
ッパーとしてのシリコン酸化膜が形成され、このシリコ
ン酸化膜上に厚さが例えば５０ｎｍのシリコン窒化膜が
形成される。
【０１２９】図１９（ｂ）に示すように、異方性エッチ
ングにより、ポリシリコン２２２の側面部分にシリコン
酸化膜の側壁２２６及び第２のシリコン窒化膜の側壁２
２７が形成される。
ングにより、ポリシリコン２２２の側面部分にシリコン
酸化膜の側壁２２６及び第２のシリコン窒化膜の側壁２
２７が形成される。
【０１３０】図１９（ｃ）に示すように、イオン注入に
より、第２のシリコン窒化膜の側壁２２７をマスクとし
てソース・ドレイン拡散層２２８が形成される。ここ
で、ソース・ドレイン拡散層２２８とゲート電極を活性
化するアニール条件は、温度が例えば１０００℃、処理
時間が例えば１０秒である。
より、第２のシリコン窒化膜の側壁２２７をマスクとし
てソース・ドレイン拡散層２２８が形成される。ここ
で、ソース・ドレイン拡散層２２８とゲート電極を活性
化するアニール条件は、温度が例えば１０００℃、処理
時間が例えば１０秒である。
【０１３１】尚、本発明は、上記実施形態に限定される
ものではない。例えば、図１９（ｂ）に示す工程後、イ
オン注入を行う前に、エクステンション拡散層２２５を
選択エピタキシャル成長させ、更にエピタキシャルシリ
コンを形成してもよい。すなわち、ソース・ドレイン拡
散層２２８部分にシリサイド層を形成する場合、シリサ
イド反応はシリコンを消費して行われる。このため、上
記のように、予めソース・ドレイン拡散層２２８部分を
嵩上げしておくことにより、シリサイド反応時における
シリコンの不足を防止できるという狙いがある。また、
ポリシリコンで形成されたゲート電極はこの時点で不純
物が注入され、ゲート配線として使用することができ
る。
ものではない。例えば、図１９（ｂ）に示す工程後、イ
オン注入を行う前に、エクステンション拡散層２２５を
選択エピタキシャル成長させ、更にエピタキシャルシリ
コンを形成してもよい。すなわち、ソース・ドレイン拡
散層２２８部分にシリサイド層を形成する場合、シリサ
イド反応はシリコンを消費して行われる。このため、上
記のように、予めソース・ドレイン拡散層２２８部分を
嵩上げしておくことにより、シリサイド反応時における
シリコンの不足を防止できるという狙いがある。また、
ポリシリコンで形成されたゲート電極はこの時点で不純
物が注入され、ゲート配線として使用することができ
る。
【０１３２】以上のように、上記第２の実施例（２）に
よれば、エクステンション拡散層の形成前にエピタキシ
ャルシリコン層を形成する。このため、同一基板にＮ
型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上
のエピタキシャル成長を同じ膜厚に制御することが容易
となる。また、エピタキシャル成長の熱処理によるエク
ステンション拡散層の広がりも防止できる。
よれば、エクステンション拡散層の形成前にエピタキシ
ャルシリコン層を形成する。このため、同一基板にＮ
型、Ｐ型のトランジスタを形成する場合、Ｎ型、Ｐ型上
のエピタキシャル成長を同じ膜厚に制御することが容易
となる。また、エピタキシャル成長の熱処理によるエク
ステンション拡散層の広がりも防止できる。
【０１３３】［第３の実施例］次に、本発明の第３の実
施例について説明する。
施例について説明する。
【０１３４】次に、従来技術の第３の問題にあげたよう
に、シリサイド膜を形成した後、ゲート絶縁膜を形成す
る場合、シリサイド膜中のメタルがゲート絶縁膜へ混入
することによりゲート絶縁膜の信頼性劣化が生じること
が判明している。
に、シリサイド膜を形成した後、ゲート絶縁膜を形成す
る場合、シリサイド膜中のメタルがゲート絶縁膜へ混入
することによりゲート絶縁膜の信頼性劣化が生じること
が判明している。
【０１３５】そこで、この問題を回避するために、第３
の実施例では、ゲート絶縁膜の形成を行った後に、シリ
サイド膜が形成される。すなわち、第３の実施例では、
ソース・ドレイン拡散層上にシリサイド膜を形成する前
に、ゲート絶縁膜を形成し、且つダマシン・ゲート形成
プロセスを用いたメタル単層のゲート構造を持つＭＯＳ
ＦＥＴの製造方法を示す。
の実施例では、ゲート絶縁膜の形成を行った後に、シリ
サイド膜が形成される。すなわち、第３の実施例では、
ソース・ドレイン拡散層上にシリサイド膜を形成する前
に、ゲート絶縁膜を形成し、且つダマシン・ゲート形成
プロセスを用いたメタル単層のゲート構造を持つＭＯＳ
ＦＥＴの製造方法を示す。
【０１３６】まず、図２０（ａ）に示すように、半導体
基板３００内に素子分離領域３０１が形成され、将来除
去されるダミーのゲートとして、半導体基板３００上に
厚さが例えば６ｎｍのゲート酸化膜３０１が形成され
る。このゲート酸化膜３０１上に厚さが例えば２５０ｎ
ｍのポリシリコン３０３が形成され、このポリシリコン
３０３上に厚さが例えば５０ｎｍの第１のシリコン窒化
膜３０４が形成される。その後、パターニングされたレ
ジスト（図示せず）が形成され、このレジストをマスク
としてポリシリコン３０３及び第１のシリコン窒化膜３
０４が選択的に除去され、積層構造からなるダミーゲー
トが形成される。次に、不純物イオンを注入することに
より、半導体基板３００内にエクステンション拡散層領
域３０５が形成される。その後、全面にシリコン窒化膜
が形成され、異方性エッチングによりダミーゲートの側
壁に幅が例えば４０ｎｍの第２のシリコン窒化膜の側壁
３０６が形成される。
基板３００内に素子分離領域３０１が形成され、将来除
去されるダミーのゲートとして、半導体基板３００上に
厚さが例えば６ｎｍのゲート酸化膜３０１が形成され
る。このゲート酸化膜３０１上に厚さが例えば２５０ｎ
ｍのポリシリコン３０３が形成され、このポリシリコン
３０３上に厚さが例えば５０ｎｍの第１のシリコン窒化
膜３０４が形成される。その後、パターニングされたレ
ジスト（図示せず）が形成され、このレジストをマスク
としてポリシリコン３０３及び第１のシリコン窒化膜３
０４が選択的に除去され、積層構造からなるダミーゲー
トが形成される。次に、不純物イオンを注入することに
より、半導体基板３００内にエクステンション拡散層領
域３０５が形成される。その後、全面にシリコン窒化膜
が形成され、異方性エッチングによりダミーゲートの側
壁に幅が例えば４０ｎｍの第２のシリコン窒化膜の側壁
３０６が形成される。
【０１３７】図２０（ｂ）に示すように、フッ酸処理に
より、基板上のゲート酸化膜が除去され、ソース・ドレ
イン領域上のみ半導体基板３００が露出される。この露
出された半導体基板３００の領域のみ選択的にシリコン
をエピタキシャル成長させ、高さが半導体基板３００の
表面から７０ｎｍ程度のエレベーテッド・ソース・ドレ
イン拡散層３０７が形成される。ここで、ダミーゲート
の側壁はシリコン窒化膜３０６で形成されているため、
エレベーテッド・ソース・ドレイン拡散層３０７にファ
セットは生じない。その後、イオン注入技術によりソー
ス・ドレイン拡散層領域（図示せず）が形成される。こ
の際、図２０（ａ）に示す工程においてエクステンショ
ン拡散層領域３０５を形成したが、これは行わずに本工
程のソース・ドレイン拡散層領域形成時に不純物の固相
拡散によりエクステンション拡散層領域３０５を形成し
ても何ら問題はない。
より、基板上のゲート酸化膜が除去され、ソース・ドレ
イン領域上のみ半導体基板３００が露出される。この露
出された半導体基板３００の領域のみ選択的にシリコン
をエピタキシャル成長させ、高さが半導体基板３００の
表面から７０ｎｍ程度のエレベーテッド・ソース・ドレ
イン拡散層３０７が形成される。ここで、ダミーゲート
の側壁はシリコン窒化膜３０６で形成されているため、
エレベーテッド・ソース・ドレイン拡散層３０７にファ
セットは生じない。その後、イオン注入技術によりソー
ス・ドレイン拡散層領域（図示せず）が形成される。こ
の際、図２０（ａ）に示す工程においてエクステンショ
ン拡散層領域３０５を形成したが、これは行わずに本工
程のソース・ドレイン拡散層領域形成時に不純物の固相
拡散によりエクステンション拡散層領域３０５を形成し
ても何ら問題はない。
【０１３８】図２０（ｃ）に示すように、全面に層間絶
縁膜３０８が形成され、この層間絶縁膜３０８はＣＭＰ
技術により平坦化され、ダミーゲートの上面の第１のシ
リコン窒化膜３０４及び第２のシリコン窒化膜３０４の
表面が露出される。ここで、エレベーテッド・ソース・
ドレイン拡散層３０７上面は、ダミーゲート上面より高
さが低いため露出しない。
縁膜３０８が形成され、この層間絶縁膜３０８はＣＭＰ
技術により平坦化され、ダミーゲートの上面の第１のシ
リコン窒化膜３０４及び第２のシリコン窒化膜３０４の
表面が露出される。ここで、エレベーテッド・ソース・
ドレイン拡散層３０７上面は、ダミーゲート上面より高
さが低いため露出しない。
【０１３９】次に、リン酸により第１のシリコン窒化膜
３０４が除去され、ＣＤＥ又は混酸等のウエットエッチ
ングによりポリシリコン３０３が除去される。また、フ
ッ酸処理によりダミーのゲート酸化膜３０２が除去さ
れ、ゲート形成部が開口される。
３０４が除去され、ＣＤＥ又は混酸等のウエットエッチ
ングによりポリシリコン３０３が除去される。また、フ
ッ酸処理によりダミーのゲート酸化膜３０２が除去さ
れ、ゲート形成部が開口される。
【０１４０】図２１（ａ）に示すように、酸化、又はＣ
ＶＤ法による高誘電体絶縁膜の堆積によりゲート形成部
の開口にゲート絶縁膜３０９が形成される。ここで、ソ
ース・ドレイン上にシリサイド膜は形成されないので、
メタルのない状態でゲート絶縁膜を形成することができ
る。また、ゲート形成部を開口した際に、イオン注入と
その活性化工程を加えても従来技術のようにメタル混入
によるゲート絶縁膜の信頼性低下の問題は生じない。よ
って、ゲートを開口した後にチャネル領域のイオン注入
を行えば、この工程の後に、ソース・ドレイン拡散層形
成等の高温の熱工程は存在しないため、非常に急峻な不
純物のデプス・プロファイルを持つチャネル構造の形成
も可能である。
ＶＤ法による高誘電体絶縁膜の堆積によりゲート形成部
の開口にゲート絶縁膜３０９が形成される。ここで、ソ
ース・ドレイン上にシリサイド膜は形成されないので、
メタルのない状態でゲート絶縁膜を形成することができ
る。また、ゲート形成部を開口した際に、イオン注入と
その活性化工程を加えても従来技術のようにメタル混入
によるゲート絶縁膜の信頼性低下の問題は生じない。よ
って、ゲートを開口した後にチャネル領域のイオン注入
を行えば、この工程の後に、ソース・ドレイン拡散層形
成等の高温の熱工程は存在しないため、非常に急峻な不
純物のデプス・プロファイルを持つチャネル構造の形成
も可能である。
【０１４１】図２１（ｂ）に示すように、全面に導電体
であるバリア膜（反応防止膜）としての例えばチタン窒
化膜３１０が形成され、このチタン窒化膜３１０上に、
ＣＶＤ法によりゲート電極材料となる金属として例えば
アルミニウム３１１が形成される。
であるバリア膜（反応防止膜）としての例えばチタン窒
化膜３１０が形成され、このチタン窒化膜３１０上に、
ＣＶＤ法によりゲート電極材料となる金属として例えば
アルミニウム３１１が形成される。
【０１４２】図２１（ｃ）に示すように、ＣＭＰ法を用
いて、アルミニウム３１１、チタン窒化膜３１０、ゲー
ト絶縁膜３０９、第２のシリコン窒化膜の側壁３０６が
平坦化され、エレベーテッド・ソース・ドレイン拡散層
３０７の上面が露出され、ゲート電極３１２が形成され
る。
いて、アルミニウム３１１、チタン窒化膜３１０、ゲー
ト絶縁膜３０９、第２のシリコン窒化膜の側壁３０６が
平坦化され、エレベーテッド・ソース・ドレイン拡散層
３０７の上面が露出され、ゲート電極３１２が形成され
る。
【０１４３】図２２（ａ）に示すように、酸化が行わ
れ、ゲート電極３１２の上部にアルミ酸化膜３１３、チ
タン酸化膜３１４が形成され、エレベーテッド・ソース
・ドレイン拡散層３０７上にはシリコン酸化膜３１５が
形成される。
れ、ゲート電極３１２の上部にアルミ酸化膜３１３、チ
タン酸化膜３１４が形成され、エレベーテッド・ソース
・ドレイン拡散層３０７上にはシリコン酸化膜３１５が
形成される。
【０１４４】図２２（ｂ）に示すように、フッ酸により
エレベーテッド・ソース・ドレイン拡散層３０７上のシ
リコン酸化膜３１５が除去される。この際、アルミ酸化
膜３１３、チタン酸化膜３１４はフッ酸に不溶のため除
去されない。
エレベーテッド・ソース・ドレイン拡散層３０７上のシ
リコン酸化膜３１５が除去される。この際、アルミ酸化
膜３１３、チタン酸化膜３１４はフッ酸に不溶のため除
去されない。
【０１４５】図２２（ｃ）に示すように、全面に金属膜
３１６が形成される。ここで、金属膜３１６はアルミニ
ウムの融点より低い温度でシリサイドを形成する貴金属
（パラジウム、ニッケル、白金、コバルト）のいずれか
１つからなる金属、あるいはそれらの少なくとも１つを
含む合金とする。
３１６が形成される。ここで、金属膜３１６はアルミニ
ウムの融点より低い温度でシリサイドを形成する貴金属
（パラジウム、ニッケル、白金、コバルト）のいずれか
１つからなる金属、あるいはそれらの少なくとも１つを
含む合金とする。
【０１４６】その後、熱処理により、エレベーテッド・
ソース・ドレイン拡散層３０７の表面に厚さが例えば４
０ｎｍのシリサイド膜３１７が形成される。この際、ゲ
ート電極３１２の表面にはアルミ酸化膜３１３、チタン
酸化膜３１４が形成されているのでシリサイド反応は起
こらない。このため、エレベーテッド・ソース・ドレイ
ン拡散層３０７領域のみに選択的にシリサイド反応が起
こる。また、リーク電流を防止するために、シリサイド
膜３１７はエクステンション拡散層領域３０５の底面か
ら少なくとも６０ｎｍ上方に形成する必要がある。この
際、エクステンション拡散層領域３０５のシリコン基板
３００表面からの深さは５０ｎｍ乃至６０ｎｍとする。
ソース・ドレイン拡散層３０７の表面に厚さが例えば４
０ｎｍのシリサイド膜３１７が形成される。この際、ゲ
ート電極３１２の表面にはアルミ酸化膜３１３、チタン
酸化膜３１４が形成されているのでシリサイド反応は起
こらない。このため、エレベーテッド・ソース・ドレイ
ン拡散層３０７領域のみに選択的にシリサイド反応が起
こる。また、リーク電流を防止するために、シリサイド
膜３１７はエクステンション拡散層領域３０５の底面か
ら少なくとも６０ｎｍ上方に形成する必要がある。この
際、エクステンション拡散層領域３０５のシリコン基板
３００表面からの深さは５０ｎｍ乃至６０ｎｍとする。
【０１４７】図２３に示すように、シリサイド反応をし
ていない未反応金属３１６が除去される。この際、除去
方法としてウエットエッチング等も考えられるが、未反
応金属３１６が平坦な面に形成されているため、ＣＭＰ
等の平坦化プロセスを用いて未反応金属３１６を除去す
ることができる。
ていない未反応金属３１６が除去される。この際、除去
方法としてウエットエッチング等も考えられるが、未反
応金属３１６が平坦な面に形成されているため、ＣＭＰ
等の平坦化プロセスを用いて未反応金属３１６を除去す
ることができる。
【０１４８】このように、サリサイド・プロセスにおけ
る未反応金属の選択的除去を、従来のようなウエットプ
ロセスによる薬液処理ではなく、ＣＭＰ等の平坦化プロ
セスで除去することが可能となった。そのため、従来の
ウエットエッチングによる方法での選択性の崩れ等によ
るメタル残りやゲート電極消失、あるいはシリサイドの
溶解等の問題はなく、様々な未反応金属の除去を容易に
行える。
る未反応金属の選択的除去を、従来のようなウエットプ
ロセスによる薬液処理ではなく、ＣＭＰ等の平坦化プロ
セスで除去することが可能となった。そのため、従来の
ウエットエッチングによる方法での選択性の崩れ等によ
るメタル残りやゲート電極消失、あるいはシリサイドの
溶解等の問題はなく、様々な未反応金属の除去を容易に
行える。
【０１４９】従って、これまでウエットプロセスでの選
択エッチングが難しいことから、製品に採用されていな
かったパラジウム等の金属も用いることができる。
択エッチングが難しいことから、製品に採用されていな
かったパラジウム等の金属も用いることができる。
【０１５０】このパラジウムのシリサイドは、現在量産
展開されているチタンシリサイドやコバルトシリサイド
のようにシリサイドに対して有利な点がある。
展開されているチタンシリサイドやコバルトシリサイド
のようにシリサイドに対して有利な点がある。
【０１５１】すなわち、パラジウムはシリサイド化する
とパラジウムシリサイド（Ｐｄ2Ｓｉ）が形成される。
このシリサイド時に消費されるシリコンの膜厚Ｄｓｉと
形成されたシリサイドの膜厚Ｄｓｉｌｉｃｉｄｅの比を
Ａ、すなわちＡ＝Ｄｓｉ／Ｄｓｉｌｉｃｉｄｅとする。
すると、現在量産されているチタンシリサイドやコバル
トシリサイドはＡ≒１であるのに対し、パラジウムシリ
サイドはＡ≒０．５である。
とパラジウムシリサイド（Ｐｄ2Ｓｉ）が形成される。
このシリサイド時に消費されるシリコンの膜厚Ｄｓｉと
形成されたシリサイドの膜厚Ｄｓｉｌｉｃｉｄｅの比を
Ａ、すなわちＡ＝Ｄｓｉ／Ｄｓｉｌｉｃｉｄｅとする。
すると、現在量産されているチタンシリサイドやコバル
トシリサイドはＡ≒１であるのに対し、パラジウムシリ
サイドはＡ≒０．５である。
【０１５２】つまり、パラジウム等の貴金属はシリサイ
ド形成時に消費するシリコンの量が、チタンやコバルト
がシリサイド形成時に消費するシリコンの量より少な
い。ここで、熱反応によるシリサイドの形成では消費す
るシリコンが多くなるにつれて、図２４に示すように、
シリコンとシリサイドの界面のモフォロジーが劣化す
る。このため、拡散層のリーク電流が増加するという問
題が生じる。従って、シリコン消費量のより少ないパラ
ジウムシリサイド等を用いることができるＣＭＰ等の平
坦化が行えることより、このようなリーク電流を防止で
きる。
ド形成時に消費するシリコンの量が、チタンやコバルト
がシリサイド形成時に消費するシリコンの量より少な
い。ここで、熱反応によるシリサイドの形成では消費す
るシリコンが多くなるにつれて、図２４に示すように、
シリコンとシリサイドの界面のモフォロジーが劣化す
る。このため、拡散層のリーク電流が増加するという問
題が生じる。従って、シリコン消費量のより少ないパラ
ジウムシリサイド等を用いることができるＣＭＰ等の平
坦化が行えることより、このようなリーク電流を防止で
きる。
【０１５３】尚、パラジウムのようにシリサイド時のシ
リコン消費量の少ない金属として、プラチナ（Ａ≒０．
７、ＰｔＳｉ）がある。
リコン消費量の少ない金属として、プラチナ（Ａ≒０．
７、ＰｔＳｉ）がある。
【０１５４】また、第３の実施例による構造であれば、
図２３に示す工程後のコンタクトホール形成工程におい
て、以下のような利点がある。
図２３に示す工程後のコンタクトホール形成工程におい
て、以下のような利点がある。
【０１５５】まず、上面が平坦であるため、層間絶縁膜
のＲＩＥが容易となり、また、層間絶縁膜は薄く形成す
ることができる。これより、コンタクトホールのアスペ
クト比が小さくなるため、コンタクトホールの埋め込み
も容易となる。また、ＣＭＰ等の平坦化工程、及び層間
絶縁膜のリフロー工程が省略可能となる。
のＲＩＥが容易となり、また、層間絶縁膜は薄く形成す
ることができる。これより、コンタクトホールのアスペ
クト比が小さくなるため、コンタクトホールの埋め込み
も容易となる。また、ＣＭＰ等の平坦化工程、及び層間
絶縁膜のリフロー工程が省略可能となる。
【０１５６】以上のように、第３の実施例によれば、以
下のような結果が得られた。
下のような結果が得られた。
【０１５７】図２５に、ＴＤＤＢ（Time Dependent Die
lectric Breakdown）測定で得られるゲート絶縁膜の信
頼性データの結果を、ワイブル・プロットにして表した
ものを示す。横軸はゲート絶縁膜に注入した電荷量、縦
軸は耐圧不良度合であり、従来の実施例と本実施例のデ
ータを比較してある。
lectric Breakdown）測定で得られるゲート絶縁膜の信
頼性データの結果を、ワイブル・プロットにして表した
ものを示す。横軸はゲート絶縁膜に注入した電荷量、縦
軸は耐圧不良度合であり、従来の実施例と本実施例のデ
ータを比較してある。
【０１５８】図２５に示すように、従来の実施例のワイ
ブル・プロットは、ウエハ面内のチップ間で、耐圧不良
が発生する総電荷量がばらついている。これは、確率的
にゲート電極の耐圧不良の起こりやすいチップが面内で
存在していることを示しており、製品の信頼性が低いこ
とがわかる。このゲート電極の耐圧不良は、確率的にメ
タルがゲート酸化膜中、あるいは酸化膜界面に混入した
ことによる不良であることは明らかである。
ブル・プロットは、ウエハ面内のチップ間で、耐圧不良
が発生する総電荷量がばらついている。これは、確率的
にゲート電極の耐圧不良の起こりやすいチップが面内で
存在していることを示しており、製品の信頼性が低いこ
とがわかる。このゲート電極の耐圧不良は、確率的にメ
タルがゲート酸化膜中、あるいは酸化膜界面に混入した
ことによる不良であることは明らかである。
【０１５９】これに対し、本実施例のワイブル・プロッ
トは、ウエハ面内のどのチップにおいても、ゲート電極
の耐圧不良が発生する総電荷量はほぼ一定であることが
わかる。従って、確率的なメタルの混入を防止でき、製
品の信頼性を向上することができた。
トは、ウエハ面内のどのチップにおいても、ゲート電極
の耐圧不良が発生する総電荷量はほぼ一定であることが
わかる。従って、確率的なメタルの混入を防止でき、製
品の信頼性を向上することができた。
【０１６０】尚、第３の実施例ではメタルゲートの電極
材料として、アルミニウム３１１を用いたが、それ以外
にもチタン、ジルコニウム、ハフニウム、タンタル、ニ
オブ、バナジウム、あるいはこれらの窒化物も用いるこ
とも可能である。この場合は、酸化においてアルミ酸化
物３１３ではなく、それぞれチタン酸化物、ジルコニウ
ム酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ
酸化物、バナジウム酸化物が形成される。
材料として、アルミニウム３１１を用いたが、それ以外
にもチタン、ジルコニウム、ハフニウム、タンタル、ニ
オブ、バナジウム、あるいはこれらの窒化物も用いるこ
とも可能である。この場合は、酸化においてアルミ酸化
物３１３ではなく、それぞれチタン酸化物、ジルコニウ
ム酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ
酸化物、バナジウム酸化物が形成される。
【０１６１】また、第３の実施例は、ダマシン構造のＭ
ＯＳＦＥＴだけでなく、通常のＭＯＳＦＥＴにも適用で
きる。
ＯＳＦＥＴだけでなく、通常のＭＯＳＦＥＴにも適用で
きる。
【０１６２】以上のように、上記第３の実施例によれ
ば、ダマシン・ゲート形成プロセスを用いて、ゲート絶
縁膜３０９の形成後にシリサイド膜３１７を形成するた
め、シリサイドのメタルがゲート電極に混入することを
防止できる。
ば、ダマシン・ゲート形成プロセスを用いて、ゲート絶
縁膜３０９の形成後にシリサイド膜３１７を形成するた
め、シリサイドのメタルがゲート電極に混入することを
防止できる。
【０１６３】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【０１６４】
【発明の効果】以上説明したように本発明によれば、半
導体基板表面のＲＩＥ処理による汚染を防止し、エレベ
ーテッド・ソース・ドレイン拡散層の膜厚の制御が可能
で、且つゲート絶縁膜の信頼性を向上することができる
半導体装置及びその製造方法を提供できる。
導体基板表面のＲＩＥ処理による汚染を防止し、エレベ
ーテッド・ソース・ドレイン拡散層の膜厚の制御が可能
で、且つゲート絶縁膜の信頼性を向上することができる
半導体装置及びその製造方法を提供できる。
【図１】本発明の第１の実施例（１）に係わる半導体装
置の製造工程の断面図。
置の製造工程の断面図。
【図２】図１に続く、本発明の第１の実施例（１）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図３】本発明の第１の実施例（２）に係わる半導体装
置の製造工程の断面図。
置の製造工程の断面図。
【図４】図３に続く、本発明の第１の実施例（２）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図５】図４に続く、本発明の第１の実施例（２）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図６】図５に続く、本発明の第１の実施例（２）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図７】図６に続く、本発明の第１の実施例（２）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図８】図７に続く、本発明の第１の実施例（２）に係
わる半導体装置の製造工程の断面図。
わる半導体装置の製造工程の断面図。
【図９】本発明の第２の実施例（１）に係わる半導体装
置の製造工程の断面図。
置の製造工程の断面図。
【図１０】図９に続く、本発明の第２の実施例（１）に
係わる半導体装置の製造工程の断面図。
係わる半導体装置の製造工程の断面図。
【図１１】図１０に続く、本発明の第２の実施例（１）
に係わる半導体装置の製造工程の断面図。
に係わる半導体装置の製造工程の断面図。
【図１２】図１１に続く、本発明の第２の実施例（１）
に係わる半導体装置の製造工程の断面図。
に係わる半導体装置の製造工程の断面図。
【図１３】図１２に続く、本発明の第２の実施例（１）
に係わる半導体装置の製造工程の断面図。
に係わる半導体装置の製造工程の断面図。
【図１４】本発明の第２の実施例（１）の他の実施例に
係わる半導体装置の製造工程の断面図。
係わる半導体装置の製造工程の断面図。
【図１５】図１４に続く、本発明の第２の実施例（１）
の他の実施例に係わる半導体装置の製造工程の断面図。
の他の実施例に係わる半導体装置の製造工程の断面図。
【図１６】本発明の第２の実施例（１）の他の実施例に
係わる半導体装置の製造工程の断面図。
係わる半導体装置の製造工程の断面図。
【図１７】本発明の第２の実施例（１）の他の実施例に
係わる半導体装置の製造工程の断面図。
係わる半導体装置の製造工程の断面図。
【図１８】本発明の第２の実施例（２）に係わる半導体
装置の製造工程の断面図。
装置の製造工程の断面図。
【図１９】図１８に続く、本発明の第２の実施例（２）
に係わる半導体装置の製造工程の断面図。
に係わる半導体装置の製造工程の断面図。
【図２０】本発明の第３の実施例に係わる半導体装置の
製造工程の断面図。
製造工程の断面図。
【図２１】図２０に続く、本発明の第３の実施例に係わ
る半導体装置の製造工程の断面図。
る半導体装置の製造工程の断面図。
【図２２】図２１に続く、本発明の第３の実施例に係わ
る半導体装置の製造工程の断面図。
る半導体装置の製造工程の断面図。
【図２３】図２２に続く、本発明の第３の実施例に係わ
る半導体装置の製造工程の断面図。
る半導体装置の製造工程の断面図。
【図２４】シリコンとシリサイドの界面のモフォロジー
の劣化を示す半導体装置の断面図。
の劣化を示す半導体装置の断面図。
【図２５】ゲート絶縁膜の信頼性を示す図。
【図２６】従来技術による半導体装置の製造工程の断面
図。
図。
【図２７】図２６に続く、従来技術による半導体装置の
製造工程の断面図。
製造工程の断面図。
【図２８】図２７に続く、従来技術による半導体装置の
製造工程の断面図。
製造工程の断面図。
【図２９】従来技術による問題を示す半導体装置の断面
図。
図。
【図３０】従来技術による問題を示す半導体装置の断面
図。
図。
１００、１１０、２００、２２０、３００…シリコン基
板、 １０１、１１１、３０１…素子分離領域、 １０２、２０２…シリコン窒化膜、 １０３、１１３、２０１、２２２、３０３…ポリシリコ
ン、 １０４、１１５…第１のシリコン酸化膜、 １０５、１２２…第２のシリコン酸化膜、 １０６…ファセット・エレベーテッド・ソース・ドレイ
ン拡散層、 １０７、１２３、２０５、２２５、３０５…エクステン
ション拡散層、 １１２、３０４…第１のシリコン窒化膜、 １１４…第２のシリコン窒化膜、 １１６…レジスト、 １１７…シリコン基板表面、 １１８…Ｎ型ファセット・エレベーテッド・ソース・ド
レイン拡散層、 １１９…第３のシリコン窒化膜、 １２０…シリコン基板表面、 １２１…Ｐ型ファセット・エレベーテッド・ソース・ド
レイン拡散層、 １２４、３１７…シリサイド膜、 １２５、２０９、２１８、３０８…層間絶縁膜、 １２６…タンタル酸化膜、 １２７、２１２、３１０…チタン窒化膜、 １２８、３１１…アルミニウム、 ２０３、２０６ａ、２２３…第１のシリコン窒化膜の側
壁、 ２０４、２１５、２１６、２２４…エピタキシャルシリ
コン層、 ２０６、２０７ａ、２２６…シリコン酸化膜の側壁、 ２０７、２２７、３０６…第２のシリコン窒化膜の側
壁、 ２０８、２２８…ソース・ドレイン拡散層、 ２１０、２１７、２１７ａ…溝、 ２１１、２２１、３０９…ゲート絶縁膜、 ２１３…タングステン、 ２１４、３１２…ゲート電極、 ２１９、２１９ａ…空洞、 ３０２…ゲート酸化膜、 ３０７…エレベーテッド・ソース・ドレイン拡散層 ３１３…アルミ酸化膜、 ３１４…チタン酸化膜、 ３１５…シリコン酸化膜、 ３１６…金属。
板、 １０１、１１１、３０１…素子分離領域、 １０２、２０２…シリコン窒化膜、 １０３、１１３、２０１、２２２、３０３…ポリシリコ
ン、 １０４、１１５…第１のシリコン酸化膜、 １０５、１２２…第２のシリコン酸化膜、 １０６…ファセット・エレベーテッド・ソース・ドレイ
ン拡散層、 １０７、１２３、２０５、２２５、３０５…エクステン
ション拡散層、 １１２、３０４…第１のシリコン窒化膜、 １１４…第２のシリコン窒化膜、 １１６…レジスト、 １１７…シリコン基板表面、 １１８…Ｎ型ファセット・エレベーテッド・ソース・ド
レイン拡散層、 １１９…第３のシリコン窒化膜、 １２０…シリコン基板表面、 １２１…Ｐ型ファセット・エレベーテッド・ソース・ド
レイン拡散層、 １２４、３１７…シリサイド膜、 １２５、２０９、２１８、３０８…層間絶縁膜、 １２６…タンタル酸化膜、 １２７、２１２、３１０…チタン窒化膜、 １２８、３１１…アルミニウム、 ２０３、２０６ａ、２２３…第１のシリコン窒化膜の側
壁、 ２０４、２１５、２１６、２２４…エピタキシャルシリ
コン層、 ２０６、２０７ａ、２２６…シリコン酸化膜の側壁、 ２０７、２２７、３０６…第２のシリコン窒化膜の側
壁、 ２０８、２２８…ソース・ドレイン拡散層、 ２１０、２１７、２１７ａ…溝、 ２１１、２２１、３０９…ゲート絶縁膜、 ２１３…タングステン、 ２１４、３１２…ゲート電極、 ２１９、２１９ａ…空洞、 ３０２…ゲート酸化膜、 ３０７…エレベーテッド・ソース・ドレイン拡散層 ３１３…アルミ酸化膜、 ３１４…チタン酸化膜、 ３１５…シリコン酸化膜、 ３１６…金属。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋藤 友博 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB22 BB23 BB25 BB30 BB32 BB33 CC01 CC05 DD03 DD04 DD84 EE09 EE17 FF13 FF18 GG09 GG10 GG14 HH16 5F040 DA01 DA10 DA13 DB03 DC01 EC01 EC04 EC07 EC20 ED03 ED04 EF01 EF02 EF09 EH02 EH07 EK05 FA04 FA05 FA16 FA18 FB05 FC06 FC19 FC21 FC22 FC28 5F048 AC03 BB04 BB06 BB07 BB09 BB11 BC01 BF06 BG14
Claims (10)
- 【請求項１】 半導体基板上に選択的に形成された第１
の絶縁膜と、 前記第１の絶縁膜上に形成されたゲート電極と、 前記ゲート電極上に形成された第２の絶縁膜と、 前記ゲート電極の側面に形成された第３の絶縁膜と、 前記第３の絶縁膜の両側の汚染層を持たない前記半導体
基板上に前記半導体基板の表面より高く形成されたファ
セットを有するソース・ドレイン領域と、 前記ソース・ドレイン領域下の前記半導体基板内に形成
された拡散層と、 前記ソース・ドレイン領域上に形成されたシリサイド膜
とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に選択的に形成されたゲー
ト絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁と、 前記ゲート絶縁膜の両側の前記半導体基板上に前記半導
体基板の表面より高く形成されたソース・ドレイン領域
とを有し、 前記側壁が誘電率の異なる絶縁膜で形成されていること
を特徴とする半導体装置。 - 【請求項３】半導体基板上に選択的に形成されたゲート
絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側面に形成された絶縁膜からなる側壁
と、 前記ゲート電極の表面に形成された金属酸化膜と、 前記ゲート電極の両側に位置する前記半導体基板内に形
成された拡散層と、 前記拡散層上で前記側壁と接して形成されたソース・ド
レイン領域と、 前記ソース・ドレイン領域の表面に形成されたシリサイ
ド膜とを有し、 前記金属酸化膜の表面と前記シリサイド膜の表面が同じ
高さであることを特徴とする半導体装置。 - 【請求項４】 前記シリサイド膜は、アルミニウムの融
点より低い温度でシリサイドを形成する貴金属を含むシ
リサイド膜であることを特徴とする請求項３記載の半導
体装置。 - 【請求項５】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上にゲート電極を選択的に形成する工
程と、 前記ゲート電極上に第２の絶縁膜を選択的に形成する工
程と、 前記ゲート電極の側面に第３の絶縁膜を形成する工程
と、 リン酸処理により、前記ゲート電極及び前記第３の絶縁
膜が形成されていない前記半導体基板上の前記第１の絶
縁膜を除去し、前記半導体基板の表面を露出する工程
と、 前記露出された半導体基板をエピタキシャル成長し、フ
ァセットを有するエピタキシャル層を形成する工程と、 前記エピタキシャル層にイオン注入を行い、第１の拡散
層を形成する工程と、 前記第１の拡散層中の不純物を拡散させて、前記半導体
基板表面に第２の拡散層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上にダミーゲートを選択的に形成する
工程と、 前記ダミーゲートの側面に第２の絶縁膜を形成する工程
と、 リン酸処理により、前記ダミーゲート及び前記第２の絶
縁膜が形成されていない前記半導体基板上の前記第１の
絶縁膜を除去し、前記半導体基板の表面を露出する工程
と、 前記露出された半導体基板をエピタキシャル成長し、フ
ァセットを有するエピタキシャル層を形成する工程と、 前記エピタキシャル層にイオン注入を行い、第１の拡散
層を形成する工程と、 前記第１の拡散層中の不純物を拡散させて、前記半導体
基板表面に第２の拡散層を形成する工程と、 前記第１の拡散層表面にシリサイド膜を形成する工程
と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化し、前記ダミーゲートの表面を
露出する工程と、 前記ダミーゲート及び前記第１の絶縁膜を除去し、開口
を形成する工程と、 前記開口にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に反応防止膜を形成する工程と、 前記反応防止膜上に金属膜を形成する工程と、 前記ゲート絶縁膜及び前記反応防止膜及び前記金属膜を
平坦化し、前記層間絶縁膜の表面を露出させる工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上に選択的にダミーゲートを
形成する工程と、 前記ダミーゲートの側面に第１の絶縁膜側壁を形成する
工程と、 前記ダミーゲートの形成されていない前記半導体基板上
にエピタキシャル層を形成する工程と、 前記エピタキシャル層に不純物を注入し第１の拡散層を
形成する工程と、 前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成
する工程と、 前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成
する工程と、 前記半導体基板に不純物を注入し前記半導体基板表面に
第２の拡散層を形成する工程と、 全面に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの
表面を露出する工程と、 前記ダミーゲートを除去し、第１の溝を形成する工程
と、 前記第１の溝の底面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上の前記溝内にゲート電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板上に選択的にダミーゲートを
形成する工程と、 前記ダミーゲートの側面に第１の絶縁膜側壁を形成する
工程と、 前記ダミーゲートの形成されていない前記半導体基板上
に前記第１の絶縁膜側壁と接する第１のエピタキシャル
層を形成する工程と、 前記エピタキシャル層に不純物を注入し、第１の拡散層
を形成する工程と、 前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成
する工程と、 前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成
する工程と、 前記第１の拡散層上に前記第２の絶縁膜側壁と接する第
２のエピタキシャル層を形成する工程と、 前記第２のエピタキシャル層に不純物を注入し、第２の
拡散層を形成する工程と、 全面に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜を平坦化し、前記ダミーゲートの
表面を露出する工程と、 前記ダミーゲートを除去し、第１の溝を形成する工程
と、 前記第１の溝の底面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記第１の絶縁膜側壁及び第３の絶縁膜側壁を除去し、
第２及び第３の溝を形成する工程と、 全面に第２の層間絶縁膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に選択的にゲート電極を形成する工
程と、 前記ゲート電極の側面に第１の絶縁膜側壁を形成する工
程と、 前記ゲート電極及び前記第１の絶縁膜側壁の形成されて
いない前記半導体基板上にエピタキシャル層を形成する
工程と、 前記エピタキシャル層に不純物を注入し第１の拡散層を
形成する工程と、 前記第１の絶縁膜側壁の側面に第２の絶縁膜側壁を形成
する工程と、 前記第２の絶縁膜側壁の側面に第３の絶縁膜側壁を形成
する工程と、 前記半導体基板に不純物を注入し前記半導体基板表面に
第２の拡散層を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項１０】 半導体基板上に第１の絶縁膜を形成す
る工程と、 前記第１の絶縁膜上にダミーゲートを選択的に形成する
工程と、 前記ダミーゲートをマスクとして前記半導体基板表面に
第１の拡散層を形成する工程と、 前記ダミーゲートの側面に第２の絶縁膜を形成する工程
と、 フッ酸処理により、前記第１の絶縁膜を除去し、前記第
１の拡散層上の前記半導体基板を露出する工程と、 前記露出された半導体基板をエピタキシャル成長し、第
２の拡散層を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化し、前記ダミーゲートの表面を
露出する工程と、 前記ダミーゲートを除去する工程と、 第１の絶縁膜を除去し、前記半導体基板の表面を露出す
る工程と、 前記露出した半導体基板の表面にゲート絶縁膜を形成す
る工程と、 全面に反応防止膜を形成する工程と、 前記反応防止膜上にゲート電極材を形成する工程と、 前記第２の絶縁膜及び前記反応防止膜及び前記ゲート電
極材を平坦化し、前記第２の拡散層の表面を露出する工
程と、 全面に酸化を行い、前記反応防止膜の表面に反応防止膜
の酸化物、前記ゲート電極材の表面にゲート電極材の酸
化物、前記第２の拡散層の表面に酸化膜を形成する工程
と、 フッ酸処理により、前記第２の拡散層の表面の前記酸化
膜を除去する工程と、 全面に金属膜を形成する工程と、 熱処理により、前記第２の拡散層表面にシリサイド膜を
形成する工程と、 未反応の前記金属膜を除去する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022688A JP2000223703A (ja) | 1999-01-29 | 1999-01-29 | 半導体装置及びその製造方法 |
| US09/492,780 US6737716B1 (en) | 1999-01-29 | 2000-01-28 | Semiconductor device and method of manufacturing the same |
| US10/815,932 US7579231B2 (en) | 1999-01-29 | 2004-04-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022688A JP2000223703A (ja) | 1999-01-29 | 1999-01-29 | 半導体装置及びその製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004265551A Division JP4417808B2 (ja) | 2004-09-13 | 2004-09-13 | 半導体装置の製造方法 |
| JP2006273737A Division JP4745187B2 (ja) | 2006-10-05 | 2006-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223703A true JP2000223703A (ja) | 2000-08-11 |
Family
ID=12089825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11022688A Withdrawn JP2000223703A (ja) | 1999-01-29 | 1999-01-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223703A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270831A (ja) * | 2001-03-13 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2002359369A (ja) * | 2001-06-01 | 2002-12-13 | Sony Corp | 半導体装置の製造方法 |
| JP2004273508A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 半導体装置及びその製造方法 |
| KR100481657B1 (ko) * | 2000-12-27 | 2005-04-08 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2006253300A (ja) * | 2005-03-09 | 2006-09-21 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
| JP2007088046A (ja) * | 2005-09-20 | 2007-04-05 | Sony Corp | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
| JP2007088047A (ja) * | 2005-09-20 | 2007-04-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007311376A (ja) * | 2006-05-16 | 2007-11-29 | Sony Corp | 半導体装置の製造方法 |
| JP2007324430A (ja) * | 2006-06-02 | 2007-12-13 | Sony Corp | 半導体装置の製造方法 |
| WO2008072573A1 (ja) * | 2006-12-11 | 2008-06-19 | Sony Corporation | 半導体装置の製造方法および半導体装置 |
| JP2008172209A (ja) * | 2006-12-11 | 2008-07-24 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JP2009060134A (ja) * | 2008-11-10 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| WO2011033623A1 (ja) * | 2009-09-16 | 2011-03-24 | 株式会社 東芝 | 半導体装置及びその製造方法 |
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
| US8163373B2 (en) | 2003-05-19 | 2012-04-24 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| JP2013516083A (ja) * | 2009-12-30 | 2013-05-09 | インテル コーポレイション | 自己整合コンタクト |
| JP2014042008A (ja) * | 2012-08-10 | 2014-03-06 | Imec | 電界効果半導体デバイスを製造する方法 |
| US8803248B2 (en) | 2010-11-03 | 2014-08-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US9953978B2 (en) | 2013-08-06 | 2018-04-24 | Globalfoundries Inc. | Replacement gate structures for transistor devices |
| JP2020080397A (ja) * | 2018-11-14 | 2020-05-28 | 東京エレクトロン株式会社 | デバイスの製造方法 |
| US12266571B2 (en) | 2023-09-29 | 2025-04-01 | Intel Corporation | Self-aligned contacts |
-
1999
- 1999-01-29 JP JP11022688A patent/JP2000223703A/ja not_active Withdrawn
Cited By (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481657B1 (ko) * | 2000-12-27 | 2005-04-08 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US6956276B2 (en) | 2000-12-27 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device with an L-shaped/reversed L-shaped gate side-wall insulating film |
| US6881633B2 (en) | 2000-12-27 | 2005-04-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device with an L-shaped/reversed L-shaped gate side-wall insulating film |
| JP2002270831A (ja) * | 2001-03-13 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2002359369A (ja) * | 2001-06-01 | 2002-12-13 | Sony Corp | 半導体装置の製造方法 |
| JP2004273508A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 半導体装置及びその製造方法 |
| US10434749B2 (en) | 2003-05-19 | 2019-10-08 | Invensas Bonding Technologies, Inc. | Method of room temperature covalent bonding |
| US8163373B2 (en) | 2003-05-19 | 2012-04-24 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US8841002B2 (en) | 2003-05-19 | 2014-09-23 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
| US7923785B2 (en) | 2003-08-18 | 2011-04-12 | Globalfoundries Inc. | Field effect transistor having increased carrier mobility |
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
| JP2006253300A (ja) * | 2005-03-09 | 2006-09-21 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007088046A (ja) * | 2005-09-20 | 2007-04-05 | Sony Corp | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
| JP2007088047A (ja) * | 2005-09-20 | 2007-04-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
| JP4706450B2 (ja) * | 2005-11-16 | 2011-06-22 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2007311376A (ja) * | 2006-05-16 | 2007-11-29 | Sony Corp | 半導体装置の製造方法 |
| JP2007324430A (ja) * | 2006-06-02 | 2007-12-13 | Sony Corp | 半導体装置の製造方法 |
| US10128374B2 (en) | 2006-12-11 | 2018-11-13 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US9419096B2 (en) | 2006-12-11 | 2016-08-16 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US11404573B2 (en) | 2006-12-11 | 2022-08-02 | Sony Group Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US8361850B2 (en) | 2006-12-11 | 2013-01-29 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| WO2008072573A1 (ja) * | 2006-12-11 | 2008-06-19 | Sony Corporation | 半導体装置の製造方法および半導体装置 |
| US10868176B2 (en) | 2006-12-11 | 2020-12-15 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| JP2008172209A (ja) * | 2006-12-11 | 2008-07-24 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| US11901454B2 (en) | 2006-12-11 | 2024-02-13 | Sony Group Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US9865733B2 (en) | 2006-12-11 | 2018-01-09 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US9673326B2 (en) | 2006-12-11 | 2017-06-06 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| KR101441553B1 (ko) | 2006-12-11 | 2014-09-17 | 소니 주식회사 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US9502529B2 (en) | 2006-12-11 | 2016-11-22 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process |
| US9041058B2 (en) | 2006-12-11 | 2015-05-26 | Sony Corporation | Metal oxide semiconductor having epitaxial source drain regions and method of manufacturing same using dummy gate process |
| JP2009060134A (ja) * | 2008-11-10 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4728378B2 (ja) * | 2008-11-10 | 2011-07-20 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8574993B2 (en) | 2009-09-16 | 2013-11-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| WO2011033623A1 (ja) * | 2009-09-16 | 2011-03-24 | 株式会社 東芝 | 半導体装置及びその製造方法 |
| JP5355702B2 (ja) * | 2009-09-16 | 2013-11-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR101298378B1 (ko) | 2009-09-16 | 2013-08-20 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| CN102439702A (zh) * | 2009-09-16 | 2012-05-02 | 株式会社东芝 | 半导体器件及其制造方法 |
| US11600524B2 (en) | 2009-12-30 | 2023-03-07 | Intel Corporation | Self-aligned contacts |
| US10629483B2 (en) | 2009-12-30 | 2020-04-21 | Intel Corporation | Self-aligned contacts |
| US11887891B2 (en) | 2009-12-30 | 2024-01-30 | Intel Corporation | Self-aligned contacts |
| US10930557B2 (en) | 2009-12-30 | 2021-02-23 | Intel Corporation | Self-aligned contacts |
| JP2013516083A (ja) * | 2009-12-30 | 2013-05-09 | インテル コーポレイション | 自己整合コンタクト |
| US8803248B2 (en) | 2010-11-03 | 2014-08-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US9466697B2 (en) | 2010-11-03 | 2016-10-11 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| JP2014042008A (ja) * | 2012-08-10 | 2014-03-06 | Imec | 電界効果半導体デバイスを製造する方法 |
| US9953978B2 (en) | 2013-08-06 | 2018-04-24 | Globalfoundries Inc. | Replacement gate structures for transistor devices |
| JP7045974B2 (ja) | 2018-11-14 | 2022-04-01 | 東京エレクトロン株式会社 | デバイスの製造方法 |
| JP2020080397A (ja) * | 2018-11-14 | 2020-05-28 | 東京エレクトロン株式会社 | デバイスの製造方法 |
| US12266571B2 (en) | 2023-09-29 | 2025-04-01 | Intel Corporation | Self-aligned contacts |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100260327B1 (ko) | 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 mosfet를 제조하는 방법 | |
| US6287924B1 (en) | Integrated circuit and method | |
| JP2000223703A (ja) | 半導体装置及びその製造方法 | |
| US6225173B1 (en) | Recessed channel structure for manufacturing shallow source/drain extensions | |
| KR100440840B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US6372589B1 (en) | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer | |
| US20040132249A1 (en) | Semiconductor device and a method of manufacturing the same | |
| US6335254B1 (en) | Methods of forming transistors | |
| JP2005033137A (ja) | 半導体装置およびその製造方法 | |
| US6905976B2 (en) | Structure and method of forming a notched gate field effect transistor | |
| US6806126B1 (en) | Method of manufacturing a semiconductor component | |
| JP4745187B2 (ja) | 半導体装置の製造方法 | |
| US6251737B1 (en) | Method of increasing gate surface area for depositing silicide material | |
| KR20010100915A (ko) | 반도체장치 및 그의 제조방법 | |
| US6849546B1 (en) | Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios | |
| US6395606B1 (en) | MOSFET with metal in gate for reduced gate resistance | |
| JP3492973B2 (ja) | 半導体装置の製造方法 | |
| JP4417808B2 (ja) | 半導体装置の製造方法 | |
| KR19980018188A (ko) | 비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 ＰＯＣｌ₃제조 방법 | |
| JP2000049348A (ja) | エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法 | |
| US7119017B2 (en) | Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios | |
| KR100733733B1 (ko) | 반도체 장치 형성 방법 | |
| JP2004253778A (ja) | 半導体装置及びその製造方法 | |
| JP2002057118A (ja) | 半導体装置とその製造方法 | |
| JP3187314B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060815 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20061011 |