JP2000195956A - キャパシタの下部電極形成方法 - Google Patents
キャパシタの下部電極形成方法Info
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Abstract
(57)【要約】
【課題】 高誘電体膜を有するキャパシタの製造工程時
に生じる下部電極と半導体基板とを接続するプラグの電
気的な欠陥及び下部電極の酸化を防止することができる
プラグを有するキャパシタの下部電極形成方法を提供す
る。 【解決手段】 本発明に係るキャパシタの製造方法によ
れば、下部電極３４’とプラグ３０との間にチタニウム
珪化物膜３２を形成することによって、以後行う高誘電
体の蒸着工程及び誘電物質の酸素供給のための加熱酸化
工程時に、プラグ３０の界面に生じる自然酸化膜の成長
を防止して下部電極３４’とプラグ３０と間の電気的な
接続特性が向上する。
に生じる下部電極と半導体基板とを接続するプラグの電
気的な欠陥及び下部電極の酸化を防止することができる
プラグを有するキャパシタの下部電極形成方法を提供す
る。 【解決手段】 本発明に係るキャパシタの製造方法によ
れば、下部電極３４’とプラグ３０との間にチタニウム
珪化物膜３２を形成することによって、以後行う高誘電
体の蒸着工程及び誘電物質の酸素供給のための加熱酸化
工程時に、プラグ３０の界面に生じる自然酸化膜の成長
を防止して下部電極３４’とプラグ３０と間の電気的な
接続特性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタ製造方法に関し、特に高誘電体膜を有するキャパシ
タの製造工程時に発生する下部電極と半導体基板とを接
続するプラグの電気的な欠陥及び下部電極の酸化を防止
することができるキャパシタの下部電極形成方法に関す
る。
シタ製造方法に関し、特に高誘電体膜を有するキャパシ
タの製造工程時に発生する下部電極と半導体基板とを接
続するプラグの電気的な欠陥及び下部電極の酸化を防止
することができるキャパシタの下部電極形成方法に関す
る。
【０００２】
【従来の技術】従来、半導体素子の高集積化のために
は、セル面積の減少及び動作電圧の低電圧化を必要とす
る。これによってキャパシタの面積が減少される傾向が
あり、記憶素子の動作に必要とする電荷、即ち単位面積
当りに確保されるキャパシタンスがより一層増加しなけ
ればならない。
は、セル面積の減少及び動作電圧の低電圧化を必要とす
る。これによってキャパシタの面積が減少される傾向が
あり、記憶素子の動作に必要とする電荷、即ち単位面積
当りに確保されるキャパシタンスがより一層増加しなけ
ればならない。
【０００３】更に、メモリセルに用いるキャパシタの基
本構造は記憶用下部電極と、誘電体膜と、プレート（pl
ate）用上部電極とからなるので、小さな面積内でより
大きいキャパシタンスを確保するためには、誘電体膜の
厚さを薄くしたり、キャパシタを３次元的な構造として
有効面積を増加させたり、誘電率が高い物質を用いて誘
電体膜を形成する等の条件が必要である。
本構造は記憶用下部電極と、誘電体膜と、プレート（pl
ate）用上部電極とからなるので、小さな面積内でより
大きいキャパシタンスを確保するためには、誘電体膜の
厚さを薄くしたり、キャパシタを３次元的な構造として
有効面積を増加させたり、誘電率が高い物質を用いて誘
電体膜を形成する等の条件が必要である。
【０００４】そのうち、最近の次世代製品の高密度・高
速素子化に伴って要求される高キャパシタンスを確保す
るために、既存のシリコン酸化膜として用いている低誘
電率の誘電体膜を高（強）誘電率の誘電体膜であるTa2O
5、BST（BaSrTiO3）、PZT（PbZrTiO3）またはSBT（SrBi
2Ta2O9）等に取り替えようとする動きのような材料の研
究が進んでいる。
速素子化に伴って要求される高キャパシタンスを確保す
るために、既存のシリコン酸化膜として用いている低誘
電率の誘電体膜を高（強）誘電率の誘電体膜であるTa2O
5、BST（BaSrTiO3）、PZT（PbZrTiO3）またはSBT（SrBi
2Ta2O9）等に取り替えようとする動きのような材料の研
究が進んでいる。
【０００５】また、このような高誘電体膜と共に、下部
電極と上部電極がポリシリコン層で形成したPIP（Polys
ilicon Insulator Polysilicon）構造を有している場
合、誘電体の蒸着と膜質の改善のためには、約７００℃
の高温で行う酸素アニーリング工程が要求されており、
この工程により下部電極と上部電極との間に自然酸化膜
が成長して全体のキャパシタンスが減少する不都合があ
る。
電極と上部電極がポリシリコン層で形成したPIP（Polys
ilicon Insulator Polysilicon）構造を有している場
合、誘電体の蒸着と膜質の改善のためには、約７００℃
の高温で行う酸素アニーリング工程が要求されており、
この工程により下部電極と上部電極との間に自然酸化膜
が成長して全体のキャパシタンスが減少する不都合があ
る。
【０００６】
【発明が解決しようとする課題】これを解決するため
に、上部電極の材料としてチタニウム窒化膜（TiN ）、
タングステン窒化膜（WN）、白金（Pt）またはイリジウ
ム（Ir）のような物質を用いる研究が進んでいる。ま
た、前述した酸化反応を減らすために上部電極をTiNと
ドーピングしたポリシリコン層を積層する場合には、キ
ャパシタがMIS（MetalInsulator Silicon）構造を有
する。しかし、このMIS構造のキャパシタにおける電流
−電圧の特性は対称にならないので、陽電圧と陰電圧と
の印加時に、一定の電圧下で伝えられる電流が変化され
てキャパシタの電気的な特性及び信頼性が低下する。
に、上部電極の材料としてチタニウム窒化膜（TiN ）、
タングステン窒化膜（WN）、白金（Pt）またはイリジウ
ム（Ir）のような物質を用いる研究が進んでいる。ま
た、前述した酸化反応を減らすために上部電極をTiNと
ドーピングしたポリシリコン層を積層する場合には、キ
ャパシタがMIS（MetalInsulator Silicon）構造を有
する。しかし、このMIS構造のキャパシタにおける電流
−電圧の特性は対称にならないので、陽電圧と陰電圧と
の印加時に、一定の電圧下で伝えられる電流が変化され
てキャパシタの電気的な特性及び信頼性が低下する。
【０００７】このような陽電圧及び陰電圧の印加時の電
流変化を減らすために、下部電極を金属に取り替えたMI
M（Metal Insulator Metal）構造のキャパシタが開発さ
れた。このMIM構造のキャパシタは、ポリシリコンと高
誘電体が有する仕事関数（work function）の差が金
属と高誘電体の場合より大きいので、同一な等価酸化膜
の厚さでもキャパシタの漏洩電流を減少させることがで
きる。
流変化を減らすために、下部電極を金属に取り替えたMI
M（Metal Insulator Metal）構造のキャパシタが開発さ
れた。このMIM構造のキャパシタは、ポリシリコンと高
誘電体が有する仕事関数（work function）の差が金
属と高誘電体の場合より大きいので、同一な等価酸化膜
の厚さでもキャパシタの漏洩電流を減少させることがで
きる。
【０００８】一方、半導体素子の高集積化及び微細化に
伴ってコンタクトホールの幅が狭くかつ深くなる傾向が
ある。このような半導体素子の微細化に対応するため、
層間絶縁膜のコンタクトホールをドーピングしたポリシ
リコンを注入して半導体基板と下部電極とを接続するプ
ラグを有するキャパシタが開発された。しかし、このプ
ラグを有するキャパシタの場合には、高誘電体の蒸着と
膜質改善のために、高温で加熱酸化工程を行うが、下部
電極の下部にあるプラグ界面で酸化反応が生じて下部電
極とプラグとの間の接着力が低下する。これによって後
続工程でプラグと下部電極が互いに離間されるようにな
って全体キャパシタンスが減少し、結果的にキャパシタ
の電気的な特性が低下する問題がある。
伴ってコンタクトホールの幅が狭くかつ深くなる傾向が
ある。このような半導体素子の微細化に対応するため、
層間絶縁膜のコンタクトホールをドーピングしたポリシ
リコンを注入して半導体基板と下部電極とを接続するプ
ラグを有するキャパシタが開発された。しかし、このプ
ラグを有するキャパシタの場合には、高誘電体の蒸着と
膜質改善のために、高温で加熱酸化工程を行うが、下部
電極の下部にあるプラグ界面で酸化反応が生じて下部電
極とプラグとの間の接着力が低下する。これによって後
続工程でプラグと下部電極が互いに離間されるようにな
って全体キャパシタンスが減少し、結果的にキャパシタ
の電気的な特性が低下する問題がある。
【０００９】これらの問題点を鑑みて、本発明の目的は
プラグと下部電極との間に珪化物膜を形成し、下部電極
として耐酸化特性が優れる金属膜を使用し、この下部電
極上には窒化処理を行うことによって、高誘電体膜に対
して高温の酸化工程を行ってもプラグと下部電極の界面
との間に自然酸化膜が生じるのを防止することができ、
酸化に対する下部電極の抵抗力が増大してキャパシタの
電気的な特性及び収率を高めることができるプラグを有
するキャパシタの下部電極形成方法を提供することにあ
る。
プラグと下部電極との間に珪化物膜を形成し、下部電極
として耐酸化特性が優れる金属膜を使用し、この下部電
極上には窒化処理を行うことによって、高誘電体膜に対
して高温の酸化工程を行ってもプラグと下部電極の界面
との間に自然酸化膜が生じるのを防止することができ、
酸化に対する下部電極の抵抗力が増大してキャパシタの
電気的な特性及び収率を高めることができるプラグを有
するキャパシタの下部電極形成方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体基板の上に活性領域を形成す
る段階と、前記活性領域が形成された前記半導体基板の
上に絶縁膜を形成する段階と、前記活性領域を露出させ
るように前記絶縁膜の内にコンタクトホールを形成する
段階と、上部コンタクト面を有し、前記コンタクトホー
ルを通じて前記活性領域と連結される導電性プラグを形
成する段階と、前記導電性プラグの上部コンタクト面の
上に珪化物コンタクトを形成する段階と、前記絶縁膜の
上にTiAlN膜を蒸着することによって、前記珪化物コン
タクトと電気的に接続される下部電極層を形成する段階
と、前記下部電極をパターニングして上部面を有する下
部電極を形成する段階とを含むことを特徴とする。
るために本発明は、半導体基板の上に活性領域を形成す
る段階と、前記活性領域が形成された前記半導体基板の
上に絶縁膜を形成する段階と、前記活性領域を露出させ
るように前記絶縁膜の内にコンタクトホールを形成する
段階と、上部コンタクト面を有し、前記コンタクトホー
ルを通じて前記活性領域と連結される導電性プラグを形
成する段階と、前記導電性プラグの上部コンタクト面の
上に珪化物コンタクトを形成する段階と、前記絶縁膜の
上にTiAlN膜を蒸着することによって、前記珪化物コン
タクトと電気的に接続される下部電極層を形成する段階
と、前記下部電極をパターニングして上部面を有する下
部電極を形成する段階とを含むことを特徴とする。
【００１１】ここで、前記下部電極の上部面の上に窒化
薄膜を形成するように前記下部電極の上に窒化処理を行
うことがよい。
薄膜を形成するように前記下部電極の上に窒化処理を行
うことがよい。
【００１２】また、前記下部電極層の厚さは、３０００
乃至１５０００Åであることがよい。
乃至１５０００Åであることがよい。
【００１３】また、TiAlN膜は、高温で高い耐酸化特性
を有することがよい。
を有することがよい。
【００１４】更に、前記TiAlN膜は、Ti1-xAlxN（０．１
５≦ｘ≦０．３５）の組成を有することがよい。
５≦ｘ≦０．３５）の組成を有することがよい。
【００１５】また、前記導電性プラグは、金属からなる
ことが好ましい。
ことが好ましい。
【００１６】また、前記導電性プラグは、ドーピングし
たポリシリコン層であることがこのましい。
たポリシリコン層であることがこのましい。
【００１７】さらに、前記珪化物膜コンタクトを形成す
る段階は、Ti、Co、Ta、Ni及びPtからなるグループのう
ち、選択されたいずれかの金属を前記導電性プラグの上
部コンタクト面に蒸着する段階と、前記蒸着された金属
にアニーリング工程を行って、前記蒸着された金属を前
記導電性プラグのポリシリコンと反応させる段階と、前
記蒸着された金属と反応しなかった部分を除去する段階
と、を含むことを特徴とする。
る段階は、Ti、Co、Ta、Ni及びPtからなるグループのう
ち、選択されたいずれかの金属を前記導電性プラグの上
部コンタクト面に蒸着する段階と、前記蒸着された金属
にアニーリング工程を行って、前記蒸着された金属を前
記導電性プラグのポリシリコンと反応させる段階と、前
記蒸着された金属と反応しなかった部分を除去する段階
と、を含むことを特徴とする。
【００１８】ここで、１：１：３〜１０の比率を有する
H2O2：NH4OH：DIからなるエッチング物質により行われ
ることがよい。
H2O2：NH4OH：DIからなるエッチング物質により行われ
ることがよい。
【００１９】また、前記アニーリングは、５５０〜７５
０℃の温度でN2、Ar、He、Xe及びこれらの混合物からな
るグループのうち、選択されたガスを使用して行われる
急速アニーリングであることがよい。
０℃の温度でN2、Ar、He、Xe及びこれらの混合物からな
るグループのうち、選択されたガスを使用して行われる
急速アニーリングであることがよい。
【００２０】また、前記アニーリングは、５５０〜７５
０℃の温度でN2、Ar、He、Xe及びこれらの混合物からな
るグループのうち、選択されたガスを使用して行われる
炉内アニーリングであることが好ましい。
０℃の温度でN2、Ar、He、Xe及びこれらの混合物からな
るグループのうち、選択されたガスを使用して行われる
炉内アニーリングであることが好ましい。
【００２１】更に、窒化処理は、N2とNH3からなるグル
ープのうち、選択されたガスを利用して行われる急速ア
ニーリングであることが好ましい。
ープのうち、選択されたガスを利用して行われる急速ア
ニーリングであることが好ましい。
【００２２】また、窒化処理は、N2とNH3からなるグル
ープのうち、選択されたガスを利用し、高周波電圧によ
る５００〜１５００Wの電力を供給して行われる窒化プ
ラズマ処理であることが好ましい。
ープのうち、選択されたガスを利用し、高周波電圧によ
る５００〜１５００Wの電力を供給して行われる窒化プ
ラズマ処理であることが好ましい。
【００２３】本発明によれば、プラグの上部に珪化物膜
を形成し、この珪化物膜との接続をために層間絶縁上に
酸化防止の特性が優れる金属物質のTiAlN膜で下部電極
を形成した後、この下部電極の上には窒化処理を行うこ
とによって、以後に下部電極の上部に高誘電体を蒸着
し、かつ膜質改善のために高温で加熱酸化工程を行って
も下部電極の上部／下部における酸化反応が最小化され
て下部電極の製品の収率及び電気的な特性が向上する。
を形成し、この珪化物膜との接続をために層間絶縁上に
酸化防止の特性が優れる金属物質のTiAlN膜で下部電極
を形成した後、この下部電極の上には窒化処理を行うこ
とによって、以後に下部電極の上部に高誘電体を蒸着
し、かつ膜質改善のために高温で加熱酸化工程を行って
も下部電極の上部／下部における酸化反応が最小化され
て下部電極の製品の収率及び電気的な特性が向上する。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の好ましい実施の形態（以下、実施形態とする）につい
て説明する。
の好ましい実施の形態（以下、実施形態とする）につい
て説明する。
【００２５】図１ないし図５は本発明に係るキャパシタ
の下部電極形成方法を説明するための断面図である。
の下部電極形成方法を説明するための断面図である。
【００２６】まず、図１に示したように半導体基板とし
てシリコン基板１０の活性領域の上部面にゲート電極と
ソース／ドレインとを有する半導体素子（図示せず）を
形成し、その基板の全面にはUSG（Undoped Silicate Gl
ass）、BPSG（Boro PhosphoSilicate Glass）及びSiON
のうち、選択したいずれかの物質を蒸着し、化学的かつ
機械的研磨（Chemical Mechanical Polishing）工程を
行って、平坦な層間絶縁膜２０を形成する。次に、基板
の活性領域、即ち素子のドレイン領域１２に接するキャ
パシタの面積を確保するために写真彫刻のマスク工程で
層間絶縁膜２０を選択的にエッチングしてコンタクトホ
ール（図示せず）を形成する。次に、結果物にN型不純
物のPH3、AsH3、SbとP型不純物のB2H6、AlCl3のうち、
いずれかの不純物をドーピングしたポリシリコンを層間
絶縁膜２０のコンタクトホールに十分に満たす。続い
て、化学的かつ機械的研磨工程を行ってコンタクトホー
ルを注入してプラグ３０を形成する。
てシリコン基板１０の活性領域の上部面にゲート電極と
ソース／ドレインとを有する半導体素子（図示せず）を
形成し、その基板の全面にはUSG（Undoped Silicate Gl
ass）、BPSG（Boro PhosphoSilicate Glass）及びSiON
のうち、選択したいずれかの物質を蒸着し、化学的かつ
機械的研磨（Chemical Mechanical Polishing）工程を
行って、平坦な層間絶縁膜２０を形成する。次に、基板
の活性領域、即ち素子のドレイン領域１２に接するキャ
パシタの面積を確保するために写真彫刻のマスク工程で
層間絶縁膜２０を選択的にエッチングしてコンタクトホ
ール（図示せず）を形成する。次に、結果物にN型不純
物のPH3、AsH3、SbとP型不純物のB2H6、AlCl3のうち、
いずれかの不純物をドーピングしたポリシリコンを層間
絶縁膜２０のコンタクトホールに十分に満たす。続い
て、化学的かつ機械的研磨工程を行ってコンタクトホー
ルを注入してプラグ３０を形成する。
【００２７】続いて、図２に示したようにプラグ３０が
形成された層間絶縁膜２０の上部にTi、Co、Ta、Ni及び
Ptのうち、いずれかの金属を蒸着してアニーリング工程
を行い、珪化物工程に進行する。本実施の形態おいて
は、Tiをスパッタリングまたは化学気相成長法でTi層３
１を蒸着する。Ti層３１の層の厚さは５〜５０ｎｍ（５
０〜５００Å）になるようにする。
形成された層間絶縁膜２０の上部にTi、Co、Ta、Ni及び
Ptのうち、いずれかの金属を蒸着してアニーリング工程
を行い、珪化物工程に進行する。本実施の形態おいて
は、Tiをスパッタリングまたは化学気相成長法でTi層３
１を蒸着する。Ti層３１の層の厚さは５〜５０ｎｍ（５
０〜５００Å）になるようにする。
【００２８】更に、急速加熱アニーリング（rapid ther
mal annealing）と炉内アニーリング（furnace anneal
ing）の熱処理工程を行う。この際の温度条件としては
５５０〜７５０℃にすると共に、N2、Ar、He、Xeなどの
ガスを各々または混合して使用する。次に、プラグ３０
のポリシリコンと反応したコンタクトホール上部の珪化
物膜３２だけを除いて反応しなかった層間絶縁膜２０上
のTi層だけを除去するためにエッチング工程を行う。こ
の際のエッチング物質としては、H2O2：NH4OH：DI（DeI
onized water）＝１：１：３〜１０の条件を満たすもの
を用いる。これによってプラグ３０の上部面にはチタニ
ウム珪化物膜（TiSix）３２が形成される。
mal annealing）と炉内アニーリング（furnace anneal
ing）の熱処理工程を行う。この際の温度条件としては
５５０〜７５０℃にすると共に、N2、Ar、He、Xeなどの
ガスを各々または混合して使用する。次に、プラグ３０
のポリシリコンと反応したコンタクトホール上部の珪化
物膜３２だけを除いて反応しなかった層間絶縁膜２０上
のTi層だけを除去するためにエッチング工程を行う。こ
の際のエッチング物質としては、H2O2：NH4OH：DI（DeI
onized water）＝１：１：３〜１０の条件を満たすもの
を用いる。これによってプラグ３０の上部面にはチタニ
ウム珪化物膜（TiSix）３２が形成される。
【００２９】続いて、図４に示したように以後形成され
る誘電体膜の酸化工程時に、プラグ３０のポリシリコン
の酸化防止および電荷充電のための下部電極の形成工程
に進行する。次に、TiAlxターゲットとN2ガスを利用し
た反応性スパッタリング方法で層間絶縁膜２０の上部に
高温の酸化反応に対する高（強）耐性の物質として（Ti
AlN）３４を３００ｎｍ（３０００Å）〜１５００ｎｍ
（１５０００Å）程度に蒸着する。
る誘電体膜の酸化工程時に、プラグ３０のポリシリコン
の酸化防止および電荷充電のための下部電極の形成工程
に進行する。次に、TiAlxターゲットとN2ガスを利用し
た反応性スパッタリング方法で層間絶縁膜２０の上部に
高温の酸化反応に対する高（強）耐性の物質として（Ti
AlN）３４を３００ｎｍ（３０００Å）〜１５００ｎｍ
（１５０００Å）程度に蒸着する。
【００３０】その次、写真彫刻のマスク工程およびエッ
チング工程に進行して図５に示したようにTiAlN３４を
パターニングして下部電極３４’を形成する。そして、
下部電極３４’の界面層の抵抗性接触を改善して膜質を
向上させるための窒化処理工程を行って下部電極３４’
の表面に窒化薄膜３６を形成する。この窒化処理工程お
いては、温度条件が６５０〜９５０℃であり、NH3のガ
スを用いる急速加熱窒化工程やN2ないしNH3のガスを使
用し、プラズマのために、高周波電圧の範囲が５００〜
１５００Wである窒化プラズマ工程を利用する。この窒
化工程で下部電極３４’のTiAlN粒界（grain boundar
y）に窒素が満たされて酸化に対する抵抗力が増加す
る。
チング工程に進行して図５に示したようにTiAlN３４を
パターニングして下部電極３４’を形成する。そして、
下部電極３４’の界面層の抵抗性接触を改善して膜質を
向上させるための窒化処理工程を行って下部電極３４’
の表面に窒化薄膜３６を形成する。この窒化処理工程お
いては、温度条件が６５０〜９５０℃であり、NH3のガ
スを用いる急速加熱窒化工程やN2ないしNH3のガスを使
用し、プラズマのために、高周波電圧の範囲が５００〜
１５００Wである窒化プラズマ工程を利用する。この窒
化工程で下部電極３４’のTiAlN粒界（grain boundar
y）に窒素が満たされて酸化に対する抵抗力が増加す
る。
【００３１】以後、図面には図示しなかったが、窒化処
理した下部電極３４’の上部に高誘電体膜を蒸着し、膜
質の改善のために高温の加熱酸化工程を行うことによっ
て、下部電極３４’の窒化薄膜３６の一部を酸化する
が、この際の酸化膜としては高誘電率を有する薄くて均
一なAl2O3またはTiO2が好ましい。窒化処理膜が酸化さ
れてもキャパシタの特性に悪影響を与えることはない。
特に、下部電極３４’として用いた物質がTi1-xAlxNの
場合、xの値が０．１５〜０．３５の範囲である場合、T
iNに比べて高温耐酸化の特性が約２００℃以上大きくな
るので、下部電極の酸化遅延によって酸化工程時にキャ
パシタに影響を与えることが防止される。続いて、高誘
電体膜上に上部電極（図示せず）を形成してキャパシタ
製造工程を完了する。
理した下部電極３４’の上部に高誘電体膜を蒸着し、膜
質の改善のために高温の加熱酸化工程を行うことによっ
て、下部電極３４’の窒化薄膜３６の一部を酸化する
が、この際の酸化膜としては高誘電率を有する薄くて均
一なAl2O3またはTiO2が好ましい。窒化処理膜が酸化さ
れてもキャパシタの特性に悪影響を与えることはない。
特に、下部電極３４’として用いた物質がTi1-xAlxNの
場合、xの値が０．１５〜０．３５の範囲である場合、T
iNに比べて高温耐酸化の特性が約２００℃以上大きくな
るので、下部電極の酸化遅延によって酸化工程時にキャ
パシタに影響を与えることが防止される。続いて、高誘
電体膜上に上部電極（図示せず）を形成してキャパシタ
製造工程を完了する。
【００３２】
【発明の効果】以上のように、本発明に係るキャパシタ
の製造方法によれば、下部電極とプラグとの間に珪化物
膜を形成することによって、以後行う高誘電体の蒸着工
程及び誘電物質の酸素供給のための加熱酸化工程時に、
プラグの界面に生じる自然酸化膜の成長を防止して下部
電極とプラグと間の電気的な接続特性が向上する。
の製造方法によれば、下部電極とプラグとの間に珪化物
膜を形成することによって、以後行う高誘電体の蒸着工
程及び誘電物質の酸素供給のための加熱酸化工程時に、
プラグの界面に生じる自然酸化膜の成長を防止して下部
電極とプラグと間の電気的な接続特性が向上する。
【００３３】また、本発明は下部電極の製造工程におい
て、高温の耐酸化特性が優れるTiAlNを蒸着した後に、
窒化処理工程を行うために金属と高誘電体が有する仕事
関数の差がポリシリコンと高誘電体との場合に比べて低
下するので、下部電極の酸化を最小化してキャパシタの
漏洩電流を減少させることができる。
て、高温の耐酸化特性が優れるTiAlNを蒸着した後に、
窒化処理工程を行うために金属と高誘電体が有する仕事
関数の差がポリシリコンと高誘電体との場合に比べて低
下するので、下部電極の酸化を最小化してキャパシタの
漏洩電流を減少させることができる。
【００３４】これによって半導体素子のキャパシタの収
率及び信頼性が向上する利点がある。
率及び信頼性が向上する利点がある。
【図１】本実施形態のメモリ素子の下部電極形成方法に
関する工程順序を示す断面図である。
関する工程順序を示す断面図である。
【図２】 本実施形態のメモリ素子の下部電極形成方法
において、ポリシリコンが金属と反応させるためのアニ
ーリングの前にポリシリコンプラグの上に形成される金
属層を示す断面図である。
において、ポリシリコンが金属と反応させるためのアニ
ーリングの前にポリシリコンプラグの上に形成される金
属層を示す断面図である。
【図３】 本実施形態のメモリ素子の下部電極形成方法
において、アニーリングが行われ、反応しない金属を除
去した後、ポリシリコンプラグの内に形成されるシリコ
ンコンタクトを示す断面図である。
において、アニーリングが行われ、反応しない金属を除
去した後、ポリシリコンプラグの内に形成されるシリコ
ンコンタクトを示す断面図である。
【図４】 本実施形態のメモリ素子の下部電極形成方法
において、下部電極を形成するための酸化防止物質の層
を示す断面図である。
において、下部電極を形成するための酸化防止物質の層
を示す断面図である。
【図５】 本実施形態のメモリ素子の下部電極形成方法
において、パターニング及び窒化処理された下部電極を
示す断面図である。
において、パターニング及び窒化処理された下部電極を
示す断面図である。
１０ シリコン基板、１２ ドレイン領域、２０ 層間
絶縁膜、３０ プラグ、３１ Ti層、３２ 珪化物膜、
３４’下部電極、３６ 窒化薄膜。
絶縁膜、３０ プラグ、３１ Ti層、３２ 珪化物膜、
３４’下部電極、３６ 窒化薄膜。
Claims (13)
- 【請求項１】 半導体基板の上に活性領域を形成する段
階と、 前記活性領域が形成された前記半導体基板の上に絶縁膜
を形成する段階と、 前記活性領域を露出させるように前記絶縁膜の内にコン
タクトホールを形成する段階と、 上部コンタクト面を有し、前記コンタクトホールを通じ
て前記活性領域と連結される導電性プラグを形成する段
階と、 前記導電性プラグの上部コンタクト面の上に珪化物コン
タクトを形成する段階と、 前記絶縁膜の上にTiAlN膜を蒸着することによって、前
記珪化物コンタクトと電気的に接続される下部電極層を
形成する段階と、 前記下部電極をパターニングして上部面を有する下部電
極を形成する段階と、 を含むことを特徴とするキャパシタの下部電極形成方
法。 - 【請求項２】 前記下部電極の上部面の上に窒化薄膜を
形成するように前記下部電極の上に窒化処理を行うこと
を特徴とする請求項１に記載のキャパシタの下部電極形
成方法。 - 【請求項３】 前記下部電極層の厚さは、３００ｎｍ
（３０００Å）乃至１５００ｎｍ（１５０００Å）であ
ることを特徴とする請求項１に記載のキャパシタの下部
電極形成方法。 - 【請求項４】 TiAlN膜は、高温で高い耐酸化特性を有
することを特徴とする請求項１に記載のキャパシタの下
部電極形成方法。 - 【請求項５】 前記TiAlN膜は、Ti1-xAlxN（０．１５≦
ｘ≦０．３５）の組成を有することを特徴とする請求項
１に記載のキャパシタの下部電極形成方法。 - 【請求項６】 前記導電性プラグは、金属からなること
を特徴とする請求項１に記載のキャパシタの下部電極形
成方法。 - 【請求項７】 前記導電性プラグは、ドーピングしたポ
リシリコン層であることを特徴とする請求項１に記載の
キャパシタの下部電極形成方法。 - 【請求項８】 前記珪化物コンタクトを形成する段階
は、 Ti、Co、Ta、Ni及びPtからなるグループのうち、選択さ
れたいずれかの金属を前記導電性プラグの上部コンタク
ト面に蒸着する段階と、 前記蒸着された金属にアニーリング工程を行って、前記
蒸着された金属を前記導電性プラグのポリシリコンと反
応させる段階と、 前記蒸着された金属と反応しなかった部分を除去する段
階と、 を含むことを特徴とする請求項１に記載のキャパシタの
下部電極形成方法。 - 【請求項９】 前記蒸着された金属と反応しなかった部
分を除去する段階は、１：１：３〜１０の比率を有する
H2O2：NH4OH：DIからなるエッチング物質により行われ
ることを特徴とする請求項８に記載のキャパシタの下部
電極形成方法。 - 【請求項１０】 前記アニーリングは、５５０〜７５０
℃の温度でN2、Ar、He、Xe及びこれらの混合物からなる
グループのうち、選択されたガスを使用して行われる急
速アニーリングであることを特徴とする請求項８に記載
のキャパシタの下部電極形成方法。 - 【請求項１１】 前記アニーリングは、５５０〜７５０
℃の温度でN2、Ar、He、Xe及びこれらの混合物からなる
グループのうち、選択されたガスを使用して行われる炉
内アニーリングであることを特徴とする請求項８に記載
のキャパシタの下部電極形成方法。 - 【請求項１２】 窒化処理は、N2とNH3からなるグルー
プのうち、選択されたガスを利用して行われる急速アニ
ーリングであることを特徴とする請求項２に記載のキャ
パシタの下部電極形成方法。 - 【請求項１３】 窒化処理は、N2とNH3からなるグルー
プのうち、選択されたガスを利用し、高周波電圧による
５００〜１５００Wの電力を供給して行われる窒化プラ
ズマ処理であることを特徴とする請求項２に記載のキャ
パシタの下部電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062461A KR100504430B1 (ko) | 1998-12-30 | 1998-12-30 | 플러그를갖는커패시터의하부전극형성방법 |
| KR98-62461 | 1998-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195956A true JP2000195956A (ja) | 2000-07-14 |
Family
ID=19569124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11365358A Pending JP2000195956A (ja) | 1998-12-30 | 1999-12-22 | キャパシタの下部電極形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6323083B1 (ja) |
| JP (1) | JP2000195956A (ja) |
| KR (1) | KR100504430B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399071B1 (ko) * | 2001-05-03 | 2003-09-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100685636B1 (ko) * | 2000-12-21 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100685637B1 (ko) * | 2000-12-05 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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|---|---|---|---|---|
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| KR100722986B1 (ko) * | 2001-06-30 | 2007-05-30 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR20030057660A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100818267B1 (ko) * | 2003-10-27 | 2008-03-31 | 삼성전자주식회사 | 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법 |
| KR100745068B1 (ko) * | 2005-06-17 | 2007-08-01 | 주식회사 하이닉스반도체 | 금속막전극을 갖는 반도체소자의 커패시터 형성방법 |
| KR100722772B1 (ko) | 2006-05-03 | 2007-05-30 | 삼성전자주식회사 | 박막 구조물 및 이의 박막 구조물 형성 방법과, 커패시터및 이의 커패시터 형성 방법 |
| US7749898B2 (en) * | 2008-06-24 | 2010-07-06 | Globalfoundries Inc. | Silicide interconnect structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231306A (en) * | 1992-01-31 | 1993-07-27 | Micron Technology, Inc. | Titanium/aluminum/nitrogen material for semiconductor devices |
| US5622893A (en) | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5525542A (en) | 1995-02-24 | 1996-06-11 | Motorola, Inc. | Method for making a semiconductor device having anti-reflective coating |
| KR100231597B1 (ko) * | 1996-06-29 | 1999-11-15 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
| KR100190111B1 (ko) * | 1996-11-13 | 1999-06-01 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6153490A (en) * | 1997-07-01 | 2000-11-28 | Texas Instruments Incorporated | Method for forming integrated circuit capacitor and memory |
| US6235631B1 (en) * | 1997-10-30 | 2001-05-22 | Texas Instruments Incorporated | Method for forming titanium aluminum nitride layers |
-
1998
- 1998-12-30 KR KR1019980062461A patent/KR100504430B1/ko not_active Expired - Fee Related
-
1999
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- 1999-12-22 JP JP11365358A patent/JP2000195956A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685637B1 (ko) * | 2000-12-05 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100685636B1 (ko) * | 2000-12-21 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100399071B1 (ko) * | 2001-05-03 | 2003-09-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
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