KR100614576B1 - 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터 하부전극 아래의 확산방지막이 산화되는 것을 효과적으로 방지할 수 있고, 하부전극 표면의 거칠기 증가를 감소할 수 있으며 상부전극의 층덮힘 특성을 보다 향상시킬 수 있는 캐패시터 제조 방법에 관한 것으로, 하부전극을 반도체 기판과 연결시키기 위한 플러그와 하부전극 사이에 확산방지막 및 금속산화물을 적층하고, 유전막 상에 형성되는 상부전극을 전기도금 방법으로 형성하는데 특징이 있다. 금속산화물은 확산방지막으로 확산해 들어가는 산소를 막을 수 있고, 확산방지막은 플러그와 금속산화물 계면에서 실리콘산화막이 형성되는 것을 방지할 수 있다. 특히 확산방지막을 플러그 상의 콘택홀 내에 형성함으로써 산소와의 접촉면적을 최소화하거나 산소와의 접촉 가능성을 제거함으로서 후속 산화 분위기의 열공정에서 안정한 저장 노드 콘택을 형성할 수 있다. 또한, 고유전율 캐패시터의 하부전극을 Pt막으로 형성할 경우 IrO2나 RuO2로 등의 금속산화물만으로 하부전극을 형성하는 경우 보다 누설전류를 감소시킬 수 있는 장점이 있으며, 전기도금법의 방법을 이용하여 캐패시터의 Pt 상부전극을 형성할 경우 층덮힘 특성을 향상시킬 수 있다.
캐패시터, 확산방지막, 산화, 금속산화물, 플러그, 전기도금
Description
도1a 내지 도1c는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도,
도2a 내지 도2d는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
13, 23: 다결정 실리콘막 14, 24: TiSi2층
15, 25: 확산방지막 16, 26: 금속산화물막
17, 29A: Pt 하부전극 18, 30: 유전막
19, 31: Pt 상부전극
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 하부전극과 다결정 실리콘 플러그(plug) 사이에 형성되는 확산방지막의 산화를 방지할 수 있는 캐패시터 제조 방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리와 읽기 전용메모리(ROM)로 구분할 수 있다. 특히 읽기/쓰기 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다.
DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.
반도체 소자의 집적도가 1 기가(Giga) DRAM(dynamic random access memory)급 이상으로 증가됨에 따라 캐패시터의 고 정전용량이 요구된다. 종래의 축전물질로 이용되는 산화규소막과 질화규소막의 적층구조 또는 탄탈륨산화막(Ta2O5)으로는 요구되는 정전용량에 대응할 수 없게 되어 (Ba,Sr)TiO3(BST)와 같이 보다 높은 유전상수를 갖는 물질의 박막을 유전막으로 이용하려는 시도가 이루어지고 있다.
고 유전율막을 적용한 캐패시터에서, 요구되는 우수한 특성을 나타내기 위해서는 고유전율막 상하부에 내산화성이 강한 백금막(Pt막) 등으로 전극을 형성해야한다. 특히 하부전극으로 백금막을 사용할 경우에는 전하 저장(storage)을 위한 하부전극의 열 안정성을 유지하기 위하여 백금막과 다결정실리콘 플러그(plug) 사이에 백금과 실리콘의 반응을 억제하기 위한 확산방지막의 사용이 필수적이다.
반도체 소자에서 차세대 고 유전율 캐패시터의 확산방지막으로는 TiN, TiAlN, TiSiN 등에 대한 연구가 진행되고 있으며, 이와 같은 확산방지막은 스퍼터링(sputtering)법으로 사용하여 형성한다. 전극으로는 Pt, Ir 또는 Ru 계통의 원소 나, 금속 산화물이 이용되며 이들 또한 스퍼터링 방법으로 형성한다.
확산방지막으로 이용되는 TiN의 경우는 BST와 같은 고유전체막 증착과정 또는 후속 열공정 과정에서 500 ℃ 정도의 온도에서 산화되는 문제점이 있다. 이는 Pt 전극의 경우 산소가 Pt의 결정립 경계(grain boundary) 등을 통하여 확산되고, Ir과 Ru의 경우는 그 자체가 BST 증착시 450 ℃ 내지 500 ℃ 정도의 온도에서 산화되고 후속 열공정에서 하부의 확산방지막까지 산화시키기 때문이다.
최근에 내산화성을 지니는 확산방지막으로 TiAlN 또는 TiSiN과 같은 3상의 질화막이 연구되어 왔다. Pt를 하부전극으로 사용하는 동일 조건에서 3상의 질화막은 TiN에 비하여 산화특성이 개선되어, TiN 보다 100 ℃ 내지 150 ℃ 정도 높은 온도에서 산화되는 장점이 있으나, 막표면에 얇은 산화막을 형성시켜 오믹 콘택(Ohmic contact)의 형성에 어려움이 제기되고 있다.
한편, Ir이나 Ru을 하부전극으로 사용하였을 때 하부의 확산방지막이 산화되는 것을 어느 정도 억제할 수 있으나, 전극 그 자체가 산화되어 IrO2나 RuO2로 된다. 이와 같이 형성되는 IrO2나 RuO2는 전도성이 좋은 전극재료이나 고유전체/전극계면에서 수십 ㎚의 거칠기를 갖는 매우 거친 산화막이 형성되어 고유전체의 절연특성을 10배 내지 100배 정도 악화시키는 심각한 문제점이 있다.
따라서, SBT(SrBi2Ta2O9) 등과 같은 Y1 계열 물질, BST 또는 Ta2O
5과 같은 고유전체 물질의 우수한 유전 특성을 얻기 위하여 상하부 전극물질로 Pt를 사용하는 연구가 활발하게 진행되고 있다. 이와 같이 캐패시터의 전극으로 이용되는 Pt막은 스퍼터링법 또는 금속유기화학기상증착법(metal organic chemical vapor deposition)으로 형성한다.
스택(stacked) 구조를 갖는 캐패시터 구조에서 주어진 단위 면적에서 더욱 큰 정전용량을 얻기 위해서 3000 Å 두께 이상의 Pt막을 형성하고 식각공정을 실시하여야 하는데, 반응성이 적은 Pt의 특성으로 인하여 반응성 가스(reactive gas)를 사용하지 못하고 이온 식각(ion etching)에 의존하여 식각 경사가 70 °내지 80 °정도 밖에 되지 않아 고밀도 소자의 집적화에 난관이 되고 있다. 또한, 상부전극 형성시 Pt막의 층덮힘(step coverage) 특성이 양호하지 않아 소자의 성능 및 후속 공정에서의 어려움이 따르고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터 하부전극 아래의 확산방지막이 산화되는 것을 효과적으로 방지할 수 있고, 하부전극 표면의 거칠기 증가를 감소할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상부전극의 층덮힘 특성을 보다 향상시킬 수 있는 캐패시터 제조 방법을 제공하는데 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 캐패시터 제조 방법에 있어서, 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 플러그, 확산방지막 및 금속산화물막으로 이루어지는 적층구조를 형성하는 단계와, 상기 금속산화물막과 접하도록 상기 층간절연막 상부에 물리기상증착법으로 제1 Pt막을 증착하고 전기도금법으로 제2 Pt막을 차례로 증착하여 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극 상에 유전막을 형성하는 단계와, 상기 유전막 상에 물리기상증착법으로 제3 Pt막을 증착하고 전기도금법으로 제4 Pt막을 차례로 증착하여 캐패시터의 상부전극을 형성하는 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 하부전극을 반도체 기판을 연결시키기 위한 플러그와 하부전극 사이에 확산방지막 및 금속산화물을 적층하는데 그 특징이 있다. 또한, 하부전극 상의 유전막 상에 전기도금(electroplating) 방법으로 상부전극을 형성하는데 다른 특징이 있다.
금속산화물은 확산방지막으로 확산해 들어가는 산소를 막을 수 있고, 확산방지막은 플러그와 금속산화물 계면에서 실리콘산화막이 형성되는 것을 방지할 수 있다. 특히 확산방지막을 플러그 상의 콘택홀 내에 형성함으로써 산소와의 접촉면적을 최소화하거나 산소와의 접촉 가능성을 제거함으로서 후속 산화 분위기의 열공정에서 안정한 저장 노드 콘택(storage node contact)을 형성할 수 있다. 또한, 고유전율 캐패시터의 하부전극을 Pt막으로 형성할 경우 IrO2나 RuO2로 등의 금속산화물 만으로 하부전극을 형성할 경우 보다 누설전류를 감소시킬 수 있는 장점이 있다. 뿐만 아니라, 전기도금 방법을 이용하여 캐패시터의 상부전극을 Pt막으로 형성할 경우 층덮힘 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 캐패시터 제조 방법 을 상세히 설명한다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도이다.
먼저, 도1a에 도시한 바와 같이 소정의 하부구조 형성이 완료된 반도체 기판(10) 상에 BPSG(boro-phospho-silicate glass) 또는 SiO2 계통의 절연체로 500 Å 내지 7000 Å 두께의 층간절연막(11)을 형성하고, 층간절연막(11)을 선택적으로 식각하여 활성영역(12)을 노출시키는 콘택홀을 형성한다.
이어서, 전체 구조 상부에 500 Å 내지 7000 Å 두께의 도핑된 다결정 실리콘막을 증착하고 에치백(etch back)하여 콘택홀 내부에 300 Å 내지 2000 Å 두께의 다결정 실리콘막(13)이 남도록 한 다음, Ti막(도시하지 않음)을 증착하고 열처리 공정 및 선택적 식각공정을 실시하여 즉 자기정렬법(self aligned)으로 다결정 실리콘막(13) 상에 TiSi2층(14)을 형성한다. Ti막 증착 전에 다결정 실리콘막(13)의 일부를 에치백하기도 한다.
다음으로, 전체 구조 상에 확산방지막(15)을 형성한다. 확산방지막(15)은 TiN 또는 TiN을 함유한 Ti1-xYxN을 사용한다. 상기 Y는 Al 또는 Si이며 x는 Y 성분의 조성이다.
Y로 Al을 사용할 때 Ti1-xAlxN의 x는 0.05 내지 0.60 범위로 하고, TiAlx 타겟(target)을 이용한 질소 반응성 스퍼터링으로 형성하거나, Ti1-xAlxN 타겟을 이용한 마그네트론 스퍼터링(magnetron sputtering)법으로 형성한다.
Y로 Si을 사용할 때 Ti1-xSixN의 x는 0.05 내지 0.50 범위로 하고, TiSix 타겟을 이용한 질소 반응성 스퍼터링으로 형성한다. TiCl4, SiH4, N2 및 NH
3를 이용한 화학기상증착법으로 Ti1-xSixN을 형성할 수도 있다. Ti의 소스로는 TDEAT(tetrakis diethyl amino titanium) 또는 TDMAT(tetrakis dimethyl amino titanium)를 사용한다. 또한, Ti1-xSixN을 웨이퍼의 온도를 550 ℃ 내지 850 ℃로 하여 LPCVD(low pressure chemical vapor deposition)법으로 형성하거나, 300 ℃ 내지 650 ℃의 웨이퍼 온도, 50 W 내지 10000 W의 플라즈마 전력, 10 M㎐ 또는 3 G㎐의 주파수 조건으로 직접 또는 원격 플라즈마 방식을 이용한 PECVD(plasma enhanced chemical vapor deposition)법으로 형성하기도 한다.
이어서, 확산방지막(15) 상에 IrO2 또는 RuO2 등의 금속산화물막(16)을 형성한다. IrO2의 경우 Ir 타겟을 이용한 산소 활성 스퍼터링(oxygen reactive sputtering)법으로 형성하거나, IrO2 타겟을 이용하여 직류 마그네트론 스퍼터링(DC magnetron sputtering) 방법으로 형성한다.
다음으로, 도1b에 도시한 바와 같이 금속산화물막(16), 확산방지막(15)을 화학적 기계적 연마(chemical mechanical polishing) 또는 반응성 이온 식각(reactive ion etching) 방법으로 에치백하여 층간절연막(12)을 노출시키고, 금속산화물막(16), 확산방지막(15)이 TiSi2층(14) 및 다결정 실리콘막(13)으로 이루어지는 콘택홀 내의 플러그 상에만 남도록 한다.
다음으로, 도1c에 도시한 바와 같이 상기 금속산화물막(16)과 접하는 스택구조의 Pt 하부전극(17)을 형성하고, Pt 하부전극(17) 상에 50 Å 내지 500 Å 두께의 BST, 50 Å 내지 500 Å 두께의 Ta2O5, 또는 200 Å 내지 2000 Å 두께의 SBT막으로 이루어지는 유전막(18)을 형성하고, 유전막(18) 상에 스퍼터링법으로 Pt 상부전극(19)을 형성한다.
전술한 본 발명의 일실시예에 따라 확산방지막을 콘택홀 내부에 매립하고, 확산방지막 상에 산소의 확산을 방지하는 금속산화물막을 형성함에 따라 확산방지막의 산화를 효과적으로 억제할 수 있다. 또한, 금속산화물이 아닌 Pt막으로 하부전극을 형성함으로써 하부전극의 표면 거칠기를 감소시킬 수 있다.
도2a 내지 도2d를 참조하여 본 발명의 다른 실시예에 따른 캐패시터 제조 공정 방법을 설명한다.
먼저, 도2a에 도시한 바와 같이 소정의 하부구조 형성이 완료된 반도체 기판(20) 상에 BPSG 또는 SiO2 계통의 절연체로 500 Å 내지 7000 Å 두께의 층간절연막(21)을 형성하고, 층간절연막(21)을 선택적으로 식각하여 활성영역(22)을 노출시키는 콘택홀을 형성한다.
이어서, 전체 구조 상부에 500 Å 내지 7000 Å 두께의 도핑된 다결정 실리콘막을 증착하고 에치백하여 콘택홀 내부에 300 Å 내지 2000 Å 두께의 다결정 실리콘막(23)이 남도록 한 다음, Ti막(도시하지 않음)을 증착하고 열처리 공정 및 선택적 식각공정을 실시하여 즉 자기정렬법으로 다결정 실리콘막(23) 상에 200 Å 내지 1000 Å 두께의 TiSi2층(24)을 형성한다. Ti막 증착 전에 다결정 실리콘막(23)을 에치백하기도 한다.
다음으로, 전체 구조 상에 확산방지막(25)을 형성한다. 확산방지막(25)은 TiN 또는 TiN을 함유한 Ti1-xYxN을 사용한다. 상기 Y는 Al 또는 Si이며 x는 Y 성분의 조성이다.
Y로 Al을 사용할 때 Ti1-xAlxN의 x는 0.05 내지 0.60 범위로 하고, TiAlx 타겟을 이용한 질소 반응성 스퍼터링으로 형성하거나, Ti1-xAlxN 타겟을 이용한 마그네트론 스퍼터링법으로 형성한다.
Y로 Si을 사용할 때 Ti1-xSixN의 x는 0.05 내지 0.50 범위로 하고, TiSix 타겟을 이용한 질소 반응성 스퍼터링으로 형성한다. TiCl4, SiH4, N2 및 NH
3를 이용한 화학기상증착법으로 Ti1-xSixN을 형성할 수도 있다.
이어서, 확산방지막(25) 상에 IrO2 또는 RuO2 등의 금속산화물막(26)을 형성한다. IrO2의 경우 Ir 타겟을 이용한 산소 활성 스퍼터링법으로 형성하거나, IrO2 타겟을 이용하여 직류 마그네트론 스퍼터링법으로 형성한다.
다음으로, 금속산화물막(26), 확산방지막(25) 및 Ti막을 화학적 기계적 연마하거나 반응성 이온 식각 방법으로 에치백하여 층간절연막(22)을 노출시키고, 금속 산화물막(26), 확산방지막(25)이 TiSi2층(24) 및 다결정 실리콘막(23)으로 이루어지는 플러그 상의 콘택홀 내에만 남도록 한다.
다음으로, 도2b에 도시한 바와 같이 전체 구조 상부에 BPSG 또는 고밀도 플라즈마(high density plasma) 계열의 SiO2막으로 희생막(27)을 형성하고, 희생막(27)을 선택적으로 식각하여 상기 다결정 실리콘막(23), TiSi2층(24), 확산방지막(25) 및 금속산화물막(26)이 적층되어 있는 콘택홀을 노출시키는 트렌치 형태의 개구부(28)를 형성한다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상에 캐패시터의 하부전극을 이룰 50 Å 내지 1000 Å 두께의 제1 Pt막(29)을 스퍼터링법으로 형성한다. 상기 제1 Pt막(29)은 화학기상증착법(chemical vapor deosition)으로 형성할 수도 있으며, 상기 제1 Pt막(29) 상에 전기도금법으로 Pt막을 추가적으로 형성할 수도 있다.
전술한 화학기계적 연마 공정 또는 에치백 공정 후 제1 Pt막 증착 전에 IrO2막 등과 같은 금속산화물막을 추가적으로 형성할 수도 있다. 이때, IrO2막의 두께는 50 Å 내지 2000 Å이 되도록 한다.
다음으로, 상기 개구부(28) 내에 산화막 또는 감광막(도시하지 않음)을 채우고, 희생막(27)이 노출될 때까지 제1 Pt막(29)을 화학적 기계적 연마하여 Pt 하부전극(29A)을 형성한 다음, 산화막 또는 감광막과 희생막(27)을 제거하여 도2d에 도시한 바와 같이 Pt 하부전극 (29A)을 노출시키고, Pt 하부전극(29A) 상에 50 Å 내지 500 Å 두께의 BST, 50 Å 내지 500 Å 두께의 Ta2O5, 또는 200 Å 내지 2000 Å 두께의 SBT막으로 이루어지는 유전막(30)을 형성하고, 유전막(30) 상에 스퍼터링법등과 물리기상증착법으로 형성된 100 Å 내지 750 Å 두께의 제2 Pt막 및 그 상부에 전기도금법으로 형성된 100 Å 내지 2500 Å 두께의 제3 Pt막으로 이루어지는 Pt 상부전극(31)을 형성한다. 상기 제2 Pt막을 화학기상증착법으로 형성할 수도 있다.
제3 Pt막은, Pt 소스로 10 g/ℓ의 Pt(NH2)2(NO2)2(dinitrodiamino Pt), 100 g/ℓ의 NH4NO3(ammonium nitrate), 10 g/ℓ의 NaNO3(sodium nitrate), 44 g/ℓ의 NH3(ammonia)이 혼합된 용액을 80 ℃ 내지 110 ℃의 온도로 유지하면서 6 A/dm2 내지 8 A/dm2의 전류를 공급하고, 전류 효율(current efficiency)이 10%가 되도록 하고, 2 V 내지 4V의 전압을 글래스(glass)나 고무 라인(rubber lined)에 인가하고, 용액은 백금염(platinum slat)을 첨가시켜서 유지한다.
전술한 바와 같이 이루어지는 본 발명의 다른 실시예는 스택 구조 대신에 트렌치 형태의 개구부를 사용하여 실린더 구조의 캐패시터를 형성함으로써 Pt막을 고단차로 만드는 공정으로 인한 식각의 어려움을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 고온 내산화 분위기에서 안정한 저장 노드 콘택(storage node contact)을 형성하여 고온 후속 열공정시 필요한 Ta2O5, BST 또는 Y1 등과 같은 고유전막을 형성할 수 있고, 층덮힘 특성이 우수한 전기전도법으로 Pt막을 형성하여 Pt 식각 문제를 해결함으로써 고밀도를 갖는 고속 소자의 개발을 조기에 달성할 수 있는 효과가 있다.
Claims (7)
- 캐패시터 제조 방법에 있어서,반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내에 플러그, 확산방지막 및 금속산화물막으로 이루어지는 적층구조를 형성하는 단계;상기 금속산화물막과 접하도록 상기 층간절연막 상부에 물리기상증착법으로 제1 Pt막을 증착하고 전기도금법으로 제2 Pt막을 차례로 증착하여 캐패시터의 하부전극을 형성하는 단계;상기 하부전극 상에 유전막을 형성하는 단계; 및상기 유전막 상에 물리기상증착법으로 제3 Pt막을 증착하고 전기도금법으로 제4 Pt막을 차례로 증착하여 캐패시터의 상부전극을 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 적층구조를 형성하는 단계는,상기 콘택홀 내에 다결정 실리콘막 및 실리사이드층의 적층구조로 상기 플러그를 형성하는 단계;상기 플러그 상에 TiN, TiAlN 또는 TiSiN으로 상기 확산방지막을 형성하는 단계; 및상기 확산방지막 상에 IrO2 또는 RuO2로 상기 금속산화물막을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 유전막을 (Ba,Sr)TiO3, Ta2O5막 또는 SrBi2Ta2O9막 중 어느 하나로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 제3 단계에서,실린더 구조의 하부전극을 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
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- 삭제
- 제 1 항에 있어서,상기 제1 Pt막 또는 상기 제3 Pt막을 상기 물리기상증착법 대신 화학기상증착법으로 증착하는 것을 특징으로 하는 캐패시터 제조 방법.
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